三态存储器寻址电路、读取电路、装置及存储器的制作方法

1.本发明涉及半导体领域，更具体的，涉及三态存储器寻址电路、读取电路、装置及存储器。


背景技术：

2.三态随机存储器(tcam：ternary content addressable memory)是一种能够存储逻辑
‘0’
，逻辑
‘1’
和未知态
‘
x’三种状态的存储器。广泛应用于路由器地址存储、查找表深度包检测(deep packet inspection)、网络入侵检查/保护系统、物联网、无线传感器网络(wireless sensor networks)、人脸识别(face recognition)、车辆车牌识别(vehicle license plate recognition)等需要准确匹配或者模糊匹配的场合。
3.传统存储器只有储逻辑
‘0’
和逻辑
‘1’
两种数据状态，而tcam中有
‘
x’态的存在。所以tcam在匹配到多个正确结果后，还需要利用优先编码器(pe:priority encoder)来确定最优匹配结果。但是pe存在诸多问题，比如在使用pe的tcam结构中，大量能耗都浪费在内容的重新排列上，因此降低了运行速度、增加了运行功耗。并且随着tcam容量的不断增加，由pe模块消耗的面积和功耗已经变得不可忽视。针对pe存在的多种问题，设计者们又提出存储器内优先决策的结构(pdm：priority
‑
decision in memory)。pdm通过三个步骤来确定最优解：
①
找出匹配的多个数据；
②
比较这些数s据的长度，得出最长长度信息；
③
找出最长长度对应的数据，并输出地址。但是，除了存储数据外，pdm这种方式还需存储数据的长度信息，造成了额外的面积消耗。


技术实现要素：

4.本发明提供三态存储器寻址电路、读取电路、装置及存储器，其中三态存储器寻址电路，包括：参考单元、存储单元以及x态判断单元；所述参考单元包括两个串联的第一mtj，所述存储单元包括两个串联的第二mtj，所述两个第一mtj磁化方向相反；所述x态判断单元的一端耦接在两个第一mtj之间的连线上，另一端耦接在两个第二mtj之间的连线上，用于告知外部处理系统所述寻址电路对应的比特位是否模糊匹配；其中一个第一mtj和其中一个第二mtj远离对应连线的一端各自耦接一开关元件的输入端，所述开关元件的输出端接地设置，两个开关元件的控制端相互耦接；其中另一个第一mtj和其中另一个第二mtj远离对应连线的一端与外部的读取电路耦接。本发明采用pdm的方式选择数据匹配的最优结果，避免了传统tcam中由pe模块带来的大量不必要的能量消耗。同时将x态与参考单元结合，节省了数据长度信息存储单元带来的面积消耗，又能够快速的判断出数据的最优匹配结果。最后由于数据最优匹配结果是通过判断
‘
x’态的位数，因此，数据存储中
‘
x’态的位置不受限。
5.本发明第一方面提供一种三态存储器寻址电路，包括：
6.参考单元、存储单元以及x态判断单元；
7.所述参考单元包括两个串联的第一mtj，所述存储单元包括两个串联的第二mtj，
所述两个第一mtj磁化方向相反；
8.所述x态判断单元的一端耦接在两个第一mtj之间的连线上，另一端耦接在两个第二mtj之间的连线上，用于告知外部处理系统所述寻址电路对应的比特位是否模糊匹配；
9.其中一个第一mtj和其中一个第二mtj远离对应连线的一端各自耦接一开关元件的输入端，所述开关元件的输出端接地设置，两个开关元件的控制端相互耦接；
10.其中另一个第一mtj和其中另一个第二mtj远离对应连线的一端与外部的读取电路耦接。
11.本发明第二方面提供一种三态存储器寻址装置，包括三态存储器寻址电路，所述三态存储器寻址电路包括：
12.参考单元、存储单元以及x态判断单元；
13.所述参考单元包括两个串联的第一mtj，所述存储单元包括两个串联的第二mtj，所述两个第一mtj磁化方向相反；
14.所述x态判断单元的一端耦接在两个第一mtj之间的连线上，另一端耦接在两个第二mtj之间的连线上，用于告知外部处理系统所述寻址电路对应的比特位是否模糊匹配；
15.其中一个第一mtj和其中一个第二mtj远离对应连线的一端各自耦接一开关元件的输入端，所述开关元件的输出端接地设置，两个开关元件的控制端相互耦接；
16.其中另一个第一mtj和其中另一个第二mtj远离对应连线的一端与外部的读取电路耦接。
17.本发明第三方面提供一种三态存储器寻址读取电路，包括三态存储器寻址电路以及读取电路，所述三态存储器寻址电路包括：
18.参考单元、存储单元以及x态判断单元；
19.所述参考单元包括两个串联的第一mtj，所述存储单元包括两个串联的第二mtj，所述两个第一mtj磁化方向相反；
20.所述x态判断单元的一端耦接在两个第一mtj之间的连线上，另一端耦接在两个第二mtj之间的连线上，用于告知外部处理系统所述寻址电路对应的比特位是否模糊匹配；
21.其中一个第一mtj和其中一个第二mtj远离对应连线的一端各自耦接一开关元件的输入端，所述开关元件的输出端接地设置，两个开关元件的控制端相互耦接；
22.所述读取电路与其中另一个第一mtj和其中另一个第二mtj远离对应连线的一端耦接。
23.在优选的实施例中，所述读取电路包括：
24.第一晶体管对，所述第一晶体管对中的两个第一晶体管的输入端均耦接一高电平线，输出端均耦接第一节点，其中一个第一晶体管的控制端耦接一预充电压线；
25.第二晶体管对和第一单晶体管，所述第二晶体管对中的两个第二晶体管的输入端均耦接第一单晶体管的输出端，所述第一单晶体管的输入端耦接第二节点，其中一个第二晶体管的控制端耦接另一预充电压线；
26.第三晶体管对，所述第三晶体管对中的其中一个第三晶体管的输出端耦接所述第二节点，另一个第三晶体管的输出端耦接第三节点；
27.第二单晶体管，所述第二单晶体管的输出端耦接所述第一节点，控制端与所述第一单晶体管的控制端耦接；
28.第四晶体管对，所述第四晶体管对中的其中一个第四晶体管的输出端与所述第二节点耦接，另一个第四晶体管的输出端与所述第三节点耦接，所述其中一个第四晶体管的控制端与所述另一个第三晶体管的控制端均耦接至低电平线；
29.两个所述第三晶体管的输入端耦接所述存储单元的输出端，两个所述第四晶体管的输入端耦接所述参考单元的输出端；
30.所述第一节点耦接至其中另一个第一晶体管和其中另一个第二晶体管的控制端。
31.在优选的实施例中，所述晶体管为pmos晶体管或者nmos晶体管。
32.本发明第四方面提供一种三态存储器寻址读取装置，包括：三态存储器寻址电路以及读取电路，所述三态存储器寻址电路包括：
33.参考单元、存储单元以及x态判断单元；
34.所述参考单元包括两个串联的第一mtj，所述存储单元包括两个串联的第二mtj，所述两个第一mtj磁化方向相反；
35.所述x态判断单元的一端耦接在两个第一mtj之间的连线上，另一端耦接在两个第二mtj之间的连线上，用于告知外部处理系统所述寻址电路对应的比特位是否模糊匹配；
36.其中一个第一mtj和其中一个第二mtj远离对应连线的一端各自耦接一开关元件的输入端，所述开关元件的输出端接地设置，两个开关元件的控制端相互耦接；
37.所述读取电路与其中另一个第一mtj和其中另一个第二mtj远离对应连线的一端耦接。
38.在优选的实施例中，所述读取电路包括：
39.第一晶体管对，所述第一晶体管对中的两个第一晶体管的输入端均耦接一高电平线，输出端均耦接第一节点，其中一个第一晶体管的控制端耦接一预充电压线；
40.第二晶体管对和第一单晶体管，所述第二晶体管对中的两个第二晶体管的输入端均耦接第一单晶体管的输出端，所述第一单晶体管的输入端耦接第二节点，其中一个第二晶体管的控制端耦接另一预充电压线；
41.第三晶体管对，所述第三晶体管对中的其中一个第三晶体管的输出端耦接所述第二节点，另一个第三晶体管的输出端耦接第三节点；
42.第二单晶体管，所述第二单晶体管的输出端耦接所述第一节点，控制端与所述第一单晶体管的控制端耦接；
43.第四晶体管对，所述第四晶体管对中的其中一个第四晶体管的输出端与所述第二节点耦接，另一个第四晶体管的输出端与所述第三节点耦接，所述其中一个第四晶体管的控制端与所述另一个第三晶体管的控制端均耦接至低电平线；
44.两个所述第三晶体管的输入端耦接所述存储单元的输出端，两个所述第四晶体管的输入端耦接所述参考单元的输出端；
45.所述第一节点耦接至其中另一个第一晶体管和其中另一个第二晶体管的控制端。
46.在优选的实施例中，所述晶体管为pmos晶体管或者nmos晶体管。
47.本发明第五方面提供一种三态存储器，包括：三态存储器寻址电路、三态存储器寻址读取电路以及外围电路；
48.所述三态存储器寻址电路包括：
49.参考单元、存储单元以及x态判断单元；
50.所述参考单元包括两个串联的第一mtj，所述存储单元包括两个串联的第二mtj，所述两个第一mtj磁化方向相反；
51.所述x态判断单元的一端耦接在两个第一mtj之间的连线上，另一端耦接在两个第二mtj之间的连线上，用于告知外部处理系统所述寻址电路对应的比特位是否模糊匹配；
52.其中一个第一mtj和其中一个第二mtj远离对应连线的一端各自耦接一开关元件的输入端，所述开关元件的输出端接地设置，两个开关元件的控制端相互耦接；
53.所述读取电路与其中另一个第一mtj和其中另一个第二mtj远离对应连线的一端耦接；
54.所述外围电路用于处理和传输匹配结果。
55.在优选的实施例中，所述读取电路包括：
56.第一晶体管对，所述第一晶体管对中的两个第一晶体管的输入端均耦接一高电平线，输出端均耦接第一节点，其中一个第一晶体管的控制端耦接一预充电压线；
57.第二晶体管对和第一单晶体管，所述第二晶体管对中的两个第二晶体管的输入端均耦接第一单晶体管的输出端，所述第一单晶体管的输入端耦接第二节点，其中一个第二晶体管的控制端耦接另一预充电压线；
58.第三晶体管对，所述第三晶体管对中的其中一个第三晶体管的输出端耦接所述第二节点，另一个第三晶体管的输出端耦接第三节点；
59.第二单晶体管，所述第二单晶体管的输出端耦接所述第一节点，控制端与所述第一单晶体管的控制端耦接；
60.第四晶体管对，所述第四晶体管对中的其中一个第四晶体管的输出端与所述第二节点耦接，另一个第四晶体管的输出端与所述第三节点耦接，所述其中一个第四晶体管的控制端与所述另一个第三晶体管的控制端均耦接至低电平线；
61.两个所述第三晶体管的输入端耦接所述存储单元的输出端，两个所述第四晶体管的输入端耦接所述参考单元的输出端；
62.所述第一节点耦接至其中另一个第一晶体管和其中另一个第二晶体管的控制端。
63.本发明的有益效果：
64.本发明提供三态存储器寻址电路、读取电路、装置及存储器，其中三态存储器寻址电路，包括：参考单元、存储单元以及x态判断单元；所述参考单元包括两个串联的第一mtj，所述存储单元包括两个串联的第二mtj，所述两个第一mtj磁化方向相反；所述x态判断单元的一端耦接在两个第一mtj之间的连线上，另一端耦接在两个第二mtj之间的连线上，用于告知外部处理系统所述寻址电路对应的比特位是否模糊匹配；其中一个第一mtj和其中一个第二mtj远离对应连线的一端各自耦接一开关元件的输入端，所述开关元件的输出端接地设置，两个开关元件的控制端相互耦接；其中另一个第一mtj和其中另一个第二mtj远离对应连线的一端与外部的读取电路耦接。本发明采用pdm的方式选择数据匹配的最优结果，避免了传统tcam中由pe模块带来的大量不必要的能量消耗。同时将x态与参考单元结合，节省了数据长度信息存储单元带来的面积消耗，又能够快速的判断出数据的最优匹配结果。最后由于数据最优匹配结果是通过判断
‘
x’态的位数，因此，数据存储中
‘
x’态的位置不受限。
附图说明
65.为了更清楚地说明本发明实施方式或现有技术中的技术方案，下面将对实施方式或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施方式，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
66.图1为本发明实施方式中一种现有技术的三态存储器结构示意图之一；
67.图2为本发明实施方式中一种现有技术三态存储器结构示意图之二；
68.图3为本发明实施方式中一种现有技术三态存储器结构示意图之三；
69.图4为本发明实施方式中一种现有技术三态存储器结构示意图之四；
70.图5为本发明实施方式中三态存储器寻址电路读取电路的结构示意图；
71.图6为本发明实施方式中一种存储器的电路结构示意图。
具体实施方式
72.下面将结合本发明实施方式中的附图，对本发明实施方式中的技术方案进行清楚、完整地描述，显然，所描述的实施方式仅仅是本发明一部分实施方式，而不是全部的实施方式。基于本发明中的实施方式，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施方式，都属于本发明保护的范围。
73.以下公开内容提供了许多用于实现本发明的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实施例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
74.而且，为便于描述，在此可以使用诸如“在
…
之下”、“在
…
下方”、“下部”、“在
…
之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)原件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。
75.三态随机存储器(tcam：ternary content addressable memory)是一种能够存储逻辑
‘0’
，逻辑
‘1’
和未知态
‘
x’三种状态的存储器。广泛应用于路由器地址存储、查找表深度包检测(deep packet inspection)、网络入侵检查/保护系统、物联网、无线传感器网络(wireless sensor networks)、人脸识别(face recognition)、车辆车牌识别(vehicle license plate recognition)等需要准确匹配或者模糊匹配的场合。
76.传统存储器只有储逻辑
‘0’
和逻辑
‘1’
两种数据状态，而tcam中有
‘
x’态的存在。所以tcam在匹配到多个正确结果后，还需要利用优先编码器(pe:priority encoder)来确定最优匹配结果。但是pe存在诸多问题，比如在使用pe的tcam结构中，大量能耗都浪费在内容的重新排列上，因此降低了运行速度、增加了运行功耗。并且随着tcam容量的不断增加，由pe模块消耗的面积和功耗已经变得不可忽视。针对pe存在的多种问题，设计者们又提出存储器内优先决策的结构(pdm：priority
‑
decision in memory)。如图1所示，pdm通过三个步
骤来确定最优解：
①
找出匹配的多个数据；
②
比较这些数s据的长度，得出最长长度信息；
③
找出最长长度对应的数据，并输出地址。但是，除了存储数据外，pdm这种方式还需存储数据的长度信息，造成了额外的面积消耗。
77.图2示出了目前已有的技术方案一，如图2所示，方案一中tcam电路中数据状态存储在两个mtj中。当寻找逻辑
‘1’
，且器件中存储的数据为
‘1’
(即左边mtj为ap态，右边mtj为p态)时，sl为高电平(
‘1’
)，\sl为低电平(
‘0’
)，srl为低电平。通过支路(器件205、m3、m5)的分压，节点x1电压为低，节点x2电压为
‘
gnd’,m1管和m2管均关闭，ml维持高电平，表示数据匹配。寻找逻辑
‘1’
时，而存储的数据为
‘0’
(即左边mtj状态为p，右边mtj状态为ap)时，通过支路(器件205、m3、m5)的分压，节点x1电压为高，m1管开启，ml通过m1管放电，表示数据不匹配。
78.如图3所示，现有技术之二是一种由15个晶体管和4个mtj组成非易失性tcam结构。通过利用4个mtj不同的状态搭配来代表逻辑
‘0’
、逻辑
‘1’
、和
‘
x’三种状态。通过配置sl和slb两条线的电压状态来完成读取三种状态的操作。n6和n7晶体管用在写操作中。
79.现有技术之三是通过利用pim的决策方式，如图4，增加数据长度搜索操作来改善tcam中的功耗和速度问题。将三种数据状态存储在m1
‑
4四个mtj中。m5和m6用来存储数据长度信息。通过配置sl、slb和sm电压，实现pdm操作的三个步骤，如,4所示。
80.但是上述三种方案具有如下缺点：
81.方案一缺点：由于读取裕度(sensing margin)较小，需要对m2和m3阈值电压进行精确的控制，可靠性不高。
82.方案二缺点：完成三种状态的读取工作以后，仍要通过一个pe模块选择最优匹配结果。没有解决由pe模块本身带来的功耗和速度问题。
83.方案三缺点：由6个mtj来表示三种数据状态和数据长度，这样的方式占用的面积过大。
84.基于此，本发明提供一种三态存储器寻址电路，如,5，包括：
85.参考单元、存储单元以及x态判断单元；
86.所述参考单元包括两个串联的第一mtj，所述存储单元包括两个串联的第二mtj，所述两个第一mtj磁化方向相反；
87.所述x态判断单元的一端耦接在两个第一mtj之间的连线上，另一端耦接在两个第二mtj之间的连线上，用于告知外部处理系统所述寻址电路对应的比特位是否模糊匹配；
88.其中一个第一mtj和其中一个第二mtj远离对应连线的一端各自耦接一开关元件的输入端，所述开关元件的输出端接地设置，两个开关元件的控制端相互耦接；
89.其中另一个第一mtj和其中另一个第二mtj远离对应连线的一端与外部的读取电路耦接。
90.本发明提供三态存储器寻址电路，采用pdm的方式选择数据匹配的最优结果，避免了传统tcam中由pe模块带来的大量不必要的能量消耗。同时将x态与参考单元结合，节省了数据长度信息存储单元带来的面积消耗，又能够快速的判断出数据的最优匹配结果。最后由于数据最优匹配结果是通过判断
‘
x’态的位数，因此，数据存储中
‘
x’态的位置不受限。
91.可以理解，本发明实施方式中的“耦接”，可以包括第一部件和第二部件直接接触形成的实施方式，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而
使得第一部件和第二部件可以不直接接触的实施方式。
92.本发明的晶体管包括但不限于常规晶体管、隧穿场效应管、finfet、垂直全环栅晶体管。
93.本发明所称mtj为磁性隧道结，所述磁隧道结的形状包括但不限于正方形、长方形、圆形或椭圆形。
94.本发明中的开关元件和晶体管可以选用nmos选择晶体管，和/或pmos选择晶体管，pmos选择晶体管和nmos选择晶体管均为金属氧化物半导体管。
95.在某些实施例中，所述x态判断单元包括：pmos管和nmos管构成的反相器。
96.本发明第二方面实施例提供一种三态存储器寻址装置，包括三态存储器寻址电路，请继续结合图5，所述三态存储器寻址电路包括：
97.参考单元、存储单元以及x态判断单元；
98.所述参考单元包括两个串联的第一mtj，所述存储单元包括两个串联的第二mtj，所述两个第一mtj磁化方向相反；
99.所述x态判断单元的一端耦接在两个第一mtj之间的连线上，另一端耦接在两个第二mtj之间的连线上，用于告知外部处理系统所述寻址电路对应的比特位是否模糊匹配；
100.其中一个第一mtj和其中一个第二mtj远离对应连线的一端各自耦接一开关元件的输入端，所述开关元件的输出端接地设置，两个开关元件的控制端相互耦接；
101.其中另一个第一mtj和其中另一个第二mtj远离对应连线的一端与外部的读取电路耦接。
102.在某些实施例中，所述x态判断单元包括：pmos管和nmos管构成的反相器。
103.本发明提供三态存储器寻址读取电路，采用pdm的方式选择数据匹配的最优结果，避免了传统tcam中由pe模块带来的大量不必要的能量消耗。同时将x态与参考单元结合，节省了数据长度信息存储单元带来的面积消耗，又能够快速的判断出数据的最优匹配结果。最后由于数据最优匹配结果是通过判断
‘
x’态的位数，因此，数据存储中
‘
x’态的位置不受限。
104.本发明第三方面实施例提供一种三态存储器寻址读取电路，如图5，包括三态存储器寻址电路以及读取电路，所述三态存储器寻址电路包括：
105.参考单元、存储单元以及x态判断单元；
106.所述参考单元包括两个串联的第一mtj，所述存储单元包括两个串联的第二mtj，所述两个第一mtj磁化方向相反；
107.所述x态判断单元的一端耦接在两个第一mtj之间的连线上，另一端耦接在两个第二mtj之间的连线上，用于告知外部处理系统所述寻址电路对应的比特位是否模糊匹配；
108.其中一个第一mtj和其中一个第二mtj远离对应连线的一端各自耦接一开关元件的输入端，所述开关元件的输出端接地设置，两个开关元件的控制端相互耦接；
109.所述读取电路与其中另一个第一mtj和其中另一个第二mtj远离对应连线的一端耦接。
110.在某些实施例中，所述x态判断单元包括：pmos管和nmos管构成的反相器。
111.在某些实施例中，所述读取电路包括：差分放大电路。
112.第一晶体管对，所述第一晶体管对中的两个第一晶体管的输入端均耦接一高电平
线，输出端均耦接第一节点，其中一个第一晶体管的控制端耦接一预充电压线；
113.第二晶体管对和第一单晶体管，所述第二晶体管对中的两个第二晶体管的输入端均耦接第一单晶体管的输出端，所述第一单晶体管的输入端耦接第二节点，其中一个第二晶体管的控制端耦接另一预充电压线；
114.第三晶体管对，所述第三晶体管对中的其中一个第三晶体管的输出端耦接所述第二节点，另一个第三晶体管的输出端耦接第三节点；
115.第二单晶体管，所述第二单晶体管的输出端耦接所述第一节点，控制端与所述第一单晶体管的控制端耦接；
116.第四晶体管对，所述第四晶体管对中的其中一个第四晶体管的输出端与所述第二节点耦接，另一个第四晶体管的输出端与所述第三节点耦接，所述其中一个第四晶体管的控制端与所述另一个第三晶体管的控制端均耦接至低电平线；
117.两个所述第三晶体管的输入端耦接所述存储单元的输出端，两个所述第四晶体管的输入端耦接所述参考单元的输出端；
118.所述第一节点耦接至其中另一个第一晶体管和其中另一个第二晶体管的控制端。
119.在优选的实施例中，所述晶体管为pmos晶体管或者nmos晶体管。
120.结合图4所示，数据读取过程：pre为预充电信号，当整个系统对ml进行预充电时同时通过p1和p2分别对节点outb和out进行预充电。如图2所示，当参考单元mtj状态为ap p(由上到下)状态时，表示这个存储单元的数据需要与输入数据进行对比，xl电压为低，读取电路正常进行数据的读取。当参考单元电阻为p ap状态，表示为x态，如图2所示，即本单元存储数据不需要与输入数据进行对比，xl电压为高。xl通过外围电路控制ml保持高电平。
121.如表1所示，表1数据查询表
[0122][0123]
如表1所示，本发明提供的电路可以实现上述数据查询，参考单元由图2中m0和m1串联组成，存储单元由图2中m2和m3串联组成，care：代表数据
‘0’
或
‘1’
，don’t care：代表
‘
x’，ml＝
‘1’
：代表数据匹配，ml＝
‘0’
：代表数据不匹配。
[0124]
本发明提供三态存储器寻址读取电路，采用pdm的方式选择数据匹配的最优结果，避免了传统tcam中由pe模块带来的大量不必要的能量消耗。同时将x态与参考单元结合，节省了数据长度信息存储单元带来的面积消耗，又能够快速的判断出数据的最优匹配结果。最后由于数据最优匹配结果是通过判断
‘
x’态的位数，因此，数据存储中
‘
x’态的位置不受限。
[0125]
本发明第四方面实施例提供一种三态存储器寻址读取装置，如图5所示，包括：三态存储器寻址电路以及读取电路，所述三态存储器寻址电路包括：
[0126]
参考单元、存储单元以及x态判断单元；
[0127]
所述参考单元包括两个串联的第一mtj，所述存储单元包括两个串联的第二mtj，
所述两个第一mtj磁化方向相反；
[0128]
所述x态判断单元的一端耦接在两个第一mtj之间的连线上，另一端耦接在两个第二mtj之间的连线上，用于告知外部处理系统所述寻址电路对应的比特位是否模糊匹配；
[0129]
其中一个第一mtj和其中一个第二mtj远离对应连线的一端各自耦接一开关元件的输入端，所述开关元件的输出端接地设置，两个开关元件的控制端相互耦接；
[0130]
所述读取电路与其中另一个第一mtj和其中另一个第二mtj远离对应连线的一端耦接。
[0131]
在某些实施例中，所述读取电路包括：差分放大电路。
[0132]
第一晶体管对，所述第一晶体管对中的两个第一晶体管的输入端均耦接一高电平线，输出端均耦接第一节点，其中一个第一晶体管的控制端耦接一预充电压线；
[0133]
第二晶体管对和第一单晶体管，所述第二晶体管对中的两个第二晶体管的输入端均耦接第一单晶体管的输出端，所述第一单晶体管的输入端耦接第二节点，其中一个第二晶体管的控制端耦接另一预充电压线；
[0134]
第三晶体管对，所述第三晶体管对中的其中一个第三晶体管的输出端耦接所述第二节点，另一个第三晶体管的输出端耦接第三节点；
[0135]
第二单晶体管，所述第二单晶体管的输出端耦接所述第一节点，控制端与所述第一单晶体管的控制端耦接；
[0136]
第四晶体管对，所述第四晶体管对中的其中一个第四晶体管的输出端与所述第二节点耦接，另一个第四晶体管的输出端与所述第三节点耦接，所述其中一个第四晶体管的控制端与所述另一个第三晶体管的控制端均耦接至低电平线；
[0137]
两个所述第三晶体管的输入端耦接所述存储单元的输出端，两个所述第四晶体管的输入端耦接所述参考单元的输出端；
[0138]
所述第一节点耦接至其中另一个第一晶体管和其中另一个第二晶体管的控制端。
[0139]
本发明第五方面实施例提供一种三态存储器，如图6所示，包括：三态存储器寻址电路、三态存储器寻址读取电路以及外围电路；
[0140]
所述三态存储器寻址电路包括：
[0141]
参考单元、存储单元以及x态判断单元；
[0142]
所述参考单元包括两个串联的第一mtj，所述存储单元包括两个串联的第二mtj，所述两个第一mtj磁化方向相反；
[0143]
所述x态判断单元的一端耦接在两个第一mtj之间的连线上，另一端耦接在两个第二mtj之间的连线上，用于告知外部处理系统所述寻址电路对应的比特位是否模糊匹配；
[0144]
其中一个第一mtj和其中一个第二mtj远离对应连线的一端各自耦接一开关元件的输入端，所述开关元件的输出端接地设置，两个开关元件的控制端相互耦接；
[0145]
所述读取电路与其中另一个第一mtj和其中另一个第二mtj远离对应连线的一端耦接；
[0146]
所述外围电路用于处理和传输匹配结果。
[0147]
本发明采用pdm的方式选择数据匹配的最优结果，避免了传统tcam中由pe模块带来的大量不必要的能量消耗。同时将x态与参考单元结合，节省了数据长度信息存储单元带来的面积消耗，又能够快速的判断出数据的最优匹配结果。最后由于数据最优匹配结果是
通过判断
‘
x’态的位数，因此，数据存储中
‘
x’态的位置不受限。
[0148]
在本说明书的描述中，参考术语“一个实施方式”、“一些实施方式”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施方式或示例描述的具体特征、结构、材料或者特点包含于本说明书实施方式的至少一个实施方式或示例中。在本说明书中，对上述术语的示意性表述不必须针对的是相同的实施方式或示例。
[0149]
此外，在不相互矛盾的情况下，本领域的技术人员可以将本说明书中描述的不同实施方式或示例以及不同实施方式或示例的特征进行结合和组合。以上所述仅为本说明书实施方式的实施方式而已，并不用于限制本说明书实施方式。对于本领域技术人员来说，本说明书实施方式可以有各种更改和变化。凡在本说明书实施方式的精神和原理之内所作的任何修改、等同替换、改进等，均应包含在本说明书实施方式的权利要求范围之内。