内容可定址存储器装置的制作方法

本公开涉及存储器装置，更明确地说，涉及利用全域匹配线以及本地匹配线执行选择性预充电的内容可定址存储器装置。

背景技术：

内容可定址存储器提供数据比较以及位址编码的功能，以提供高速的数据搜索能力。然而，在现有的架构中，为了提供高速的数据搜索能力，内容可定址存储器需事先对多个存储器行直接进行预充电。如此一来，内容可定址存储器将会产生不必要的功率消耗，并引起电迁移与电压降等负面影响，造成存储器的效能降低。

技术实现要素：

于一些实施例中，一种存储器装置包含：一控制器电路，用以输出一第一全域预充电控制信号、一第二全域预充电控制信号以及一第一本地预充电控制信号；一第一级电路，用以根据该第一全域预充电控制信号对一第一全域匹配线预充电，并比较一查询数据与多个第一数据以决定是否调整该第一全域匹配线的一第一位准；以及一第二级电路，用以根据该第一位准与该第二全域预充电控制信号选择性地对一第二全域匹配线预充电，并根据该第二全域匹配线的第二位准与该第一本地预充电控制信号决定是否比较该查询数据与多个第二数据，以调整该第二位准。

有关本公开的特征、实作与技术效果，兹配合附图作详细说明如下。

附图说明

图1为根据本公开一些实施例示出一种存储器装置的示意图；

图2为根据本公开一些实施例示出图1的存储器装置的操作波形图；

图3为根据本公开一些实施例示出图1中的第一级电路的电路示意图；

图4a为根据本公开一些实施例示出图1中的第二级电路的电路示意图；以及

图4b为根据本公开一些实施例示出图4a中的第二级电路的详细电路示意图。

符号说明

100存储器装置

110、120全域预充电电路

111、121信号维持电路

113本地存储器电路

123本地存储器电路

130控制器电路

clk时钟信号

dc查询数据

gpr1、gpr2全域预充电控制信号

lg1、lg2全域匹配线

lpr、lprb本地预充电控制信号

ro致能信号

sao位址信号

t0、t1、tlp1期间

pev0、pev1运算阶段

ppr0、ppr1预充电阶段

113-1本地预充电电路

113-2内容可定址存储器(cam)单元

113-3切换电路

d1数据

i1反相器

ll1本地匹配线

n1晶体管

s1控制信号

slp1、sln1位元线

123-1本地预充电电路

123-2cam单元

123-3保护电路

d2数据

g1、g2与非门(n-andgate，非及闸)

i2反相器

ll2本地匹配线

n2～n6、p2～p4晶体管

s2～s5控制信号

slp2、sln2位元线

vdd电压

具体实施方式

本文所使用的所有词汇具有其通常的含义。上述的词汇在普遍常用的字典中的定义，在本公开的内容中包含任一于此讨论的词汇的使用例子仅为示例，不应限制到本公开的范围与含义。同样地，本公开亦不仅以于此说明书所示出的各种实施例为限。

关于本文中所使用的“耦接”或“连接”，均可指两个或更多个元件相互直接作实体或电性接触，或是相互间接作实体或电性接触，亦可指两个或更多个元件相互操作或动作。

如本文所用，用语“电路系统(circuitry)”可为由至少一电路(circuit)所形成的单一系统，且用语“电路(circuit)”可为由至少一个晶体管与/或至少一个主被动元件按一定方式连接以处理信号的装置。如本文所用，用语“与/或”包含了列出的关联项目中的一个或多个的任何组合。

在本文中，使用第一、第二与第三等等的词汇，是用于描述并辨别各个元件。因此，在本文中的第一元件也可被称为第二元件，而不脱离本公开的本意。

为易于理解，于各附图中的类似元件将被指定为相同标号。

图1为根据本公开一些实施例示出一种存储器装置100的示意图。于一些实施例中，存储器装置100可为内容可定址存储器(content-addressablememory，关联存储器，cam)装置。

存储器装置100包含多个存储器行与控制器电路130，其中每一个存储器包含两级电路。此两级电路设定为管线式电路。第一级电路用以比较查询数据dc与第一级电路中所存储的多个数据(后称数据d1，如后图3所示)，以决定是否调整全域(global)匹配(match)线lg1的位准(后简称为“第一位准”)。第二级电路用以根据第一位准与全域预充电控制信号gpr2选择性地对全域匹配线lg2预充电，并根据全域匹配线lg2的位准(后简称为“第二位准”)与本地预充电控制信号lpr-决定是否比较查询数据dc与第二级电路中所存储的多个数据(后称数据d2，如后图4a所示)，以调整第二位准。通过上述设置方式，存储器装置100的操作过程中所产生的能量损失可被降低，且存储器装置100的电压降(ir-drop)以及电迁移(electro-migration,em)可被明显改善。

以第一行的存储器行为例，第一级电路包含全域预充电电路110、本地(local)存储器电路113以及信号维持电路111。全域预充电电路110耦接至全域匹配线lg1，并用以根据全域预充电控制信号gpr1对全域匹配线lg1预充电。如此，第一位准会被提升至高位准(例如为对应于逻辑值1的位准)。本地存储器电路113用以存储数据d1，并比较查询数据dc与数据d1以决定是否调整第一位准。

若查询数据dc匹配于(即相同于)数据d1，本地存储器电路113将不调整第一位准。于此条件下，第一位准维持为高位准，以反映出查询数据dc是存储于本地存储器电路113内。或者，若查询数据dc不匹配于(即不同于)数据d1，本地存储器电路113将对全域匹配线lg1进行放电，以拉低第一位准至低位准(例如为对应于逻辑值0的位准)。于此条件下，第一位准可反映出查询数据dc未存储于本地存储器电路113内。

信号维持电路111用以维持第一位准，并根据第一位准以及时钟信号clk产生致能信号ro。于一些实施例中，信号维持电路111可由暂存器、正反器(flip-flop，触发器)或锁存器等电路实施。例如，信号维持电路111可为(但不限于)d型正反器，其可根据时钟信号clk输出致能信号ro。

第二级电路包含全域预充电电路120、本地存储器电路123以及信号维持电路121。

全域预充电电路120耦接至全域匹配线lg2，并用以根据致能信号ro以及全域预充电控制信号gpr2决定是否对全域匹配线lg2预充电。于一些实施例中，若查询数据dc匹配于数据d1，全域预充电电路120对全域匹配线lg2预充电。若查询数据dc未匹配于数据d1，全域预充电电路120不对全域匹配线lg2预充电。

详细而言，若查询数据dc匹配于数据d1，第一位准为高位准。响应于此第一位准，信号维持电路111-输出具有逻辑值1的致能信号ro。响应于具有逻辑值1的全域预充电控制信号gpr2以及致能信号ro，全域预充电电路120对全域匹配线lg2预充电，以提升第二位准至高位准。

或者，若查询数据dc不匹配于数据d1，第一位准为低位准。响应于此第一位准，信号维持电路111-输出具有逻辑值0的致能信号ro。不论全域预充电控制信号gpr2的逻辑值为何，全域预充电电路120响应于具有逻辑值0的致能信号ro而不对全域匹配线lg2预充电，并拉低第二位准至低位准。

本地存储器电路123耦接至全域匹配线lg2，并用以根据第二位准选择性地被致能，以根据本地预充电控制信号lpr调整第二位准。于一些实施例中，当本地存储器电路123被致能时，本地存储器电路123根据本地预充电控制信号lpr-进行预充电操作，并根据查询数据dc决定是否调整第二位准。于一些实施例中，当本地存储器电路123未被致能时，本地存储器电路123不执行预充电操作，并根据本地预充电控制信号lpr-b保持第二位准。如后图2所示，本地预充电控制信号lpr-b反相于本地预充电控制信号lpr-。关于此处的详细说明将于后参照图2与图4a～图4b说明。

信号维持电路121耦接至全域匹配线lg2-。信号维持电路121的功能与实施方式类似于信号维持电路111。信号维持电路121用以维持第二位准，并根据第二位准产生位址信号sao。位址信号sao可用于指示第一行存储器行中所存储的数据是否匹配于查询数据dc。于一些实施例中，存储器装置100可还包含感测放大器(未示出)，其用以放大信号维持电路121输出的位址信号sao。于一些实施例中，存储器装置100可还包含编解码器电路(未示出)，其可根据每一行的位址信号sao产生一位址，该位址用于指示存储查询数据dc-的存储器位置。

控制器电路130用以输出时钟信号clk、全域预充电控制信号gpr1、全域预充电控制信号gpr2、本地预充电控制信号lpr-以及本地预充电控制信号lpr-b，以控制每一行存储器行的预充电操作。于一些实施例中，控制器电路130可由逻辑电路、微控制器、数字信号处理电路等等电路实施，但本公开并不以此为限。

于一些实施例中，在布局设计上，控制器电路130输出上述多个控制信号的信号路径可利用垂直方向的走线实施。换言之，存储器装置100可在未使用水平方向传输而来的控制信号下执行预充电操作。如后所述，各个控制信号可通过多个匹配线来传递，以完成预充电操作或运算操作。如此一来，存储器阵列的布局可以更加紧凑，达到更小的电路面积。

图1的电路数量仅用于示例，且本公开并不以此为限。于一些实施例中，存储器装置100可在未使用信号维持电路111、信号维持电路121与/或感测放大器下进行运行。于一些实施例中，存储器装置100可包含更多个存储器行(未示出)，其中每一存储器行具有相同电路结构。于一些实施例中，每一存储器行可包含更多级电路(未示出)，其中除第一级电路外，其余级数的电路具有相同电路结构。于一些实施例中，存储器装置100还包含读写控制电路(未示出)，以对存储器行中的存储器单元(如后所述的cam单元113-2与/或cam单元123-2)进行读取与写入。

图2为根据本公开一些实施例示出图1的存储器装置100的操作波形图。一并参照图1，图1的存储器装置100的操作将参照图2进行说明。

以第一级电路而言，于期间t0，第一级电路响应于全域控制信号gpr1进入运算阶段pev0。在运算阶段pev0中，本地存储器电路113根据查询数据dc决定是否调整第一位准。信号维持电路111根据时钟信号clk以及第一位准输出致能信号ro。于此例中，本地存储器电路113确认查询数据dc不匹配于数据d1，故致能信号ro为逻辑值0。在运算阶段pev0后，第一级电路进入预充电阶段ppr0。

于此例中，在前次运算阶段(未示出)中，本地存储器电路113确认查询数据dc匹配于数据d1，故致能信号ro为逻辑值1。以第二级电路而言，于期间t0，全域预充电电路120响应于具有逻辑值1的全域预充电控制信号gpr2以及致能信号ro对全域匹配线lg2预充电，以提升第二位准至高位准。接着，响应于具有逻辑值1的本地预充电控制信号lpr以及此第二位准，本地存储器电路123被致能以进行预充电的操作，以拉升后图4a中的本地匹配线ll2的位准(后简称为“第三位准”)。于此例中，本地存储器电路123确认查询数据dc不匹配本地存储器电路123所存储的数据，故拉低第三位准与第二位准至低位准。如图2所示，在第二级电路在执行预充电的操作的期间tlp1，第一级电路在运算阶段pev0中比较查询数据dc与数据d1。在第二级电路比较查询数据dc与数据d2的运算期间，第一级电路在预充电阶段ppr0中执行预充电操作。

于期间t1，响应于全域控制信号gpr1，第一级电路进入运算阶段pev1。本地存储器电路113根据查询数据dc决定是否调整第一位准。在运算阶段pev1后，第一级电路进入预充电阶段ppr1。

以第二级电路而言，于期间t1，全域预充电电路120响应于具有逻辑值0的致能信号ro(即相同于前一期间t0中的第一位准)不对全域匹配线lg2预充电，故第二位准保持为对应于逻辑0的低位准。接着，响应于具有逻辑值0的致能信号ro，本地存储器电路123未被致能而不执行预充电的操作，故第三位准也不会被改变。

期间t0与期间t1每一者皆对应于时钟信号clk的一周期。从图2可以理解，在时钟信号clk的每一周期中，第一级电路进行预充电操作(即全域匹配线lg1被预充电)的期间(即预充电阶段ppr0)不同于第二级电路进行预充电操作(即全域匹配线lg2被预充电)的期间tlp1。当第一级电路进行预充电操作(即全域匹配线lg1被预充电)时，第二级电路选择性地确认查询数据dc是否匹配于数据d2。如此一来，存储器装置100于同一时间所产生的电流可以明显地被降低，故可降低电压降与电迁移的影响。此外，由于第二级电路是根据第一级电路在前一期间所产生的第一位准选择性地执行预充电，第二级电路的动态功耗可以进一步地被降低。

图3为根据本公开一些实施例示出图1中的第一级电路的电路示意图。于一些实施例中，本地存储器电路113包含本地预充电电路113-1、多个cam单元113-2以及切换电路113-3。

本地预充电电路113-1用以对本地匹配线ll1进行预充电，以提升本地匹配线ll1-的位准至高位准。多个cam单元113-2耦接至本地匹配线ll1。于一些实施例中，cam单元113-2包含存储元件(未示出)，其用以存储数据d1；以及比对元件(未示出)，其用以比较数据d1以及查询数据dc。

多个cam单元113-2每一者经由位元线slp1以及位元线sln1接收查询数据dc，并确认查询数据dc是否匹配于数据d1，以选择性地调整本地匹配线ll1的位准。例如，若每一cam单元113-2确认查询数据dc匹配于数据d1，本地匹配线ll1-的位准被保持为高位准。或者，若多个cam单元113-2中的一者确认查询数据dc不匹配于数据d1，该cam单元113-2会拉低本地匹配线ll1-的位准至低位准。于一些实施例中，cam单元113-2的操作可参考现有的nor式cam单元，但本公开并不以此为限。

切换电路113-3耦接至本地匹配线ll1以及全域匹配线lg1，并用以根据本地匹配线ll1的位准决定是否调整第一位准。于一些实施例中，切换电路113-3包含反相器i1以及晶体管n1。反相器i1根据本地匹配线ll1的位准输出控制信号s1。晶体管n1耦接于全域匹配线lg1与地之间，并用以根据控制信号s1选择性地导通，以决定是否调整第一位准。

例如，若本地匹配线ll1-的位准为高位准，反相器i1输出具有逻辑值0的控制信号s1。于此条件下，晶体管n1不导通，而不调整第一位准。或者，若本地匹配线ll1-的位准为低位准，反相器i1输出具有逻辑值1的控制信号s1。于此条件下，晶体管n1导通，而拉低第一位准至低位准(例如可为地位准)。

图3的元件数量用于示例，且本公开并不以此为限。于一些实施例中，第一级电路可包含更多组本地存储器电路113，其耦接至同一条全域匹配线lg1。

图4a为根据本公开一些实施例示出图1中的第二级电路的电路示意图。于一些实施例中，本地存储器电路123包含本地预充电电路123-1、多个cam单元123-2以及保护电路123-3。

本地预充电电路123-1耦接至本地匹配线ll2，并用以根据第二位准以及本地预充电控制信号lpr--决定是否对本地匹配线ll2预充电。例如，当第二位准为高位准以及本地预充电控制信号lpr为逻辑值1时，本地预充电电路123-1对本地匹配线ll2预充电，以拉升第三位准至高位准。于其他条件下(例如第二位准为低位准或本地预充电控制信号lpr为逻辑值0)，本地预充电电路123-1不对本地匹配线ll2预充电。

多个cam单元123-2耦接至本地匹配线ll2，并用以存储数据d2。多个cam单元123-2每一者经由位元线slp2以及位元线sln2接收数据dc，并比较查询数据dc与数据d2，以选择性地调整第三位准。例如，若每一cam单元123-2确认查询数据dc匹配于数据d2，第三位准会被保持为高位准；反之，若多个cam单元123-2中的一者确认查询数据dc不匹配于数据d2，该cam单元123-2会拉低第三位准至低位准。于一些实施例中，cam单元123-2的操作可参考现有的nor式cam单元，但本公开并不以此为限。

保护电路123-3耦接至本地匹配线ll2----以及全域匹配线lg2-，并用以根据第三位准与本地预充电控制信号lprb调整第二位准。保护电路123-3更用以对全域匹配线lg2提供一漏电保护，以预防第二位准被误改变。关于此处的详细说明将于后述段落参照图4b说明。

图4b为根据本公开一些实施例示出图4a中的第二级电路的详细电路示意图。全域预充电电路120包含逻辑门g1、反相器i2、晶体管p2以及晶体管n2。在查询数据dc匹配于数据d1的条件下(即第一级电路根据查询数据dc决定不调整第一位准时)，逻辑门g1可根据全域预充电控制信号gpr2输出控制信号s2。例如，逻辑门g1可由(但不限于)与非门实施，且此与非门可根据致能信号ro以及全域预充电控制信号gpr2输出控制信号s2。晶体管p2以及晶体管n2串联耦接，以调整第二位准。

详细而言，晶体管p2的第一端用以接收电压vdd，晶体管p2的第二端耦接至全域匹配线lg2，且晶体管p2的控制端用以接收控制信号s2。晶体管p2根据控制信号s2导通，以对全域匹配线lg2预充电。例如，当致能信号ro以及全域预充电控制信号gpr2皆为逻辑值1时，控制信号s2为逻辑值0。于此条件下，晶体管p2被导通而传输电压vdd至全域匹配线lg2，以拉升第二位准至高位准(例如可为电压vdd的位准)。

反相器i2根据致能信号ro2输出控制信号s3。晶体管n2的第一端用以耦接至全域匹配线lg2，晶体管n2的第二端耦接至地，且晶体管n2的控制端用以接收控制信号s3。晶体管n2根据控制信号s3导通，以将第二位准拉低至低位准。例如，当致能信号ro为逻辑值0时，控制信号s3为逻辑值1。于此条件下，晶体管n2被导通以拉低第二位准。

本地预充电电路123-1包含逻辑门g2以及晶体管p3。在第二级电路有对全域匹配线lg2预充电时，逻辑门g2可根据本地预充电控制信号lpr输出控制信号s4。例如，逻辑门g2可由(但不限于)与非门实施，且此与非门可根据致能信号ro以及本地预充电控制信号lpr输出控制信号s4。晶体管p3的第一端用以接收电压vdd，晶体管p3的第二端耦接至本地匹配线ll2，且晶体管p3的控制端用以接收控制信号s4。晶体管p3根据控制信号s4导通，以对本地匹配线ll2预充电。例如，当第二位准为高位准且本地预充电控制信号lpr为逻辑值1时，控制信号s4为逻辑值0。于此条件下，晶体管p3被导通而传输电压vdd至本地匹配线ll2，以拉升第三位准至高位准。

保护电路123-3包含晶体管n3～n6以及晶体管p4，其中晶体管p4与晶体管n3操作为一反相器，并用以根据第三位准产生控制信号s5。

详细而言，晶体管p4的第一端用以接收电压vdd，晶体管p4的第二端用以输出控制信号s5，且晶体管p4的控制端耦接至本地匹配线ll2。晶体管n3的第一端耦接至晶体管p4的第二端，且晶体管n3的控制端耦接至本地匹配线ll2。晶体管n4的第一端耦接至晶体管n3的第二端，晶体管n4的第二端耦接至地，且晶体管n4的控制端耦接至全域匹配线lg2。晶体管n4用以根据第二位准选择性地导通。晶体管n5的第一端耦接至本地匹配线ll2，且晶体管n5的控制端用以接收控制信号s5。晶体管n5用以根据控制信号s5选择性地导通。晶体管n6的第一端耦接至晶体管n5的第二端，晶体管n6的第二端耦接至地，且晶体管n6的控制端用以接收本地预充电控制信号lprb。晶体管n6用以根据本地预充电控制信号lprb选择性地导通。

在第二位准为高位准且第三位准为高位准(即查询数据dc匹配于数据d2)的条件下，晶体管n3与晶体管n4导通且晶体管p4关断，以输出具有逻辑值0的控制信号s5。晶体管n5响应于此控制信号s5关断以确保不影响第二位准。如此，第二位准仍为高位准，以反映出查询数据dc有存储于本地存储器电路123-2。

或者，在第二位准为高位准且第三位准为低位准(即查询数据dc不匹配于数据d2)的条件下，晶体管p4导通且晶体管n3关断，以输出具有逻辑值1的控制信号s5。晶体管n5响应于此控制信号s5导通，且晶体管n6响应于本地预充电控制信号lprb导通，以下拉第二位准至低位准。如此，此第二位准可反映出查询数据dc未存储于本地存储器电路113。

再者，如先前所述，若第二位准为低位准或本地预充电控制信号lpr为逻辑值0，本地预充电电路123-1不对本地匹配线ll2预充电。于此条件下，第三位准以及控制信号s5的逻辑值可能为浮动的(floating)。晶体管n4可根据第二位准关断，以切断因本地匹配线ll2-的浮动位准所误导通的漏电路径(如晶体管n3与晶体管p4之间的路径)。同理，晶体管n6可根据具有逻辑值0的本地预充电控制信号lprb关断，以切断因控制信号s5的浮动逻辑值所误导通的漏电路径(如晶体管n5)。

另外，若当存储器装置100还包含第三级电路(未示出)时，其中第三级电路的电路架构相同于第二级电路的电路架构，并耦接至同一全域匹配线lg2。当第二级电路的本地匹配线ll2-具有高位准(即查询数据dc匹配于第二级电路存储的数据d2)且第三级电路的本地匹配线ll2-具有低位准(即查询数据dc不匹配于第三级电路存储的数据d2)时，第二位准会被拉低至低位准。于此条件下，第二级电路中的晶体管n4会被关断，造成控制信号s5可能为浮动的。在第三级电路中，晶体管p4被导通以产生具有逻辑值1的控制信号s5，晶体管n5响应于此控制信号s5导通，且晶体管n6响应于本地预充电控制信号lprb导通，以确保第二位准可被正确地拉低。如此，可避免第二级电路中浮动的控制信号s5造成的影响。

或者，当第二级电路与第三级电路中每一者的本地匹配线ll2-皆具有高位准时，全域匹配线lg2会保持为高位准。于此条件下，每级电路中的晶体管n3与晶体管n4皆会导通以产生具有逻辑值0的控制信号s5。如此一来，晶体管n5会被关断，以保持全域匹配线lg2的位准。通过保护电路123-3上述的多个漏电保护操作，可确保存储器装置100于各个阶段可正确运行。

图4a与图4b的电路数量用于示例，且本公开并不以此为限。于一些实施例中，第二级电路可包含更多组本地存储器电路123，其耦接至同一条全域匹配线lg2。

综上所述，本公开一些实施例所提供的存储器装置可在不同期间执行多级电路的预充电操作以及运算操作，且次级电路的预充电为根据前级电路的匹配结果选择性地执行。如此一来，存储器装置的功率消耗以及电迁移的问题可以明显地被改善。再者，本公开一些实施例更提供保护电路，其可以提供上述选择性预充电的机制一漏电保护，以确保存储器装置的运行正确。另外，通过上述控制机制，控制器电路所传输的控制信号可通过各级电路中的全域匹配线与/或本地匹配线传递，以在不同期间完成上述的多个操作。如此一来，可节省存储器装置所使用的电路面积。

虽然本公开的实施例如上所述，然而所述实施例并非用来限定本公开，本技术领域技术人员可依据本公开的明示或隐含的内容对本公开的技术特征施以变化，凡此种种变化均可能属于本公开所寻求的专利保护范围，换言之，本公开的专利保护范围须视本说明书的权利要求所界定者为准。