静态随机存取内存系统及其数据读写方法与流程

本发明是关于一种静态随机存取内存系统，尤指一种具省电功能的静态随机存取内存系统及其数据读写方法。

背景技术：

静态随机存取内存(staticrandomaccessmemory，sram)由于具有速度快、效能高的特性，广泛应用于需要高速存取的环境中，例如，处理器内的高速缓存、硬盘连接接口的缓冲器、或是网通设备的存取应用。如图1所示为一现有静态随机存取内存系统的架构图，其中，静态随机存取内存系统由一记忆胞矩阵(cellarray)101、一字元线译码器(wordlinedecoder)102、一位元线译码器(bitlinedecoder)103、一地址锁存器(addresslatch)104、一时序控制电路(timingcontrolcircuit)105、一个2位元输入驱动单元(inputdriver)106、一个2位元数据锁存单元(datalatch)107、一个2位元感应放大暨数据锁存单元(senseamplifier&datalatch)108和一个2位元输出驱动单元(outputdriver)109所构成。

如图1所示，记忆胞矩阵101由多数呈矩阵排列的记忆胞1011(图中以一虚线方框表示一记忆胞)所构成；地址锁存器104锁存住用以寻址记忆胞1011的n k条地址线(a0,a1,a2…an k-1)数据；时序控制电路105提供读/写记忆胞矩阵101的控制信号；字元线译码器102耦接至地址锁存器104及时序控制电路105，用以根据时序控制电路105的控制信号将n条地址线数据译码以寻址一特定的字元线1021；位元线译码器103耦接至地址锁存器104及时序控制电路105，用以根据时序控制电路105的控制信号将k条地址线数据译码以寻址至少一特定的位元线1031，于此示例中为寻址两条位元线1031，且配合字元线译码器102所寻址的字元线1021，即可寻址出欲读/写的记忆胞1011。

前述2位元数据锁存单元107耦接至时序控制电路105及2位元输入驱动单元106，以根据时序控制电路105的控制信号，锁存住2位元输入数据din0、din1；2位元输入驱动单元106耦接至时序控制电路105及位元线译码器103，以根据时序控制电路105的控制信号，将锁存于数据锁存单元107的输入数据din0、din1经由位元线译码器103写入被寻址的2个记忆胞1011。

前述2位元感应放大暨数据锁存单元108耦接至时序控制电路105及位元线译码器103，以根据时序控制电路105的控制信号，由被寻址的2个记忆胞1011读出并锁存住2位元输出数据；2位元输出驱动单元109耦接至时序控制电路105及2位元感应放大暨数据锁存单元108，以根据时序控制电路105的控制信号，输出锁存于2位元感应放大暨数据锁存单元108中的输出数据dout0、dout1。

以前述现有的静态随机存取内存系统示例，一并参照图2的读/写周期时序图。在一写入周期1(w1)时，地址线数据(addr)由字元线译码器102及位元线译码器103进行译码以寻址欲写入的记忆胞1011，其中，被寻址到的字元线10211被开启，使得所有在此字元线10211上的2^k×2个记忆胞1011皆被放电。而时序控制电路105以控制线(e1)致能2位元输入驱动单元106、及以控制线(e3)致能2位元数据锁存单元107，使得2位元输入数据din0、din1被锁存至2位元数据锁存单元107，再以2位元输入驱动单元106经由位元线译码器103写至被寻址的字元线10211上的两个记忆胞10111、10112，而完成写入的操作。

同样地，在下一写入周期2(w2)时，地址线数据(addr)由字元线译码器102及位元线译码器103进行译码以寻址欲写入的记忆胞1011，其中，被寻址到的字元线10211被开启，使得所有在此字元线10211上的2^k×2个记忆胞1011皆被放电。而时序控制电路105以控制线(e1)致能2位元输入驱动单元106、及以控制线(e3)致能2位元数据锁存单元107，使得2位元输入数据din0、din1被锁存至2位元数据锁存单元107，再以2位元输入驱动单元106经由位元线译码器103写至被寻址的字元线10211上的两个记忆胞10113、10114，而完成写入的操作。

由上述的写入操作可知，在每一写入周期，皆需开启一条字元线1021并使所有在此字元线1021上的2^k×2个记忆胞1011皆被放电，但实际上却只写入两个记忆胞1011的数据，而其余(2^k-1)×2个记忆胞1011皆没有进行数据的写入，此将导致严重的电能浪费。

而在一读取周期1(r1)时，地址线数据(addr)由字元线译码器102及位元线译码器103进行译码以寻址欲读取的记忆胞1011，其中，被寻址到字元线10211被开启，使得所有在此字元线10211上的2^k×2个记忆胞1011皆被放电。而时序控制电路105以控制线(e2)致能2位元感应放大暨数据锁存单元108、及以控制线(e4)致能2位元输出驱动单元109，以使得2位元输出数据由被寻址的记忆胞10111、10112读出并锁存至2位元感应放大暨数据锁存单元108，再以2位元输出驱动单元109输出锁存于感应放大暨数据锁存单元108中的输出数据dout0、dout1，而完成读取的操作。

同样地，在下一读取周期2(r2)时，地址线数据(addr)由字元线译码器102及位元线译码器103进行译码以寻址欲读取的记忆胞1011，其中，被寻址到字元线10211被开启，使得所有在此字元线10211上的2^k×2个记忆胞1011皆被放电。而时序控制电路105以控制线(e2)致能2位元感应放大暨数据锁存单元108、及以控制线(e4)致能2位元输出驱动单元109，以使得2位出数据由寻址的记忆胞10113、10114读出并锁存至2位元感应放大暨数据锁存单元108，再以2位元输出驱动单元109输出锁存于感应放大暨数据锁存单元108中的输出数据dout0、dout1，而完成读取的操作。

由上述的读取操作可知，在每一读取周期，皆需开启一条字元线1021并使所有在此字元线1021上的2^k×2个记忆胞1011皆被放电，但实际上却只读取两个记忆胞1011的数据，而其余(2^k-1)×2个记忆胞1011皆没有进行数据的读取，此将导致严重的电能浪费。

因此，现有的静态随机存取内存在读/写操作上会产生功耗的浪费，难以满足现今电子装置对于低耗电的要求，而仍有予以改善的必要。

技术实现要素：

本发明的目的主要在提供一种静态随机存取内存系统，其藉由预存大量读/写数据，再分时处理，以有效减少功耗的浪费。

依据本发明的一方面，本发明提出一种静态随机存取内存系统，包含：一记忆胞矩阵，包含多数呈矩阵排列的记忆胞；一字元线译码器及一位元线译码器，译码地址线数据以寻址记忆胞；一时序控制电路；一输入选择器及一输出选择器，耦接至时序控制电路；2^p个m位元输入驱动单元，耦接至时序控制电路及位元线译码器，其中，p及m皆为大于1的正整数；2^p个m位元数据锁存单元，耦接至输入选择器及分别耦接至2^p个m位元输入驱动单元，以根据输入选择器的选择来致能其中一个m位元数据锁存单元来进行数据锁存，其中，时序控制电路致能2^p个m位元输入驱动单元来进行数据写入；2^p个m位元感应放大暨数据锁存单元，耦接至时序控制电路及位元线译码器，其中，时序控制电路致能2^p个m位元感应放大暨数据锁存单元来进行数据锁存；2^p个m位元输出驱动单元，耦接至输出选择器及分别耦接至2^p个m位元感应放大暨数据锁存单元，以根据输出选择器的选择来致能其中一个m位元输出驱动单元来进行数据输出。

依据本发明的另一方面，本发明提出一种静态随机存取内存系统的写入方法，包含2^p个写入周期，其中，于第一至第2^p-1写入周期中的任一周期中，时序控制电路致能一个m位元数据锁存单元，以使得m位元输入数据被锁存至对应的m位元数据锁存单元；于第2^p写入周期中，时序控制电路控制输入选择器以致能一个m位元数据锁存单元，使得m位元输入数据被锁存至对应的m位元数据锁存单元，且时序控制电路致能2^p个m位元输入驱动单元，使得2^p个m位元输入驱动单元分别将锁存于2^p个m位元数据锁存单元中的2^p个m位元输入数据写至被寻址的2^p×m个记忆胞。

依据本发明的再一方面，本发明提出一种静态随机存取内存系统的读取方法，包含2^p个读取周期，其中，于第一读取周期中，时序控制电路致能2^p个m位元感应放大暨数据锁存单元，以将被寻址的2^p×m个记忆胞的数据一次读出并锁存于2^p个m位元感应放大暨数据锁存单元；且时序控制电路控制输出选择器以致能一个m位元输出驱动单元，来输出锁存于对应的m位元感应放大暨数据锁存单元中的m位元输出数据，于第二至第2^p读取周期的任一周期中，时序控制电路控制输出选择器以致能一个m位元输出驱动单元，来输出锁存于对应的m位元感应放大暨数据锁存单元中的m位元输出数据。

以上概述与接下来的详细说明皆为示范性质，是为了进一步说明本发明的权利要求，而有关本发明的其他目的与优点，将在后续的说明与图式加以阐述。

附图说明

图1为现有静态随机存取内存系统的架构图。

图2为现有静态随机存取内存系统的读/写周期时序图。

图3为依据本发明一实施例的静态随机存取内存系统的架构图。

图4为本发明的静态随机存取内存系统的读/写周期时序图。

图5为依据本发明另一实施例的静态随机存取内存系统的架构图。

符号说明：

记忆胞矩阵101字元线译码器102

位元线译码器103地址锁存器104

时序控制电路1052位元输入驱动单元106

2位元数据锁存单元107

2位元感应放大暨数据锁存单元108

2位元输出驱动单元109

记忆胞1011,10111,10112,10113,10114

字元线1021,10211位元线1031

记忆胞矩阵301字元线译码器302

位元线译码器303地址锁存器304

时序控制电路305m位元输入驱动单元306

m位元数据锁存单元307,307-1,307-2,307-2^p

m位元感应放大暨数据锁存单元308

m位元输出驱动单元309,309-1,309-2,309-2^p

输入选择器311输出选择器312

记忆胞3011字元线3021,30211

位元线3031

具体实施方式

为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。

图3是本发明一实施例的静态随机存取内存系统的架构图，如图所示，该静态随机存取内存系统包括一记忆胞矩阵301、一字元线译码器302、一位元线译码器303、一地址锁存器304、一时序控制电路305、2^p个m位元输入驱动单元306、2^p个m位元数据锁存单元307、2^p个m位元感应放大暨数据锁存单元308、2^p个m位元输出驱动单元309、一输入选择器311及一输出选择器312，其中，p及m皆为大于1的正整数。

如图3所示，记忆胞矩阵301包含多数呈矩阵排列的记忆胞3011(图中以一虚线方框表示一记忆胞)；地址锁存器304锁存住用以寻址记忆胞3011的n k p条地址线(a0,a1,a2…an k p-1)数据；时序控制电路305提供读/写记忆胞矩阵301的控制信号；字元线译码器302耦接至地址锁存器304及时序控制电路305，用以根据时序控制电路305的控制信号将n条地址线数据译码以寻址一条特定的字元线3021；位元线译码器303耦接至地址锁存器304及时序控制电路305，用以根据时序控制电路305的控制信号将k条地址线数据译码并配合p条地址线数据的选择以寻址2^p×m条位元线3031，且配合字元线译码器302所寻址的字元线3021，即可寻址出欲读/写的记忆胞3011。

前述输入选择器311耦接至时序控制电路305，以根据时序控制电路305的控制信号来进行切换选择，2^p个m位元数据锁存单元307耦接至输入选择器311及分别耦接至2^p个m位元输入驱动单元306，以根据输入选择器311的选择来致能其中一个m位元数据锁存单元307以锁存住m位元输入数据din；2^p个m位元输入驱动单元306耦接至时序控制电路305及位元线译码器303，依此，时序控制电路305可以一控制线(e1)耦接并致能所有2^p个m位元输入驱动单元306，并根据时序控制电路305的控制信号，将锁存于2^p个m位元数据锁存单元307的2^p个m位元输入数据din经由位元线译码器303写入寻址的记忆胞3011。

前述输出选择器312耦接至时序控制电路305，以根据时序控制电路305的控制信号来进行切换选择，2^p个m位元感应放大暨数据锁存单元308耦接至时序控制电路305及位元线译码器303，依此，时序控制电路305可以一控制线(e2)耦接并致能所有2^p个m位元感应放大暨数据锁存单元308，据以根据时序控制电路305的控制信号，将被寻址的2^p×m个记忆胞3011经由该位元线译码器303读出并锁存住2^p个m位元输出数据；2^p个m位元输出驱动单元309耦接至输出选择器312及分别耦接至2^p个m位元感应放大暨数据锁存单元308，以根据输出选择器312的选择来致能其中一个m位元输出驱动单元309以输出锁存于对应的m位元感应放大暨数据锁存单元308中的m位元输出数据dout。

于图3中显示该输入选择器311及该输出选择器312是独立的电路组件，但在实际的制作上，输入选择器311或输出选择器312可整合于该时序控制电路305中，或输入选择器311及输出选择器312两者皆是整合于该时序控制电路305中，本发明不以此为限。

以前述本发明的静态随机存取内存系统，一并参照图4的读写周期时序图。在一写入周期1(w1)时，地址线数据(addr)由地址锁存器304锁存住，时序控制电路305根据地址线数据以控制线(es3)控制输入选择器311切换选择(e3-1)以致能一个m位元数据锁存单元307-1，以使得m位元输入数据din被锁存至该m位元数据锁存单元307-1。接着，在下一写入周期2(w2)时，地址线数据(addr)由地址锁存器304锁存住，时序控制电路305根据地址线数据以控制线(es3)控制输入选择器311切换选择(e3-2)以致能一个m位的数据锁存单元307-2，以使得m位元输入数据din被锁存至该m位元数据锁存单元307-2。而写入周期3至写入周期2^p-1和上述写入周期1、2亦是相似，故在此不再赘述。

在写入周期2^p(w2^p)时，地址线数据(addr)由地址锁存器304锁存住，并由字元线译码器302及位元线译码器303进行译码以寻址欲写入的记忆胞3011，其中，被寻址到的字元线30211被开启，使得所有在此字元线30211上的2^k×2^p×m个记忆胞3011皆被放电，时序控制电路305根据地址线数据以控制线(es3)控制输入选择器311切换选择(e3-2^p)以致能一个m位元数据锁存单元307-2^p，使得m位元输入数据din被锁存至该m位元数据锁存单元307-2^p。此时，时序控制电路305以控制线(e1)致能2^p个m位元输入驱动单元306，使得2^p个m位元输入驱动单元306分别将锁存于2^p个m位元数据锁存单元307中的2^p个m位元输入数据din经由位元线译码器303写至被寻址的字元线30211上的2^p×m个记忆胞3011，而完成写入的操作。

由上述的写入操作可知，本发明在2^p个写入周期中，是先分别将p笔数据予以暂存，而只有在最后的写入周期2^p时，才一次将所暂存的大笔数据(2^p个m位元的输入数据din)写入至被寻址的2^p×m个记忆胞3011，因此，虽开启的字元线3021上的2^{(k p)}×m个记忆胞3011皆被放电，但其中写入了2^p×m个记忆胞3011的数据，减少了前面2^p-1次开启字元线3021的放电，故能有效避免电能的浪费。

而在一读取周期1(r1)时，地址线数据(addr)由地址锁存器304锁存住，并由字元线译码器302及位元线译码器303进行译码以寻址欲读取的2^p×m个记忆胞3011，其中，被寻址到字元线30211被开启，使得所有在此字元线30211上的2^{(k p)}×m个记忆胞3011皆被放电；时序控制电路305以控制线(e2)致能2^p个m位元感应放大暨数据锁存单元308，以将被寻址到的字元线30211上的2^p×m个记忆胞3011的数据一次读出并锁存于2^p个m位元感应放大暨数据锁存单元308；时序控制电路305根据地址线数据以控制线(es4)控制输出选择器312切换选择(e4-1)以致能一个m位元输出驱动单元309-1，来输出锁存于对应的m位元感应放大暨数据锁存单元308中的m位元输出数据dout。

接着，在下一读取周期2(r2)时，时序控制电路305根据地址线数据以控制线(es4)控制输出选择器312切换选择(e4-2)以致能一个m位元输出驱动单元309-2，来输出锁存于对应的m位元感应放大暨数据锁存单元308中的m位元输出数据dout，读取周期3至读取周期2^p-1亦是和上述读取周期2相似，故在此不再赘述，直至读取周期2^p时，时序控制电路305根据地址线数据以控制线(es4)控制输出选择器312切换选择(e4-2^p)以致能一个m位元输出驱动单元309-2^p，来输出锁存于对应的m位元感应放大暨数据锁存单元308中的m位元输出数据dout，而完成读取的操作。

由上述的读取操作可知，本发明在2^p个读取周期中，是在第一次读取周期中就一次读出所欲读取的大笔数据(2^p个m位元的输出数据dout)，并先将其暂存至2^p个m位元感应放大暨数据锁存单元308，以在2^p个读取周期中分别依序输出m位元的输出数据dout。因此，在第一次读取周期中，虽开启的字元线3021上的2^{(k p)}×m个记忆胞3011皆被放电，但其中读取了2^p×m个记忆胞3011的数据，减少了后面2^p-1次读取周期开启字元线3021的放电，故能有效避免电能的浪费。

图5为本发明的静态随机存取内存系统的另一实施例的架构图，其与前一实施例的差异在于：时序控制电路305是以2^p条控制线(e1-1,e1-2,…e1-2^p)分别耦接2^p个m位元输入驱动单元306，及时序控制电路305是以2^p条控制线(e2-1,e2-2,…e2-2^p)分别耦接2^p个m位元感应放大暨数据锁存单元308。以此架构，在写入周期时，时序控制电路305可以2^p条控制线(e1-1,e1-2,…e1-2^p)同时致能2^p个m位元输入驱动单元306，而进行与前一实施例相同的写入操作；在读取周期时，时序控制电路305亦可以2^p条控制线(e2-1,e2-2,…e2-2^p)同时致能2^p个m位元感应放大暨数据锁存单元308，而进行与前一实施例相同的读取操作。除此之外，以此架构，在写入周期时，时序控制电路305可仅以一条控制线(例如e1-1)致能一个m位元输入驱动单元306，而进行与现有静态随机存取内存系统相同的写入操作；在读取周期时，时序控制电路305亦可仅以一条控制线(例如e2-1)致能一个m位元感应放大暨数据锁存单元308，而进行与现有静态随机存取内存系统相同的读取操作，因此达成可切换于省电模式及传统模式的功效。

上述实施例仅为了方便说明而举例而已，本发明所主张的权利范围应以权利要求所述为准，而非仅限于上述实施例。