读操作电路、半导体存储器和读操作方法与流程

1.本申请涉及半导体存储器技术领域，尤其涉及一种读操作电路、半导体存储器和读操作方法。


背景技术：

2.本部分旨在为权利要求书中陈述的本申请的实施例提供背景或上下文。此处的描述不因为包括在本部分中就承认是现有技术。
3.半导体存储器包括静态随机存取存储器(static random-access memory，简称sram)、动态随机存取存储器(dynamic random access memory，简称dram)、同步动态随机存取内存(synchronous dynamic random access memory，简称sdram)、只读存储器(read-only memory，简称rom)、闪存等。
4.在固态技术协会(joint electron device engineering council，jedec)的dram协议中，对dram的速度、省电都有具体要求。如何使dram更省电的同时，亦能保证信号的完整性以及数据传输和存储的可靠性，是行业内亟待解决的问题。


技术实现要素：

5.本申请实施例提供一种读操作电路、半导体存储器和读操作方法，以解决或缓解现有技术中的一项或更多项技术问题。
6.第一方面，本申请实施例提供一种读操作电路，应用于半导体存储器，半导体存储器包括dq端口、dbi端口和存储块，读操作电路包括：
7.dbi编码模块，连接于存储块，用于从存储块中读出读取数据，并根据读取数据中为低的数据的位数，确定是否翻转读取数据，以输出供全局总线传输的全局总线数据和供dbi信号线传输的dbi数据，dbi端口用于接收dbi数据；
8.并串转换电路，通过全局总线连接于dq端口和dbi编码模块之间，用于对全局总线数据进行并串转换，以生成dq端口的输出数据；
9.数据缓冲模块，通过全局总线连接于存储块；
10.预充电模块，连接于预充电信号线，用于将全局总线的初始态设置为高。
11.在一种实施方式中，dbi编码模块用于在读取数据中为低的数据的位数大于预设值的情况下，将读取数据的翻转数据作为全局总线数据输出，并将dbi数据置为高；以及在读取数据中为低的数据的位数小于等于预设值的情况下，将原始的读取数据作为全局总线数据输出，并将dbi数据置为低。
12.在一种实施方式中，读取数据和全局总线数据均被划分为m组，dbi数据为m位，m位dbi数据与m组读取数据一一对应，并且m位dbi数据与m组全局总线数据一一对应，并串转换电路还连接于dbi编码模块和dbi端口之间，用于将m位dbi数据并串转换后输出至dbi端口，其中，m为大于1的整数。
13.在一种实施方式中，每组读取数据为n位，其中，n为大于1的整数，dbi编码模块用
于在输入的一组读取数据中为低的数据的位数大于n/2的情况下，将输入的一组读取数据的翻转数据作为对应的一组全局总线数据输出，并将输入的一组读取数据对应的一位dbi数据置为高；以及在输入的一组读取数据中为低的数据的位数小于等于n/2的情况下，将输入的一组读取数据作为对应的一组全局总线数据输出，并将输入的一组读取数据对应的一位dbi数据置为低。
14.在一种实施方式中，dbi编码模块包括：
15.dbi编码单元，dbi编码单元的输入端连接于存储块，dbi编码单元的输出端与dbi信号线连接，dbi编码单元用于在读取数据中为低的数据的位数大于预设值的情况下，将dbi数据置为高；以及在读取数据中为低的数据的位数小于等于预设值的情况下，将dbi数据置为低；
16.数据选择器，数据选择器的输入端连接于dbi编码单元，用于通过dbi编码单元接收读取数据，数据选择器的输入端还通过dbi信号线接收dbi数据，数据选择器的输出端通过全局总线连接于并串转换电路，数据选择器用于在dbi数据为高的情况下，将读取数据的翻转数据作为全局总线数据输出；以及在dbi数据为高的情况下，将原始的读取数据作为全局总线数据输出。
17.在一种实施方式中，数据选择器包括多个数据选择单元，数据选择单元包括：
18.第一反相器，第一反相器的输入端通过dbi信号线接收dbi数据；
19.第二反相器，第二反相器的输入端连接于dbi编码单元，用于从dbi编码单元接收读取数据；
20.第一传输门，第一传输门的输入端连接于第二反相器的输出端，第一传输门的输出端与全局总线连接，用于输出全局总线数据，第一传输门的反控制端连接于第一反相器的输出端，第一传输门的正控制端通过dbi信号线接收dbi数据；
21.第二传输门，第二传输门的输入端连接于dbi编码单元，用于从dbi编码单元接收读取数据，第二传输门的输出端与全局总线连接，用于输出全局总线数据，第二传输门的反控制端通过dbi信号线接收dbi数据，第二传输门的正控制端连接于第一反相器的输出端。
22.在一种实施方式中，数据选择器包括多个数据选择单元，数据选择单元包括：
23.第三反相器，第三反相器的输入端通过dbi信号线接收dbi数据；
24.第四反相器，第四反相器的输入端连接于dbi编码单元，用于从dbi编码单元接收读取数据；
25.第一逻辑与门，第一逻辑与门的第一输入端连接于dbi编码单元，用于从dbi编码单元接收读取数据，第一逻辑与门的第二输入端连接于第三反相器的输出端；
26.第二逻辑与门，第二逻辑与门的第一输入端通过dbi信号线接收dbi数据，第二逻辑与门的第二输入端连接于第四反相器的输出端；
27.逻辑或门，逻辑或门的两个输入端分别连接于第一逻辑与门的输出端和第二逻辑与门的输出端，逻辑或门的输出端与全局总线连接，用于输出全局总线数据。
28.在一种实施方式中，数据缓冲模块包括多个nmos晶体管，nmos晶体管的栅极连接于存储块，nmos晶体管的漏极连接于全局总线；以及预充电模块包括多个pmos晶体管和多个保持电路，pmos晶体管的栅极连接于预充电信号线，pmos晶体管的漏极连接于全局总线，保持电路的输入和输出端连接于全局总线。
29.第二方面，本申请实施例提供一种半导体存储器，包括dq端口、dbi端口、存储块以及以上任一项的读操作电路
30.第三方面，本申请实施例提供一种读操作方法，应用于半导体存储器，半导体存储器包括dq端口、dbi端口和存储块，读操作方法包括：
31.将全局总线的初始态设置为高；
32.从存储块中读出读取数据；
33.根据读取数据中为低的数据的位数，确定是否翻转读取数据，以输出供全局总线传输的全局总线数据和供dbi信号线传输的dbi数据；
34.对全局总线数据进行并串转换，以生成dq端口的输出数据。
35.在一种实施方式中，根据读取数据中为低的数据的位数，确定是否翻转读取数据，以输出供全局总线传输的全局总线数据和供dbi信号线传输的dbi数据，包括：
36.在读取数据中为低的数据的位数大于预设值的情况下，将读取数据的翻转数据作为全局总线数据输出，并将dbi数据置为高；
37.在读取数据中为低的数据的位数小于等于预设值的情况下，将原始的读取数据作为全局总线数据输出，并将dbi数据置为低。
38.在一种实施方式中，根据读取数据中为低的数据的位数，确定是否翻转读取数据，以输出供全局总线传输的全局总线数据和供dbi信号线传输的dbi数据，包括：
39.将读取数据划分为m组，其中，每组读取数据为n位，m和n均为大于1的整数；
40.在输入的一组读取数据中为低的数据的位数大于n/2的情况下，将输入的一组读取数据的翻转数据作为对应的一组全局总线数据输出，并将输入的一组读取数据对应的一位dbi数据置为高；
41.在输入的一组读取数据中为低的数据的位数小于等于n/2的情况下，将输入的一组读取数据作为对应的一组全局总线数据输出，并将输入的一组读取数据对应的一位dbi数据置为低。
42.本申请实施例采用上述技术方案，可以实现在precharge上拉架构的全局总线上传输为“1”的数据较多，从而可以减少内部全局总线翻转次数，大幅压缩电流，降低功耗。
43.上述概述仅仅是为了说明书的目的，并不意图以任何方式进行限制。除上述描述的示意性的方面、实施方式和特征之外，通过参考附图和以下的详细描述，本申请进一步的方面、实施方式和特征将会是容易明白的。
附图说明
44.在附图中，除非另外规定，否则贯穿多个附图相同的附图标记表示相同或相似的部件或元素。这些附图不一定是按照比例绘制的。应该理解，这些附图仅描绘了根据本申请公开的一些实施方式，而不应将其视为是对本申请范围的限制。
45.图1示意性地示出了本实施例一种实施方式的半导体存储器部分结构的框图；
46.图2示意性地示出了本实施例另一种实施方式的半导体存储器部分结构的框图；
47.图3示意性地示出了本实施例一种实施方式的数据缓冲模块的电路图(对应于一个存储块)；
48.图4示意性地示出了本实施例一种实施方式的数据缓冲模块的电路图(对应于多
个存储块)；
49.图5示意性地示出了dbi功能的原理图；
50.图6示意性地示出了本实施例一种实施方式的dbi编码模块的框图；
51.图7-1示意性地示出了本实施例一种实施方式的数据选择单元的框图；
52.图7-2示意性地示出了本实施例另一种实施方式的数据选择单元的框图；
53.图8示意性地示出了本实施例一种实施方式的读操作方法的流程图。
54.附图标记说明：
55.10：控制器；
56.20：半导体存储器；
57.21：并串转换电路；
58.22：数据缓冲模块；
59.23：dbi编码模块；
60.24：dq端口；
61.25：dbi端口；
62.26：存储块；
63.27：预充电模块；
64.221：pmos管；
65.222：nmos管；
66.223：保持电路；
67.231：dbi编码单元；
68.232：数据选择器；
69.232
′
：数据选择单元；
70.232a：第一反相器；
71.232b：第二反相器；
72.232c：第一传输门；
73.232d：第二传输门；
74.232e：第三反相器；
75.232f：第四反相器；
76.232g：第一逻辑与门；
77.232f：第二逻辑与门；
78.232k：逻辑或门。
具体实施方式
79.现在将参考附图更全面地描述示例实施例。然而，示例实施例能够以多种形式实施，且不应被理解为限于在此阐述的实施例；相反，提供这些实施例使得本申请将全面和完整，并将示例实施例的构思全面地传达给本领域的技术人员。在图中相同的附图标记表示相同或类似的部分，因而将省略对它们的重复描述。
80.图1示意性地示出了本实施例一种实施方式的半导体存储器部分结构的框图。如图1所示，半导体存储器20包括dq端口24、数据线翻转(data bus inversion，dbi)端口25、
存储块(bank)26以及读操作电路。其中，读操作电路包括全局总线(global bus)、dbi信号线、并串转换电路21、数据缓冲模块(data buffer)22和dbi编码模块(encoder)23。在一种实施方式中，半导体存储器20为dram，如第四代双倍速率同步动态随机存储器(d
′
uble data rate sdram 4，简称ddr4)。
81.在一个示例中，如图1所示，一次激活(active)命令打开唯一指定的存储块26，读操作也只能针对一个存储块26进行。也就是说，当八个存储块26(即bank<7:0>)中有一个bank工作的时候，其他bank不工作。通过读操作电路，存储块26中的读取数据d<127:0>通过dq端口24输出8位输出数据dq<7:0>。需要说明的是，存储块26的数量、每个存储块26的数据位数以及dq端口24的数据位数和数量，本实施例不作限定。例如：dq端口24也可以为一个，用作输出16位输出数据；dq端口24也可以为两个，即每个dq端口24用作输出8位输出数据。
82.例如，如图2所示，输出数据dq<7:0>通过上述的一个读操作电路对一组存储块bank<7:0>执行读操作而得到；输出数据dq<15:8>通过上述的另一个读操作电路对另一组存储块bank<15:8>执行读操作而得到。相应地，与dq<15:8>对应的八个存储块26(即bank<15:8>)中，当有一个bank工作的时候，其他bank不工作。
83.半导体存储器20为阵列式结构，各单元结构可以相同，但因输入的数据不同，各单元输出的数据可能不同。下面以其中一个存储块为例，介绍本实施例的读操作电路。
84.dbi编码模块23连接于存储块26，用于从存储块26中读出读取数据，如d<127:0>，并根据读取数据中为低的数据的位数，确定是否翻转读取数据，以输出供全局总线传输的全局总线数据和供dbi信号线传输的dbi数据。其中，数据为高可以是数据等于“1”，数据为“低”可以是数据等于“0”。数据的翻转可以理解为从“0”变为“1”，或者，从“1”变为“0”。数据线或信号线的翻转可以理解为高电平变为低电平，或低电平变为高电平。
85.在一种实施方式中，dbi编码模块23用于在读取数据中为低的数据的位数大于预设值的情况下，将读取数据的翻转数据作为全局总线数据输出，并将dbi数据置为高；以及在读取数据中为低的数据的位数小于等于预设值的情况下，将原始的读取数据作为全局总线数据输出，并将dbi数据置为低。
86.在一个示例中，多位读取数据没有被分组，即dbi数据可以为一位，dbi编码模块23输出的dbi数据可以不经过并串转换电路21，而直接输出至dbi端口25中。在一个示例中，多位读取数据可以被分组。例如：在一种实施方式中，读取数据和全局总线数据均被划分为m组，dbi数据为m位，m位dbi数据与m组读取数据一一对应，并且m位dbi数据与m组全局总线数据一一对应，并串转换电路21还连接于dbi编码模块23和dbi端口25之间，用于将m位dbi数据并串转换后输出至dbi端口，其中，m为大于1的整数。需要说明的是，并串转换电路21可以包括两个并串转换模块，分别用于对全局总线数据和dbi数据进行并串转换，本实施例不作限定。
87.进一步地，每组读取数据可以为n位，其中，n为大于1的整数，dbi编码模块23用于在输入的一组读取数据中为低的数据的位数大于n/2的情况下，将输入的一组读取数据的翻转数据作为对应的一组全局总线数据输出，并将输入的一组读取数据对应的一位dbi数据置为高；以及在输入的一组读取数据中为低的数据的位数小于等于n/2的情况下，将输入的一组读取数据作为对应的一组全局总线数据输出，并将输入的一组读取数据对应的一位dbi数据置为低。
oxide semiconductor)晶体管222，预充电模块27包括多个pmos(positive channel metal oxide semiconductor)晶体管221、和多个保持(hold)电路223。其中，pmos晶体管221的栅极连接于预充电信号线，pmos晶体管221的漏极连接于全局总线；nmos晶体管222的栅极连接于存储块26，nmos晶体管222的漏极连接于全局总线(global bus)；保持电路223的输入和输出端连接于全局总线，从而形成正反馈电路。
96.precharge的作用是将每根全局总线的初始态设置为高，具体过程为precharge产生一个上拉脉冲(pulse，大约2ns左右)，将相应的某根全局总线上拉片刻，保持电路223形成正反馈并将这根全局总线锁在高电平，但是该保持电路223的上拉和下拉电流的能力比较弱；当某根全局总线需要变为低电平的时候，将代表这根全局总线对应的数据线(即对应的nmos晶体管222的栅极上连接的数据线)拉高一下(也是一个pulse，大约2ns左右)，这样相应的nmos晶体管222就会将这根全局总线下拉片刻(下拉能力大于保持电路223的上拉能力)，然后会通过正反馈将这根全局总线锁到低电平，完成数据线的翻转动作。由于全局总线数据d
′
<127:0>中，为“1”的数据较多，因此需要的翻转动作就会较少。因此，半导体存储器的idd4r(读出电流)将会被降低，从而可以降低半导体存储器的功耗。
97.下面结合图5介绍dbi端口25的作用。从半导体存储器20输出的数据包括dbi端口25的dbi数据和dq端口24的输出数据。当dbi端口25的dbi数据等于1时，输出数据如dq<7:0>需要进行翻转后输出给控制器10；当dbi端口25的dbi数据等于0时，原始的输出数据可以直接发送给控制器10。半导体存储器20的片上终结电阻(on-die termination，odt)可以将dq端口24的电流吸收掉，防止信号在半导体存储器20的内部电路上形成反射。在半导体存储器20的工作过程中调节odt的大小使之与控制器10匹配。在一个示例中，odt结构为上拉结构，当dq端口24的数据为“0”时，通过odt的漏电流较大，这会增加功耗。在本实施例中，由于dq端口24的输出数据中，为“1”的数据较多，因此可以进一步降低半导体存储器的功耗。
98.而相关技术中，dbi功能被使能(enable)的情况下，当半导体存储器在执行读操作时，对数据的翻转和编码的模块设置在数据快要出半导体存储器的位置，即位于并串转换的模块之后。因此，在相关技术中，半导体存储器内部全局总线传输的数据“0”较多，会造成idd4r过大，功耗较高。
99.根据本实施例的半导体存储器20，在从半导体存储器20读出数据的过程中，当全局总线数据为256位时，如果需要256位全局总线数据翻转，将变成只有32位dbi数据在翻转，idd4r电流将会大幅压缩。
100.在一种实施方式中，如图6所示，dbi编码模块包括dbi编码单元231和数据选择器232。
101.dbi编码单元231的输入端通过局部总线(local bus)连接于存储块26，dbi编码单元231的输出端与dbi信号线连接，并与数据选择器232的输入端连接。dbi编码单元231用于在读取数据中为低的数据的位数大于预设值的情况下，将dbi数据置为高；以及在读取数据中为低的数据的位数小于等于预设值的情况下，将dbi数据置为低。
102.在一个示例中，dbi编码单元231可以包括多个dbi编码子单元，每个dbi编码子单元用于处理一组读取数据，进而输出一位dbi数据。例如：数据选择单元dbi编码子单元可以有16个，分别对应于16组读取数据，进而输出16位dbi数据，其中，每组读取数据可以有8位。
103.数据选择器232的输入端连接于dbi编码单元231，用于通过dbi编码单元231接收
读取数据，数据选择器232的输入端还通过dbi信号线接收dbi数据，数据选择器232的输出端通过全局总线连接于并串转换电路21。数据选择器232用于在dbi数据为高的情况下，将读取数据的翻转数据作为全局总线数据输出；以及在dbi数据为高的情况下，将原始的读取数据作为全局总线数据输出。
104.在一种实施方式中，数据选择器232包括多个数据选择单元232
′
，每个数据选择单元232
′
用于处理一位dbi数据和一组读取数据。例如：数据选择单元232
′
可以有16个，分别对应于16组读取数据和一位dbi数据，每组读取数据有8位。
105.图7-1和图7-2示出了数据选择单元232
′
两种不同的实现方式。
106.如图7-1所示，数据选择器232包括第一反相器232a、第二反相器232b、第一传输门232c和第二传输门232d。第一反相器232a的输入端通过dbi信号线接收dbi数据；第二反相器232b的输入端连接于dbi编码单元231，用于从dbi编码单元231接收读取数据；第一传输门232c的输入端连接于第二反相器232b的输出端，第一传输门232c的输出端与全局总线连接，用于输出全局总线数据，第一传输门232c的反控制端(图7-1中的上方控制端)连接于第一反相器232a的输出端，第一传输门232c的正控制端(图7-1中的下方控制端)通过dbi信号线接收dbi数据；第二传输门232d的输入端连接于dbi编码单元231，用于从dbi编码单元231接收读取数据，第二传输门232d的输出端与全局总线连接，用于输出全局总线数据，第二传输门232d的反控制端通过dbi信号线接收dbi数据，第二传输门232d的正控制端连接于第一反相器232a的输出端。
107.以dbi<0>和读取数据d<7:0>为例，如图7-1所示，当dbi＝1时，全局总线数据d
′
<7:0>为读取数据d<7:0>的翻转数据；当dbi＝0时，全局总线数据d
′
<7:0>即为读取数据d<7:0>。
108.需要说明的是，一组第二反相器232b、第一传输门232c和第二传输门232d用于处理一位读取数据，输出一位对应的全局总线数据。也就说说，对应于8位的读取数据d<7:0>，第二反相器232a、第一传输门232c和第二传输门232d也应当有8组，进而输出8位的全局总线数据d<7:0>。
109.如图7-2所示，数据选择器232包括第三反相器232e、第四反相器232f、第一逻辑与门232g、第二逻辑与门232h和逻辑或门232k。第三反相器232e的输入端通过dbi信号线接收dbi数据；第四反相器232f的输入端连接于dbi编码单元231，用于从dbi编码单元231接收读取数据；，第一逻辑与门232g的第一输入端连接于dbi编码单元231，用于从dbi编码单元231接收读取数据，第一逻辑与门232g的第二输入端连接于第三反相器232e的输出端；第二逻辑与门232h的第一输入端通过dbi信号线接收dbi数据，第二逻辑与门232h的第二输入端连接于第四反相器232f的输出端；，逻辑或门232k的两个输入端分别连接于第一逻辑与门232g的输出端和第二逻辑与门232h的输出端，逻辑或门232k的输出端与全局总线连接，用于输出全局总线数据。
110.以dbi<0>和读取数据d<7:0>为例，如图7-2所示，当dbi＝1时，全局总线数据d
′
<7:0>为读取数据d<7:0>的翻转数据；当dbi＝0时，全局总线数据d
′
<7:0>即为读取数据d<7:0>。
111.需要说明的是，一组第四反相器232f、第一逻辑与门232g、第二逻辑与门232h和逻辑或门232k用于处理一位读取数据，输出一位对应的全局总线数据。也就说说，对应于8位
的读取数据d<7:0>，第三反相器232e、第四反相器232f、第一逻辑与门232g、第二逻辑与门232h和逻辑或门232k也应当有8组，进而输出8位的全局总线数据d<7:0>。
112.本实施例的半导体存储器20在实际应用中还包括灵敏放大器、预充电电路等其他结构，因其均为现有技术本实施例在此不复赘述。
113.图8示出示意性地示出了本实施例一种实施方式的读操作方法的流程图。该读操作方法可以应用上述的半导体存储器20中。如图8所示，该读操作方法可以包括：
114.步骤s801、将全局总线的初始态设置为高；
115.步骤s802、从存储块中读出读取数据；
116.步骤s803、根据读取数据中为低的数据的位数，确定是否翻转读取数据，以输出供全局总线传输的全局总线数据和供dbi信号线传输的dbi数据；
117.步骤s804、对全局总线数据进行并串转换，以生成dq端口的输出数据。
118.在一种实施方式中，在步骤s803中可以包括：在读取数据中为低的数据的位数大于预设值的情况下，将读取数据的翻转数据作为全局总线数据输出，并将dbi数据置为高；在读取数据中为低的数据的位数小于等于预设值的情况下，将原始的读取数据作为全局总线数据输出，并将dbi数据置为低。
119.在一种实施方式中，在步骤s803中可以包括：将读取数据划分为m组，其中，每组读取数据为n位，m和n均为大于1的整数；在输入的一组读取数据中为高的数据的位数大于n/2的情况下，将输入的一组读取数据的翻转数据作为对应的一组全局总线数据输出，并将输入的一组读取数据对应的一位dbi数据置为高；在输入的一组读取数据中为高的数据的位数小于等于n/2的情况下，将输入的一组读取数据作为对应的一组全局总线数据输出，并将输入的一组读取数据对应的一位dbi数据置为低。
120.本申请实施例提供的读操作电路，应用于全局总线传输结构为precharge上拉的半导体存储器，通过将dbi编码模块设置在并串转换电路与存储块之间，可以实现全局总线上传输为“1”的数据较多，从而减少内部全局总线翻转次数，可以大幅压缩电流，降低功耗。
121.在本说明书的描述中，参考术语“一个实施例”、“一些实施例”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本申请的至少一个实施例或示例中。而且，描述的具体特征、结构、材料或者特点可以在任一个或多个实施例或示例中以合适的方式结合。此外，在不相互矛盾的情况下，本领域的技术人员可以将本说明书中描述的不同实施例或示例以及不同实施例或示例的特征进行结合和组合。
122.此外，所描述的特征、结构或特性可以以任何合适的方式结合在一个或更多实施例中。然而，本领域技术人员将意识到，可以实践本申请的技术方案而没有所述特定细节中的一个或更多，或者可以采用其它的方法、组元、材料、装置、步骤等。在其它情况下，不详细示出或描述公知结构、方法、装置、实现、材料或者操作以避免模糊本申请的各方面。
123.术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本申请的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。
124.需要说明的是，尽管在附图中以特定顺序描述了本申请中方法的各个步骤，但是，
这并非要求或者暗示必须按照该特定顺序来执行这些步骤，或是必须执行全部所示的步骤才能实现期望的结果。附加的或备选的，可以省略某些步骤，将多个步骤合并为一个步骤执行，以及/或者将一个步骤分解为多个步骤执行等。上述附图仅是根据本申请示例性实施例的方法所包括的处理的示意性说明，而不是限制目的。易于理解，上述附图所示的处理并不表明或限制这些处理的时间顺序。另外，也易于理解，这些处理可以是例如在多个模块中同步或异步执行的。
125.此外，虽然已经参考若干具体实施方式描述了本申请的精神和原理，但是应该理解，本申请并不限于所公开的具体实施方式，对各方面的划分也不意味着这些方面中的特征不能组合以进行受益，这种划分仅是为了表述的方便。本申请旨在涵盖所附权利要求的精神和范围内所包括的各种修改和等同布置。
126.以上所述，仅为本申请的具体实施方式，但本申请的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本申请揭露的技术范围内，可轻易想到其各种变化或替换，这些都应涵盖在本申请的保护范围之内。因此，本申请的保护范围应以所述权利要求的保护范围为准。