双轨SRAM电路及SRAM存储器的制作方法

本申请属于存储器领域，尤其涉及一种双轨sram电路及sram存储器。

背景技术：

传统额定电压的工艺制程之下，一般静态随机存取存储器(staticrandom-accessmemory，sram)电路都会提供高密度(highdensity，hd)以及高电流高功耗(highcurrent/highpower，hc/hp)两种选择给客户做设计使用.其中hd一般应用于对于sram电路速度不追求,但是sram密度高的产品,而hc/hp通常用于需要高速sram读写,同时愿意牺牲芯片面积的应用。

一个完整的sram电路包括sram存储单元和sram外围电路。

sram电路又根据不同的电源配置方式可以分为单轨sram电路和双轨sram电路，有两个电源模块和两条不同的电源线造成双轨sram电路的面积会比单轨sram电路大，如图1和图2所示，单轨sram电路由于电源模块和电源线都只有一个,所以面积会比双轨sram电路小。双轨sram电路虽然面积大但是应用上却有特别的好处，当一般系统芯片(system-on-a-chip，soc)要进入睡眠模式的时候,为了能够快速回复同时兼顾省电的考虑,会特别去采用双轨sram电路，这样就可以在睡眠模式的时候将sram外围电路的第一电源模块关掉以达到省电的目的,但是维持sram存储单元的第二电源模块输出数据维持电压，如此就可以保留sram存储单元里面暂存的信息，当系统回复的时候,不需要重新载入数据,因此保有快速回复的能力。

而sram外围电路的工作电压则是受限于数字电路的最低工作电压,该最低工作电压是由晶圆厂根据不同工艺节点所设定的,例如，55至40nm制程下为0.9v，28nm制程下为0.7v，故导致降低功耗难的问题。

技术实现要素：

本申请的目的在于提供一种双轨sram电路及sram存储器，旨在解决传统的双轨sram电路降低功耗难的问题。

本申请实施例的提供了一种双轨sram电路，包括：

控制电路，配置为输出第一控制信号；

第一电压转换电路，与所述控制电路连接，配置为当接收输入电压时，根据所述第一控制信号将所述输入电压转换为第一供电电压；

第二电压转换电路，与所述控制电路连接，配置为当接收所述输入电压时，根据所述第一控制信号将所述输入电压转换为标称电压；所述标称电压为所述双轨sram电路的额定电压；

sram外围电路，与所述第一电压转换电路连接，配置为根据所述第一供电电压上电工作；

sram存储阵列，与所述第二电压转换电路和所述sram外围电路连接，配置为根据所述标称电压上电工作；

其中，所述第一供电电压小于等于所述标称电压。

在其中一个实施例中，所述第一供电电压为所述sram外围电路的近阈值电压，所述近阈值电压为所述sram外围电路的晶体管阀值电压。

在其中一个实施例中，所述sram外围电路包括：

数据读取模块，与所述sram存储阵列连接，用于输出读取的数据；

数据写入模块，与所述sram存储阵列连接，用于输入写入的数据；

行译码模块，与所述sram存储阵列连接，用于对行地址信号进行译码以生成行编码信号；

列译码模块，与所述sram存储阵列连接，用于对列地址信号进行译码以生成列编码信号；

逻辑模块，与所述数据读取模块和所述数据写入模块连接，输出逻辑信号控制所述数据读取模块和所述数据写入模块的打开或关闭，实现对数据的写入和读取；

所述sram存储阵列还配置为根据所述行编码信号和所述列编码信号读取数据或写入数据；

其中，所述第一电压转换电路对所述数据读取模块、所述数据写入模块、所述行译码模块、所述列译码模块以及所述逻辑模块进行供电。

在其中一个实施例中，所述sram存储阵列包括多个sram存储单元。

在其中一个实施例中，所述控制电路还配置为输出第二控制信号；

第一电压转换电路还配置为当接收输入电压时，根据所述第二控制信号将所述输入电压转换为所述标称电压；

第二电压转换电路还配置为当接收所述输入电压时，根据所述第二控制信号将所述输入电压转换为所述标称电压；

sram外围电路还配置为根据所述标称电压上电工作；

sram存储阵列还配置为根据所述标称电压上电工作。

在其中一个实施例中，所述控制电路还配置为输出第三控制信号；

第一电压转换电路还配置为当接收输入电压时，根据所述第三控制信号将所述输入电压转换为所述第一供电电压；

第二电压转换电路还配置为当接收所述输入电压时，根据所述第三控制信号将所述输入电压转换为数据保持电压；

sram外围电路还配置为根据所述第一供电电压上电工作；

sram存储阵列还配置为根据所述数据保持电压上电维持数据的保存。

在其中一个实施例中，所述控制电路还配置为输出第四控制信号；

第一电压转换电路还配置为当接收输入电压时，根据所述第四控制信号关断电压的输出；

第二电压转换电路还配置为当接收所述输入电压时，根据所述第三控制信号将所述输入电压转换为数据保持电压；

sram外围电路还配置为根据所述电压的关断停止工作；

sram存储阵列还配置为根据所述数据保持电压维持数据的保存。

在其中一个实施例中，所述控制电路还配置为输出第五控制信号；

第一电压转换电路还配置为当接收输入电压时，根据所述第五控制信号关断电压的输出；

第二电压转换电路还配置为当接收所述输入电压时，根据所述第五控制信号关断电压的输出；

sram外围电路还配置为根据所述电压的关断停止工作；

sram存储阵列还配置为根据所述电压的关断停止工作。

本发明实施例还提供一种sram存储器，其特征在于，包括如上述的双轨sram电路。

本发明实施例与现有技术相比存在的有益效果是：由于sram外围电路根据第一供电电压上电工作；sram存储阵列根据标称电压上电工作；且第一供电电压小于等于标称电压；标称电压为双轨sram电路的额定电压，而额定电压为数字电路工艺允许的最高电压，即sram存储阵列工作在正常工作模式，而sram外围电路工作速度较低，数据的读取和写入速度较慢，但是减小了双轨sram电路的功耗。

附图说明

为了更清楚地说明本发明实施例中的技术发明，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为传统的双轨sram电路的一种结构示意图；

图2为传统的双轨sram电路的另一种结构示意图；

图3为本申请一实施例提供的双轨sram电路的一种结构示意图；

图4为本申请一实施例提供的双轨sram电路中sram外围电路的一种结构示意图；

图5为本申请一实施例提供的双轨sram电路中7管sram存储单元的一种部分示例电路原理图；

图6为本申请一实施例提供的双轨sram电路中8管sram存储单元的一种部分示例电路原理图；

图7为本申请一实施例提供的双轨sram电路中9管sram存储单元的一种部分示例电路原理图；

图8为本申请一实施例提供的双轨sram电路中10管sram存储单元的一种部分示例电路原理图；

图9为本申请一实施例提供的双轨sram电路中12管sram存储单元的一种部分示例电路原理图。

具体实施方式

为了使本申请所要解决的技术问题、技术方案及有益效果更加清楚明白，以下结合附图及实施例，对本申请进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本申请，并不用于限定本申请。

需要说明的是，当元件被称为“固定于”或“设置于”另一个元件，它可以直接在另一个元件上或者间接在该另一个元件上。当一个元件被称为是“连接于”另一个元件，它可以是直接连接到另一个元件或间接连接至该另一个元件上。

需要理解的是，术语“长度”、“宽度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。

此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本申请的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。

图3示出了本申请较佳实施例提供的双轨sram电路的结构示意图，为了便于说明，仅示出了与本实施例相关的部分，详述如下：

上述双轨sram电路包括控制电路11、第一电压转换电路12、第二电压转换电路13、sram外围电路14以及sram存储阵列15。

控制电路11，配置为输出第一控制信号；

第一电压转换电路12，与控制电路11连接，配置为当接收输入电压时，根据第一控制信号将输入电压转换为第一供电电压；

第二电压转换电路13，与控制电路11连接，配置为当接收输入电压时，根据第一控制信号将输入电压转换为标称电压；标称电压为双轨sram电路的额定电压；

sram外围电路14，与第一电压转换电路12连接，配置为根据第一供电电压上电工作；

sram存储阵列15，与第二电压转换电路13和sram外围电路14连接，配置为根据标称电压上电工作；

其中，第一供电电压小于等于标称电压。

具体实施中，第一供电电压可以为sram外围电路14的近阈值电压，近阈值电压为sram外围电路14的晶体管阀值电压。输入电压可以为双轨sram电路的供电电压。

由于sram外围电路14根据第一供电电压上电工作；sram存储阵列15根据标称电压上电工作；且第一供电电压小于等于标称电压；由于标称电压为双轨sram电路的额定电压，而额定电压为数字电路工艺允许的最高电压，即sram存储阵列15工作在正常工作模式，而sram外围电路14工作速度较低，数据的读取和写入速度较慢而功耗较小，双轨sram电路工作在低功耗低速工作模式。

除了以上的第一种情况，双轨sram电路还可以根据其它具体情况工作在不同的其它工作模式，具体如下：

第二种情况下，控制电路11还配置为输出第二控制信号；

第一电压转换电路12还配置为当接收输入电压时，根据第二控制信号将输入电压转换为标称电压；

第二电压转换电路13还配置为当接收输入电压时，根据第二控制信号将输入电压转换为标称电压；

sram外围电路14还配置为根据标称电压上电工作；

sram存储阵列15还配置为根据标称电压上电工作。

在第二种情况下，sram外围电路14和sram存储阵列15均根据标称电压上电工作，由于标称电压为双轨sram电路的额定电压，而额定电压为数字电路工艺允许的最高电压，即双轨sram电路工作在正常工作模式，故sram外围电路14和sram存储阵列15可以高速运行，提高了数据的读取和写入速度。

第三种情况下，控制电路11还配置为输出第三控制信号；

第一电压转换电路12还配置为当接收输入电压时，根据第三控制信号将输入电压转换为第一供电电压；

第二电压转换电路13还配置为当接收输入电压时，根据第三控制信号将输入电压转换为数据保持电压；

sram外围电路14还配置为根据第一供电电压上电工作；

sram存储阵列15还配置为根据数据保持电压上电维持数据的保存。

第三种情况下，sram存储阵列15根据数据保持电压上电维持数据的保存，而sram外围电路14还配置为根据第一供电电压上电工作，故sram存储阵列15维持内部数据不丢失，而sram外围电路14工作在超低电压模式，此时，无法读出或写入数据，但是内部数据不丢失，且仅需将数据保持电压转换为标称电压，即进入第一种情况下的低功耗低速工作模式，故在第三种情况下，双轨sram电路工作在浅度睡眠模式。

第四种情况下，控制电路11还配置为输出第四控制信号；

第一电压转换电路12还配置为当接收输入电压时，根据第四控制信号关断电压的输出；

第二电压转换电路13还配置为当接收输入电压时，根据第三控制信号将输入电压转换为数据保持电压；

sram外围电路14还配置为根据电压的关断停止工作；

sram存储阵列15还配置为根据数据保持电压维持数据的保存。

第四种情况下，sram存储阵列15根据数据保持电压上电维持数据的保存，而sram外围电路14根据电压的关断停止工作，故sram存储阵列15维持内部数据不丢失，而sram外围电路14停止工作，此时，无法读出或写入数据，但是内部数据不丢失，且需将数据保持电压转换为标称电压的同时重启sram外围电路14，才可以进入第一种情况下的低功耗低速工作模式或者第二种情况下的正常工作模式，故在第四种情况下，双轨sram电路工作在深度睡眠模式。

第五种情况下，控制电路11还配置为输出第五控制信号；

第一电压转换电路12还配置为当接收输入电压时，根据第五控制信号关断电压的输出；

第二电压转换电路13还配置为当接收输入电压时，根据第五控制信号关断电压的输出；

sram外围电路14还配置为根据电压的关断停止工作；

sram存储阵列15还配置为根据电压的关断停止工作。

第四种情况下，sram存储阵列15和sram外围电路14根据电压的关断停止工作，故sram存储阵列15内部数据丢失，而sram外围电路14停止工作，无法读出或写入数据，且内部数据丢失，此时，需同时重启sram外围电路14和sram存储阵列15，才可以进入第一种情况下的低耗能低速工作模式或者第二种情况下的正常工作模式，故在第五种情况下，双轨sram电路不工作。

如图4所示，sram外围电路14包括数据读取模块141、数据写入模块142、行译码模块143、列译码模块144和逻辑模块145。

数据读取模块141，与sram存储阵列15连接，用于输出读取的数据；

数据写入模块142，与sram存储阵列15连接，用于输入写入的数据；

行译码模块143，与sram存储阵列15连接，用于对行地址信号进行译码以生成行编码信号；

列译码模块144，与sram存储阵列15连接，用于对列地址信号进行译码以生成列编码信号；

逻辑模块145，与数据读取模块141和数据写入模块142连接，输出逻辑信号控制数据读取模块141和数据写入模块142的打开或关闭，实现对数据的写入和读取；

sram存储阵列15还配置为根据行编码信号和列编码信号读取数据或写入数据；

其中，第一电压转换电路12对数据读取模块141、数据写入模块142、行译码模块143、列译码模块144以及逻辑模块145进行供电。

通过以上sram外围电路14的具体结构，实现了sram存储阵列15的读出和写入，且该结构简单可靠。

sram存储阵列15包括多个sram存储单元。

作为示例而非限定，sram存储单元可以为7管sram存储单元、8管sram存储单元、9管sram存储单元、10管sram存储单元或12管sram存储单元。

7管sram存储单元的一种示意电路图如图5所示。该7管sram存储单元在6tsram存储单元基础上增加了门控管n13，以此门控管n13的导通和关断来控制sram存储单元处于正常操作状态或待机状态。

8管sram存储单元的一种示意电路图如图6所示。该8管sram存储单元采用读写分开的策略，是的不会产生读破坏，而且读的静态噪声容限可以通过写电路扩大，提高了sram存储单元的稳定性。

9管sram存储单元的一种示意电路图如图7所示。通过采用读写分开的策略，避免了读破坏，读与写分别采用一个根字线和一根位线来实现，这种单端口位线的方式节省了布线通道。

10管sram存储单元的一种示意电路图如图8所示。

12管sram存储单元的一种示意电路图如图9所示。

本发明实施例还提供一种sram存储器，包括如上述的双轨sram电路。

本发明实施例通过控制电路输出第一控制信号；第一电压转换电路当接收输入电压时，根据第一控制信号将输入电压转换为第一供电电压；第二电压转换电路当接收输入电压时，根据第一控制信号将输入电压转换为标称电压；标称电压为双轨sram电路的额定电压；sram外围电路根据第一供电电压上电工作；sram存储阵列根据标称电压上电工作；其中，第一供电电压小于等于标称电压；由于sram外围电路根据所述第一供电电压上电工作；sram存储阵列根据所述标称电压上电工作；且所述第一供电电压小于等于所述标称电压；由于标称电压为双轨sram电路的额定电压，而额定电压为数字电路工艺允许的最高电压，即sram存储阵列工作在正常工作模式，而sram外围电路工作速度较低，数据的读取和写入速度较慢，但是减小了双轨sram电路的功耗。

应理解，上述实施例中各步骤的序号的大小并不意味着执行顺序的先后，各过程的执行顺序应以其功能和内在逻辑确定，而不应对本申请实施例的实施过程构成任何限定。

以上所述实施例仅用以说明本申请的技术方案，而非对其限制；尽管参照前述实施例对本申请进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本申请各实施例技术方案的精神和范围，均应包含在本申请的保护范围之内。