存储器数据读取系统的制作方法

1.本发明涉及存储器技术领域，特别涉及一种存储器数据读取系统。


背景技术：

2.闪存是一种长寿命的非易失性(在断电情况下仍能保持所存储的数据信息)的存储器，通常包括多个读取电路，用于读取呈阵列的存储单元中的信息；每个读操作往往需要在一个时间周期内完成，从选定的读取电路的位线上选取读操作发生的存储单元串，然后读取特定存储单元的信息；读取电路通常还包括一锁存电路和一第一电容；位线上依次串接有一第一m0s(metal 0xide semiconductor金属氧化物半导体，简称m0s)管和一第二m0s管，锁存电路与第一电容分别连接至第一m0s管和第二m0s管的串联节点，第一m0s管用于在处于第一高电位的一第一控制电压的控制下对第一电容进行预充电，第二m0s管用于在处于第二高电位的一第二控制电压的控制下为至少一个存储单元串供电；每个读操作在一时间周期内完成，每个时间周期按时间顺序依次包括预充电时间，感应时间，锁存时间以及放电时间；
3.存储器进行读数据的时候需要时序信号对内部灵敏放大器进行控制，读数据的时间主要为预充电时间、感应、锁存。传统的读数据处理如图1所示，外部时钟sclk通过数字控制模块进行分频产生读时序rclk提供给读时序控制模块，外部时钟sclk也提供给地址选择模块进行存储地址的选择，通过存储阵列将存储器内部数据送给灵敏放大器，读时序控制模块来控制灵敏放大器输出选择好的内部数据。数字控制模块分频产生的读时序rclk，会受到外部时钟rclk的影响。同样倍数分频，当外部时钟rclk频率高时数字控制模块分频产生的读时序rclk脉冲宽度短，这使得存储器进行读数据的内部预充电时间较短，读取速度较快；但在外部时钟rclk频率低时，数字控制模块分频产生的读时序rclk脉冲宽度会较长，这使得存储器进行读数据的内部预充电时间会较长，会影响存储器读取速度且导致存储芯片耗电大。


技术实现要素：

4.本发明要解决的技术问题是提供一种存储器数据读取系统，无论在外部时钟快还是慢，均能及时结束储器存储单元每个读操作周期中的预充电，避免了存储器芯片读数据预充电时间过长耗电大且对存储单元有干扰的问题。
5.为解决上述技术问题，本发明提供的存储器数据读取系统，其包括数字控制模块、模拟控制模块、读时序控制模块、灵敏放大器、地址选择模块以及存储阵列；
6.所述地址选择模块，以外部时钟sclk为工作时钟，将所选地址的存储单元中的数据会从存储阵列输出到灵敏放大器；
7.所述数字控制模块，用于将外部时钟sclk进行n倍分频得到一级读时钟rclk1，其脉冲宽度为m个外部时钟周期，n为大于1的整数，m为小于n的正数；
8.所述模拟控制模块，包括电阻电容延时电路、与逻辑电路；
9.所述电阻电容延时电路，用于将一级读时钟rclk1进行迟延得到迟延读信号tclk；
10.所述与逻辑电路，将所述一级读时钟rclk1同所述迟延读信号tclk相与，得到二级读时钟rclk2；
11.所述读时序控制模块，以所述二级读时钟rclk2作为工作时钟，控制灵敏放大器输出所选地址对应存储单元中的数据。
12.较佳的，所述数字控制模块，由其内部分频器利用外部时钟sclk的上升沿进行n倍分频得到一级读时钟rclk1。
13.较佳的，所述一级读时钟rclk1，其脉冲宽度大于存储器存储单元每个读操作周期中的预充电时间。
14.较佳的，所述电阻电容延时电路所产生的迟延时间tdelay大于存储器存储单元每个读操作周期中的预充电时间。
15.较佳的，外部时钟sclk的频率小于设定低频率时，m个外部时钟周期大于所述电阻电容延时电路的迟延时间；
16.外部时钟sclk的频率大于设定高频率时，m个外部时钟周期小于所述电阻电容延时电路的迟延时间。
17.较佳的，设定低频率同设定高频率的比值在1:1.2到1:2之间。
18.较佳的，n为9，m为3.5。
19.较佳的，所述存储器为非易失性存储器。
20.较佳的，所述电阻电容延时电路包括第一pmos管mp1、第一nmos管mn1、第一电阻r1及第一电容c1；
21.所述第一pmos管mp1栅极及第一nmos管mn1栅极同接所述一级读时钟rclk1；
22.所述第一pmos管mp1源极接工作电压vdd；
23.所述第一pmos管mp1漏极作为迟延读信号tclk输出端接所述与逻辑电路的一输入端；
24.所述第一电阻r1接在所述第一pmos管mp1漏极同第一nmos管mn1漏极之间；
25.所述第一电容c1接在所述第一pmos管mp1漏极同地gnd之间；
26.第一nmos管mn1源极接地gnd。
27.本发明的存储器数据读取系统，当外部时钟sclk较慢时，通过将数字控制模块分频得到的一级读时钟rclk1同延时电路输出的迟延读信号tclk相与，得到脉冲宽度减小的二级读时钟rclk2作为读时序控制模块的工作时钟，从而在当外部时钟sclk较慢时也能及时结束储器存储单元每个读操作周期中的预充电，避免了存储器芯片读数据预充电时间过长耗电大且对存储单元有干扰的问题。
附图说明
28.为了更清楚地说明本发明的技术方案，下面对本发明所需要使用的附图作简单的介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
29.图1是传统的存储器数据读取系统示意图；
30.图2是本发明的存储器数据读取系统一实施例示意图；
31.图3是本发明的存储器数据读取系统一实施例模拟控制模块电路图；
32.图4是本发明的存储器数据读取系统一实施例外部时钟较慢时的波形示意图；
33.图5是本发明的存储器数据读取系统一实施例外部时钟较快时的波形示意图。
具体实施方式
34.下面将结合附图，对本发明中的技术方案进行清楚、完整的描述，显然，所描述的实施例是本发明的一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动的前提下所获得的所有其它实施例，都属于本发明保护的范围。
35.实施例一
36.如图2所示，存储器数据读取系统包括数字控制模块、模拟控制模块、读时序控制模块、灵敏放大器、地址选择模块以及存储阵列；
37.所述地址选择模块，以外部时钟sclk为工作时钟，将所选地址的存储单元中的数据会从存储阵列输出到灵敏放大器；
38.所述数字控制模块，用于将外部时钟sclk进行n倍分频得到一级读时钟rclk1，其脉冲宽度为m个外部时钟周期，n为大于1的整数，m为小于n的正数；
39.所述模拟控制模块，包括电阻电容(rc)延时电路、与逻辑电路；
40.所述电阻电容延时电路，用于将一级读时钟rclk1进行迟延得到迟延读信号tclk；
41.所述与逻辑电路，将所述一级读时钟rclk1同所述迟延读信号tclk相与，得到二级读时钟rclk2；
42.所述读时序控制模块，以所述二级读时钟rclk2作为工作时钟，控制灵敏放大器输出所选地址对应存储单元中的数据。
43.较佳的，所述数字控制模块，由其内部分频器利用外部时钟sclk的上升沿进行n倍分频得到一级读时钟rclk1。
44.较佳的，所述一级读时钟rclk1，其脉冲宽度大于存储器存储单元每个读操作周期中的预充电时间(pre
‑
charge)。
45.较佳的，所述电阻电容(rc)延时电路所产生的迟延时间tdelay大于存储器存储单元每个读操作周期中的预充电时间(pre
‑
charge)。
46.较佳的，外部时钟sclk的频率小于设定低频率fl时，m个外部时钟周期大于所述电阻电容(rc)延时电路的迟延时间tdelay；
47.外部时钟sclk的频率大于设定高频率fh时，m个外部时钟周期小于所述电阻电容(rc)延时电路的迟延时间tdelay。
48.较佳的，设定低频率fl同设定高频率fh的比值在1:1.2到1:2之间。
49.较佳的，n为9，m为3.5。
50.较佳的，所述存储器为非易失性存储器。
51.实施例一的存储器数据读取系统，外部时钟慢(外部时钟sclk的频率小于设定低频率fl)时，数字控制模块分频得到的一级读时钟rclk1脉冲宽度大于电阻电容(rc)延时电路的迟延时间tdelay，与逻辑电路将所述一级读时钟rclk1同延时电路输出的迟延读信号tclk相与得到的二级读时钟rclk2的脉冲宽度是电阻电容(rc)延时电路的迟延时间
tdelay，从而在外部时钟慢的情况下使存储器存储单元每个读操作周期中的预充电时间(pre
‑
charge)的预充电时间不会过长，确保存储器的较高读取速度，减少耗电。外部时钟快(外部时钟sclk的频率大于设定高频率fh)时，数字控制模块分频得到的一级读时钟rclk1脉冲宽度小于电阻电容(rc)延时电路的迟延时间tdelay，与逻辑电路将所述一级读时钟rclk1同延时电路输出的迟延读信号tclk相与得到的二级读时钟rclk2的脉冲宽度等同于一级读时钟rclk1脉冲宽度，此时二级读时钟rclk2与数字控制模块分频得到的一级读时钟rclk1相同，达到与传统方案相同的读数据速度快、能耗低的效果。
52.实施例一的存储器数据读取系统，当外部时钟sclk较慢时，通过将数字控制模块分频得到的一级读时钟rclk1同延时电路输出的迟延读信号tclk相与，得到脉冲宽度减小的二级读时钟rclk2作为读时序控制模块的工作时钟，从而在当外部时钟sclk较慢时也能及时结束储器存储单元每个读操作周期中的预充电，避免了存储器芯片读数据预充电时间过长耗电大且对存储单元有干扰的问题。
53.实施例二
54.基于实施例一的存储器数据读取系统，如图3所示，所述电阻电容(rc)延时电路包括第一pmos管mp1、第一nmos管mn1、第一电阻r1及第一电容c1；
55.所述第一pmos管mp1栅极及第一nmos管mn1栅极同接所述一级读时钟rclk1；
56.所述第一pmos管mp1源极接工作电压vdd；
57.所述第一pmos管mp1漏极作为迟延读信号tclk输出端接所述与逻辑电路的一输入端；
58.所述第一电阻r1接在所述第一pmos管mp1漏极同第一nmos管mn1漏极之间；
59.所述第一电容c1接在所述第一pmos管mp1漏极同地gnd之间；
60.第一nmos管mn1源极接地gnd。
61.图4所示是该存储器数据读取系统当外部时钟较慢时的一级读时钟rclk1、迟延读信号tclk及二级读时钟rclk2波形变化。
62.图5所示是该存储器数据读取系统当外部时钟较快时的一级读时钟rclk1、迟延读信号tclk及二级读时钟rclk2波形变化。
63.实施例二的存储器数据读取系统，模拟控制模块中，将数字控制模块分频得到一级读时钟rclk1经上升沿电阻电容延时电路产生一个迟延读信号tclk。
64.以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明保护的范围之内。