半导体器件的制作方法

半导体器件
1.相关申请的交叉引用
2.本申请要求2019年9月6日提交的申请号为10-2019-0111074的韩国专利申请的优先权，其全部内容通过引用合并于此。
技术领域
3.本公开的实施例涉及一种具有写入潜伏时间的半导体器件。


背景技术：

4.诸如动态随机存取存储器(dram)器件的半导体器件可以执行具有写入潜伏时间的写入操作。写入潜伏时间对应于写入命令施加到半导体器件的时刻与数据输入到半导体器件的存储单元的时刻之间的延迟时间。写入潜伏时间可以表示为时钟信号的周期数。例如，写入潜伏时间为“1”是指从写入命令施加到半导体器件的时刻起经过时钟信号的一个周期之后数据输入到半导体器件的存储单元。写入潜伏时间为“3”是指从写入命令施加到半导体器件的时刻起经过时钟信号的三个周期之后数据输入到半导体器件的存储单元。


技术实现要素：

5.根据一个实施例，一种半导体器件包括预移位电路和移位电路。预移位电路被配置为将内部写入信号移位预移位时段以生成预写入信号。所述移位电路被配置为将所述预写入信号移位一移位时段，以生成用于生成列选择信号的移位写入信号。所述列选择信号被激活以选择数据输入或输出所通过的列路径。所述预移位时段设置为与时钟信号的周期的“l”倍相对应的时段，其中“l”是等于或大于2的自然数。
6.根据另一个实施例，一种半导体器件包括内部写入信号生成电路、预移位电路和移位电路。所述内部写入信号生成电路被配置为：基于输入模式信号和奇数模式信号，从第一内部芯片选择信号和第一内部控制信号生成第一内部写入信号，并从第二内部芯片选择信号和第二内部控制信号生成第二内部写入信号。所述预移位电路被配置为将所述第一内部写入信号和所述第二内部写入信号移位预移位时段，以生成第一预写入信号和第二预写入信号。所述移位电路被配置为将所述第一预写入信号和所述第二预写入信号移位一移位时段，以生成用于生成列选择信号的第一移位写入信号和第二移位写入信号。
附图说明
7.图1是图示根据本公开的实施例的半导体器件的配置的框图。
8.图2是图示图1的半导体器件中包括的内部写入信号生成电路的配置的框图。
9.图3是图示图2的内部写入信号生成电路中包括的第一模式写入信号生成电路的电路图。
10.图4是图示图2的内部写入信号生成电路中包括的第二模式写入信号生成电路的电路图。
11.图5是图示图2的内部写入信号生成电路中包括的内部写入信号输出电路的配置的框图。
12.图6是图示图5的内部写入信号输出电路中包括的选择控制信号生成电路的电路图。
13.图7是图示图6所示的选择控制信号生成电路的操作的表。
14.图8是图示图5的内部写入信号输出电路中包括的选择/输出电路的电路图。
15.图9是图示图1的半导体器件中包括的移位控制电路的操作的表。
16.图10是图示图1的半导体器件中包括的预移位电路的配置的框图。
17.图11是图示图10的预移位电路中包括的第一预移位电路的电路图。
18.图12是图示图1的半导体器件中包括的移位电路的配置的框图。
19.图13是图示图12的移位电路中包括的第一移位电路的电路图。
20.图14是图示图13的第一移位电路中包括的选择/输出触发器的电路图。
21.图15和图16是图示图1中所示的半导体器件的操作的时序图。
22.图17是图示利用图1中所示的半导体器件的电子系统的配置的框图。
具体实施方式
23.以下参考附图来描述本公开的各种实施例。然而，本文描述的实施例仅用于说明性目的，并非旨在限制本公开的范围。
24.如图1所示，根据一个实施例的半导体器件1可以包括：时钟分频电路101、移位时钟生成电路103、控制信号输入电路111、芯片选择信号输入电路113、内部写入信号生成电路115、模式寄存器121、移位控制电路123、预移位电路131、移位电路133和列选择信号生成电路135。
25.时钟分频电路101可以将时钟信号clk分频以生成第一分频时钟信号dclkr和第二分频时钟信号dclkf。第一分频时钟信号dclkr和第二分频时钟信号dclkf可以生成为时钟信号clk的二分频信号。第一分频时钟信号dclkr和第二分频时钟信号dclkf的周期可以设置为时钟信号clk的周期的两倍。第二分频时钟信号dclkf可以对应于第一分频时钟信号dclkr的反相信号。
26.移位时钟生成电路103可以从第一分频时钟信号dclkr和第二分频时钟信号dclkf生成第一移位时钟信号sclkr和第二移位时钟信号sclkf。移位时钟生成电路103可以缓冲第一分频时钟信号dclkr以生成第一移位时钟信号sclkr。移位时钟生成电路103可以缓冲第二分频时钟信号dclkf以生成第二移位时钟信号sclkf。在一些实施例中，移位时钟生成电路103可以延迟第一分频时钟信号dclkr以生成第一移位时钟信号sclkr，并且可以延迟第二分频时钟信号dclkf以生成第二移位时钟信号sclkf。
27.控制信号输入电路111可以基于控制信号ca<1:l>、第一分频时钟信号dclkr和第二分频时钟信号dclkf生成第一内部控制信号icar<1:l>和第二内部控制信号icaf<1:l>。控制信号输入电路111可以与第一分频时钟信号dclkr的上升沿同步以从控制信号ca<1:l>生成第一内部控制信号icar<1:l>。当第一分频时钟信号dclkr的电平从逻辑“低”电平改变为逻辑“高”电平时，控制信号输入电路111可以缓冲控制信号ca<1:l>以生成第一内部控制信号icar<1:l>。控制信号输入电路111可以与第二分频时钟信号dclkf的上升沿同步以从
控制信号ca<1:l>生成第二内部控制信号icaf<1:l>。当第二分频时钟信号dclkf的电平从逻辑“低”电平改变为逻辑“高”电平时，控制信号输入电路111可以缓冲控制信号ca<1:l>以生成第二内部控制信号icaf<1:l>。可以根据实施例来不同地设置控制信号ca<1:l>、第一内部控制信号icar<1:l>和第二内部控制信号icaf<1:l>的每一个所包括的比特数“l”。
28.芯片选择信号输入电路113可以基于芯片选择信号cs、第一分频时钟信号dclkr和第二分频时钟信号dclkf生成第一内部芯片选择信号icsr和第二内部芯片选择信号icsf。芯片选择信号输入电路113可以与第一分频时钟信号dclkr的上升沿同步以从芯片选择信号cs生成第一内部芯片选择信号icsr。当第一分频时钟信号dclkr的电平从逻辑“低”电平改变为逻辑“高”电平时，芯片选择信号输入电路113可以缓冲芯片选择信号cs以生成第一内部芯片选择信号icsr。芯片选择信号输入电路113可以与第二分频时钟信号dclkf的上升沿同步以从芯片选择信号cs生成第二内部芯片选择信号icsf。当第二分频时钟信号dclkf的电平从逻辑“低”电平改变为逻辑“高”电平时，芯片选择信号输入电路113可以缓冲芯片选择信号cs以生成第二内部芯片选择信号icsf。
29.内部写入信号生成电路115可以基于第一内部控制信号icar<1:l>、第二内部控制信号icaf<1:l>、第一内部芯片选择信号icsr、第二内部芯片选择信号icsf、输入模式信号mn、奇数模式信号modd、第一分频时钟信号dclkr和第二分频时钟信号dclkf来生成第一内部写入信号iwr和第二内部写入信号iwf。
30.内部写入信号生成电路115可以基于第一内部芯片选择信号icsr对第一内部控制信号icar<1:l>进行解码以生成第一解码信号(图2的dwr)，并且可以基于第二内部芯片选择信号icsf对第二内部控制信号icaf<1:l>进行解码以生成第二解码信号(图2的dwf)。内部写入信号生成电路115可以基于输入模式信号mn和第一分频时钟信号dclkr来移位第一解码信号dwr和第二解码信号dwf，以生成第一模式写入信号(图2的mwr)和第二模式写入信号(图2的mwf)。在针对时钟信号clk的一个周期通过控制信号ca<1:l>输入命令和地址的第一输入模式下，输入模式信号mn可以设置为具有第一逻辑电平，并且在针对时钟信号clk的两个周期通过控制信号ca<1:l>输入命令和地址的第二输入模式下，输入模式信号mn可以设置为具有第二逻辑电平。在第一输入模式下，内部写入信号生成电路115可以将第一解码信号dwr和第二解码信号dwf移位第一输入时段，以生成第一模式写入信号mwr和第二模式写入信号mwf。在第二输入模式下，内部写入信号生成电路115可以将第一解码信号dwr和第二解码信号dwf移位第二输入时段，以生成第一模式写入信号mwr和第二模式写入信号mwf。在本实施例中，输入模式信号mn的第一逻辑电平可以设置为逻辑“低”电平，并且输入模式信号mn的第二逻辑电平可以设置为逻辑“高”电平。在本实施例中，第一输入时段可以设置为第一分频时钟信号dclkr的半个周期(即，时钟信号clk的一个周期)，并且第二输入时段可以设置为第一分频时钟信号dclkr的一个周期(即，时钟信号clk的两个周期)。
31.内部写入信号生成电路115可以基于输入模式信号mn、奇数模式信号modd、第一模式写入信号mwr和第二模式写入信号mwf来生成第一内部写入信号iwr和第二内部写入信号iwf。奇数模式信号modd可以设置为在写入潜伏时间设置为偶数的状态下具有第一逻辑电平，并且可以设置为在写入潜伏时间设置为奇数的状态下具有第二逻辑电平。在本实施例中，奇数模式信号modd的第一逻辑电平可以设置为逻辑“低”电平，并且奇数模式信号modd的第二逻辑电平可以设置为逻辑“高”电平。内部写入信号生成电路115可以根据输入模式
信号mn和奇数模式信号modd的逻辑电平组合，选择性地输出第一模式写入信号mwr或第二模式写入信号mwf作为第一内部写入信号iwr或第二内部写入信号iwf。将参照图2至图8更全面地描述内部写入信号生成电路115的配置和操作。
32.模式寄存器121可以通过模式寄存器设置操作来存储或输出第一写入潜伏时间码至第m写入潜伏时间码cwl<1:m>和第一偏移码至第n偏移码coff<1:n>。第一写入潜伏时间码至第m写入潜伏时间码cwl<1:m>可以具有与写入潜伏时间相对应的逻辑电平组合。可以通过写入均衡操作将第一偏移码至第n偏移码coff<1:n>设置为具有与用于补偿写入潜伏时间的补偿值相对应的逻辑电平组合。可以执行写入均衡操作以消除时钟信号clk和数据选通信号之间的偏斜。根据实施例，第一写入潜伏时间码至第m写入潜伏时间码cwl<1:m>中包括的比特数“m”可以设置得不同。另外，根据实施例，第一偏移码至第n偏移码coff<1:n>中包括的比特数“n”也可以设置得不同。
33.移位控制电路123可以基于第一写入潜伏时间码至第m写入潜伏时间码cwl<1:m>和第一偏移码到第n偏移码coff<1:n>来生成第一移位控制信号至第六移位控制信号sc<1:6>和第一锁存选择信号至第五锁存选择信号ls<1:5>。移位控制电路123可以根据补偿潜伏时间来生成第一移位控制信号至第六移位控制信号sc<1:6>和第一锁存选择信号至第五锁存选择信号ls<1:5>。可以通过从由第一写入潜伏时间码至第m写入潜伏时间码cwl<1:m>设置的写入潜伏时间中减去由第一偏移码至第n偏移码coff<1:n>设置的补偿值来生成补偿潜伏时间。第一移位控制信号至第六移位控制信号sc<1:6>可以设置为具有与将补偿潜伏时间除以八所生成的商相对应的逻辑电平组合，并且第一锁存选择信号至第五锁存选择信号ls<1:5>可以设置为具有与将补偿潜伏时间除以八所生成的余数相对应的逻辑电平组合。根据实施例，移位控制信号中包括的比特数可以设置得不同，并且根据实施例，锁存选择信号中包括的比特数也可以设置得不同。移位控制信号和锁存选择信号可以设置为补偿潜伏时间除以各种自然数之一所生成的相应的商和余数。将参照图9详细地描述由移位控制电路123生成的第一移位控制信号至第六移位控制信号sc<1:6>和第一锁存选择信号至第五锁存选择信号ls<1:5>。
34.预移位电路131可以基于第一移位控制信号至第五移位控制信号sc<1:5>、第一移位时钟信号sclkr和第二移位时钟信号sclkf，从第一内部写入信号iwr和第二内部写入信号iwf生成第一预写入信号pwr和第二预写入信号pwf。预移位电路131可以将第一内部写入信号iwr和第二内部写入信号iwf移位由第一移位控制信号至第五移位控制信号sc<1:5>设置的预移位时段，以生成第一预写入信号pwr和第二预写入信号pwf。可以以时钟信号clk的周期的“8
×
k”倍为单位来设置预移位时段。数字“k”可以设置为与第一移位控制信号至第五移位控制信号sc<1:5>的逻辑电平组合相对应的自然数。根据实施例，预移位时段可以设置为与时钟信号clk的周期的倍数相对应的时段。将参照图10和图11更详细地描述预移位电路131的配置和操作。
35.移位电路133可以基于第六移位控制信号sc<6>、第一锁存选择信号至第五锁存选择信号ls<1:5>、第一输出选择信号和第二输出选择信号ms<1:2>、第一移位时钟信号sclkr和第二移位时钟信号sclkf，从第一预写入信号pwr、第一内部写入信号iwr、第二预写入信号pwf和第二内部写入信号iwf生成第一移位写入信号cwr和第二移位写入信号cwf。移位电路133可以将第一预写入信号pwr或第一内部写入信号iwr移位由第六移位控制信号sc<6>
和第一锁存选择信号至第五锁存选择信号ls<1:5>设置的移位时段，以生成第一移位写入信号cwr。移位电路133可以基于第一输出选择信号和第二输出选择信号ms<1:2>从第一内部写入信号iwr生成第一移位写入信号cwr。当补偿潜伏时间设置为第一移位时钟信号sclkr的8个周期(即，时钟信号clk的16个周期)时，第一输出选择信号ms<1>可以被激活。当补偿潜伏时间设置为第一移位时钟信号sclkr的7个周期(即，时钟信号clk的14个周期)时，第二输出选择信号ms<2>可以被激活。当第一输出选择信号ms<1>被激活时，移位电路133可以将第一内部写入信号iwr移位第一移位时钟信号sclkr的一个周期，以生成第一移位写入信号cwr。当第二输出选择信号ms<2>被激活时，移位电路133可以输出第一内部写入信号iwr作为第一移位写入信号cwr。
36.移位电路133可以将第二预写入信号pwf或第二内部写入信号iwf移位由第六移位控制信号sc<6>和第一锁存选择信号至第五锁存选择信号ls<1:5>设置的移位时段，以生成第二移位写入信号cwf。移位电路133可以基于第一输出选择信号和第二输出选择信号ms<1:2>从第二内部写入信号iwf生成第二移位写入信号cwf。当第一输出选择信号ms<1>被激活时，移位电路133可以将第二内部写入信号iwf移位第二移位时钟信号sclkf的一个周期，以生成第二移位写入信号cwf。当第二输出选择信号ms<2>被激活时，移位电路133可以输出第二内部写入信号iwf作为第二移位写入信号cwf。将参照图12、图13和图14来详细描述移位电路133的配置和操作。
37.列选择信号生成电路135可以基于第一移位时钟信号sclkr和第二移位时钟信号sclkf将第一移位写入信号cwr和第二移位写入信号cwf移位固定的移位时段，以生成列选择信号yi，其被激活以选择传输数据的列路径。所述固定的移位时段可以设置为第一移位时钟信号sclkr和第二移位时钟信号sclkf的7个周期(即，时钟信号clk的14个周期)。
38.参见图2，内部写入信号生成电路115可以包括：解码信号生成电路21、模式写入信号生成电路23和内部写入信号输出电路25。解码信号生成电路21可以包括第一解码信号生成电路211和第二解码信号生成电路213。模式写入信号生成电路23可以包括第一模式写入信号生成电路231和第二模式写入信号生成电路233。
39.第一解码信号生成电路211可以基于第一内部芯片选择信号icsr对第一内部控制信号icar<1:l>进行解码以生成第一解码信号dwr。当具有第一逻辑电平组合的第一内部控制信号icar<1:l>输入到第一解码信号生成电路211时，第一解码信号生成电路211可以与第一内部芯片选择信号icsr同步以生成具有逻辑“高”电平的第一解码信号dwr。根据实施例，第一内部控制信号icar<1:l>的第一逻辑电平组合可以设置得不同。
40.第二解码信号生成电路213可以基于第二内部芯片选择信号icsf对第二内部控制信号icaf<1:l>进行解码以生成第二解码信号dwf。当具有第二逻辑电平组合的第二内部控制信号icaf<1:l>输入到第二解码信号生成电路213时，第二解码信号生成电路213可以与第二内部芯片选择信号icsf同步以生成具有逻辑“高”电平的第二解码信号dwf。根据实施例，第二内部控制信号icaf<1:l>的第二逻辑电平组合可以设置得不同。
41.第一模式写入信号生成电路231可以基于输入模式信号mn和第一分频时钟信号dclkr来移位第一解码信号dwr以生成第一模式写入信号mwr。在第一输入模式下，当具有第一逻辑电平的输入模式信号mn输入到第一模式写入信号生成电路231时，第一模式写入信号生成电路231可以将第一解码信号dwr移位第一分频时钟信号dclkr的半个周期以生成第
一模式写入信号mwr。在第二输入模式下，当具有第二逻辑电平的输入模式信号mn输入到第一模式写入信号生成电路231时，第一模式写入信号生成电路231可以将第一解码信号dwr移位第一分频时钟信号dclkr的一个周期以生成第一模式写入信号mwr。输入模式信号mn的第一逻辑电平可以设置为逻辑“低”电平，并且输入模式信号mn的第二逻辑电平可以设置为逻辑“高”电平。将参照图3更详细地描述第一模式写入信号生成电路231的配置和操作。
42.第二模式写入信号生成电路233可以基于输入模式信号mn和第二分频时钟信号dclkf来移位第二解码信号dwf以生成第二模式写入信号mwf。在第一输入模式下，当具有逻辑“低”电平的输入模式信号mn输入到第二模式写入信号生成电路233时，第二模式写入信号生成电路233可以将第二解码信号dwf移位第二分频时钟信号dclkf的半个周期以生成第二模式写入信号mwf。在第二输入模式下，当具有逻辑“高”电平的输入模式信号mn输入到第二模式写入信号生成电路233时，第二模式写入信号生成电路233可以将第二解码信号dwf移位第二分频时钟信号dclkf的一个周期以生成第二模式写入信号mwf。将参考图4更详细地描述第二模式写入信号生成电路233的配置和操作。
43.内部写入信号输出电路25可以基于输入模式信号mn、奇数模式信号modd、第一模式写入信号mwr和第二模式写入信号mwf来生成第一内部写入信号iwr和第二内部写入信号iwf。内部写入信号输出电路25可以基于输入模式信号mn和奇数模式信号modd来生成选择控制信号(图5的scnt)。内部写入信号输出电路25可以基于选择控制信号scnt从第一模式写入信号mwr和第二模式写入信号mwf生成第一内部写入信号iwr和第二内部写入信号iwf。将参考图5至图8来详细地描述内部写入信号输出电路25的配置和操作。
44.参见图3，第一模式写入信号生成电路231可以包括：触发器311、317和321、时钟反相电路313、传输时钟生成电路315和选择/传输电路319。触发器311可以与第一分频时钟信号dclkr同步地锁存第一解码信号dwr，以输出第一解码信号dwr的锁存信号。时钟反相电路313可以包括与非门nd311。时钟反相电路313可以基于输入模式信号mn从第一分频时钟信号dclkr生成第一反相分频时钟信号dclkrb。在第一输入模式下，当具有逻辑“低”电平的输入模式信号mn输入到时钟反相电路313时，时钟反相电路313可以生成具有逻辑“高”电平的第一反相分频时钟信号dclkrb。在第二输入模式下，当具有逻辑“高”电平的输入模式信号mn输入到时钟反相电路313时，时钟反相电路313可以反相缓冲第一分频时钟信号dclkr以生成第一反相分频时钟信号dclkrb。传输时钟生成电路315可以包括反相器iv311和iv312以及传输门t311和t313。传输时钟生成电路315可以基于输入模式信号mn从第一分频时钟信号dclkr生成传输时钟信号tclk。在第二输入模式下，当具有逻辑“高”电平的输入模式信号mn输入到传输时钟生成电路315时，传输时钟生成电路315可以通过传输门t311将第一分频时钟信号dclkr输出为传输时钟信号tclk。在第一输入模式下，当具有逻辑“低”电平的输入模式信号mn输入到传输时钟生成电路315时，传输时钟生成电路315可以通过反相器iv312和传输门t313反相缓冲第一分频时钟信号dclkr作为传输时钟信号tclk。触发器317可以与第一反相分频时钟信号dclkrb同步地锁存触发器311的输出信号，以输出触发器311的被锁存的输出信号。选择/传输电路319可以包括反相器iv313以及传输门t315和t317。选择/传输电路319可以基于输入模式信号mn将第一解码信号dwr或触发器317的输出信号输出至节点nd31。在第一输入模式下，当具有逻辑“低”电平的输入模式信号mn输入到选择/传输电路319时，选择/传输电路319可以通过传输门t315将第一解码信号dwr输出到节点
nd31。在第二输入模式下，当具有逻辑“高”电平的输入模式信号mn被输入到选择/传输电路319时，选择/传输电路319可以通过传输门t317将触发器317的输出信号输出到节点nd31。触发器321可以与传输时钟信号tclk同步地锁存节点nd31的信号，以输出节点nd31的锁存信号作为第一模式写入信号mwr。
45.在第一输入模式下，当具有逻辑“低”电平的输入模式信号mn输入到第一模式写入信号生成电路231时，第一模式写入信号生成电路231可以将第一解码信号dwr移位第一分频时钟信号dclkr的半个周期以生成第一模式写入信号mwr。在第二输入模式下，当具有逻辑“高”电平的输入模式信号mn输入到第一模式写入信号生成电路231时，第一模式写入信号生成电路231可以将第一解码信号dwr移位第一分频时钟信号dclkr的一个周期以生成第一模式写入信号mwr。
46.参见图4，第二模式写入信号生成电路233可以包括：触发器331、337和341、时钟反相电路333、传输时钟生成电路335和选择/传输电路339。触发器331可以与第二分频时钟信号dclkf同步地锁存第二解码信号dwf，以输出第二解码信号dwf的锁存信号。时钟反相电路333可以包括与非门nd331。时钟反相电路333可以基于输入模式信号mn从第二分频时钟信号dclkf生成第二反相分频时钟信号dclkfb。在第一输入模式下，当具有逻辑“低”电平的输入模式信号mn输入到时钟反相电路333时，时钟反相电路333可以生成具有逻辑“高”电平的第二反相分频时钟信号dclkfb。在第二输入模式下，当具有逻辑“高”电平的输入模式信号mn输入到时钟反相电路333时，时钟反相电路333可以反相缓冲第二分频时钟信号dclkf以生成第二反相分频时钟信号dclkfb。传输时钟生成电路335可以包括反相器iv331和iv332以及传输门t331和t333。传输时钟生成电路335可以基于输入模式信号mn从第二分频时钟信号dclkf生成传输时钟信号tclk。在第二输入模式下，当具有逻辑“高”电平的输入模式信号mn输入到传输时钟生成电路335时，传输时钟生成电路335可以通过传输门t331将第二分频时钟信号dclkf输出为传输时钟信号tclk。在第一输入模式下，当具有逻辑“低”电平的输入模式信号mn输入到传输时钟生成电路335时，传输时钟生成电路335可以通过反相器iv332和传输门t333反相缓冲第二分频时钟信号dclkf作为传输时钟信号tclk。触发器337可以与第二反相分频时钟信号dclkfb同步地锁存触发器331的输出信号，以输出触发器331的被锁存的输出信号。选择/传输电路339可以包括反相器iv333以及传输门t335和t337。选择/传输电路339可以基于输入模式信号mn将第二解码信号dwf或触发器337的输出信号输出到节点nd32。在第一输入模式下，当具有逻辑“低”电平的输入模式信号mn输入到选择/传输电路339时，选择/传输电路339可以通过传输门t335将第二解码信号dwf输出到节点nd32。在第二输入模式下，当具有逻辑“高”电平的输入模式信号mn输入到选择/传输电路339时，选择/传输电路339可以通过传输门t337将触发器337的输出信号输出到节点nd32。触发器341可以与传输时钟信号tclk同步地锁存节点nd32的信号，以输出节点nd32的锁存信号作为第二模式写入信号mwf。
47.在第一输入模式下，当具有逻辑“低”电平的输入模式信号mn输入到第二模式写入信号生成电路233时，第二模式写入信号生成电路233可以将第二解码信号dwf移位第二分频时钟信号dclkf的半个周期以生成第二模式写入信号mwf。在第二输入模式下，当具有逻辑“高”电平的输入模式信号mn输入到第二模式写入信号生成电路233时，第二模式写入信号生成电路233可以将第二解码信号dwf移位第二分频时钟信号dclkf的一个周期以生成第
二模式写入信号mwf。
48.参见图5，内部写入信号输出电路25可以包括选择控制信号生成电路41和选择/输出电路43。
49.选择控制信号生成电路41可以基于输入模式信号mn和奇数模式信号modd来生成选择控制信号scnt。在第一输入模式下，当写入潜伏时间设置为具有偶数时，选择控制信号生成电路41可以接收具有第一逻辑电平的输入模式信号mn和具有第一逻辑电平的奇数模式信号modd，以生成具有第一逻辑电平的选择控制信号scnt。在第二输入模式下，当写入潜伏时间设置为具有偶数时，选择控制信号生成电路41可以接收具有第二逻辑电平的输入模式信号mn和具有第一逻辑电平的奇数模式信号modd，以生成具有第二逻辑电路的选择控制信号scnt。在第一输入模式下，当写入潜伏时间设置为具有奇数时，选择控制信号生成电路41可以接收具有第一逻辑电平的输入模式信号mn和具有第二逻辑电平的奇数模式信号modd，以生成具有第二逻辑电平的选择控制信号scnt。在第二输入模式下，当写入潜伏时间设置为具有奇数时，选择控制信号生成电路41可以接收具有第二逻辑电平的输入模式信号mn和具有第二逻辑电平的奇数模式信号modd时，以生成具有第一逻辑电平的选择模式信号scnt。在以上对选择控制信号生成电路41的描述和以下对选择/输出电路43的描述中，第一逻辑电平可以设置为逻辑“低”电平，并且第二逻辑电平可以设置为逻辑“高”电平。
50.选择/输出电路43可以基于选择控制信号scnt从第一模式写入信号mwr和第二模式写入信号mwf生成第一内部写入信号iwr和第二内部写入信号iwf。当选择控制信号scnt具有第二逻辑电平时，选择/输出电路43可以输出第一模式写入信号mwr作为第一内部写入信号iwr，并且可以输出第二模式写入信号mwf作为第二内部写入信号iwf。当选择控制信号scnt具有第一逻辑电平时，选择/输出电路43可以输出第一模式写入信号mwr作为第二内部写入信号iwf，并且可以输出第二模式写入信号mwf作为第一内部写入信号iwr。
51.参见图6，选择控制信号生成电路41可以包括反相器iv411和iv413以及与非门nand411、nand413和nand415。反相器iv411可以反相缓冲奇数模式信号modd，以输出奇数模式信号modd的反相锁存信号。反相器iv413可以反相缓冲输入模式信号mn，以输出输入模式信号mn的反相锁存信号。与非门nand411可以接收输入模式信号mn和反相器iv411的输出信号，以执行输入模式信号mn和反相器iv411的输出信号的逻辑与非运算。与非门nand413可以接收奇数模式信号modd和反相器iv413的输出信号，以执行奇数模式信号modd和反相器iv413的输出信号的逻辑与非运算。与非门nand415可以执行与非门nand411的输出信号和与非门nand413的输出信号的逻辑与非运算，以生成选择控制信号scnt。
52.参见图7，列出了根据输入模式信号mn和奇数模式信号modd的逻辑电平组合、由选择控制信号生成电路41生成的选择控制信号scnt的逻辑电平。在第一输入模式下，当写入潜伏时间设置为具有偶数时，选择控制信号生成电路41可以接收具有逻辑“低”电平的输入模式信号mn和具有逻辑“低”电平的奇数模式信号modd，以生成具有逻辑“低”电平的选择模式信号scnt。在第二输入模式下，当写入潜伏时间设置为具有偶数时，选择控制信号生成电路41可以接收具有逻辑“高”电平的输入模式信号mn和具有逻辑“低”电平的奇数模式信号modd，以生成具有逻辑“高”电平的选择控制信号scnt。在第一输入模式下，当写入潜伏时间设置为具有奇数时，选择控制信号生成电路41可以接收具有逻辑“低”电平的输入模式信号mn和具有逻辑“高”电平的奇数模式信号modd，以生成具有逻辑“高”电平的选择控制信号
scnt。在第二输入模式下，当写入潜伏时间设置为具有奇数时，选择控制信号生成电路41可以接收具有逻辑“高”电平的输入模式信号mn和具有逻辑“高”电平的奇数模式信号modd，以生成具有逻辑“低”电平的选择控制信号scnt。
53.参见图8，选择/输出电路43可以包括反相器iv431、iv433、iv435、iv437、iv438和iv439以及传输门t431、t433、t435和t437。反相器iv431可以反相缓冲第一模式写入信号mwr以输出第一模式写入信号mwr的反相缓冲信号。反相器iv433可以反相缓冲第二模式写入信号mwf以输出第二模式写入信号mwf的反相缓冲信号。当选择控制信号scnt具有逻辑“高”电平时，传输门t431可以导通以将反相器iv431的输出信号输出到节点nd41。当选择控制信号scnt具有逻辑“低”电平时，传输门t433可以导通以将反相器iv433的输出信号输出到节点nd41。当选择控制信号scnt具有逻辑“低”电平时，传输门t435可以导通以将反相器iv431的输出信号输出到节点nd43。当选择控制信号scnt具有逻辑“高”电平时，传输门t437可以导通以将反相器iv433的输出信号输出到节点nd43。反相器iv438可以反相缓冲节点nd41的信号，以输出节点nd41的信号的反相缓冲信号作为第一内部写入信号iwr。反相器iv439可以反相缓冲节点nd43的信号，以输出节点nd43的信号的反相缓冲信号作为第二内部写入信号iwf。
54.当选择控制信号scnt具有逻辑“高”电平时，选择/输出电路43可以输出第一模式写入信号mwr作为第一内部写入信号iwr，并且可以输出第二模式写入信号mwf作为第二内部写入信号iwf。当选择控制信号scnt具有逻辑“低”电平时，选择/输出电路43可以输出第一模式写入信号mwr作为第二内部写入信号iwf，并且可以输出第二模式写入信号mwf作为第一内部写入信号iwr。
55.参见图9，列出了根据补偿潜伏时间cwl-offset生成的第一移位控制信号至第六移位控制信号sc<1:6>和第一锁存选择信号至第五锁存选择信号ls<1:5>的各种逻辑电平组合，所述补偿潜伏时间cwl-offset是通过从由第一写入潜伏时间码至第m写入潜伏时间码cwl<1:m>设置的写入潜伏时间中减去由第一偏移码至第n偏移码coff<1:n>设置的补偿值而产生的。当补偿潜伏时间cwl-offset为“64”时，第一移位控制信号sc<1>可以生成为具有逻辑“低”电平，第二移位控制信号至第六移位控制信号sc<2:6>全部可以生成为具有逻辑“高”电平，第一锁存选择信号至第四锁存选择信号ls<1:4>全部可以生成为具有逻辑“低”电平，第五锁存选择信号ls<5>可以生成为具有逻辑“高”电平。当补偿潜伏时间cwl-offset为“62”时，第一移位控制信号sc<1>可以生成为具有逻辑“低”电平，第二移位控制信号至第六移位控制信号sc<2:6>全部可以生成为具有逻辑“高”电平，第一锁存选择信号至第三锁存选择信号ls<1:3>和第五锁存选择信号ls<5>可以生成为具有逻辑“低”电平，第四锁存选择信号ls<4>可以生成为具有逻辑“高”电平。当补偿潜伏时间cwl-offset为“18”时，第一移位控制信号至第六移位控制信号sc<1:6>全部可以生成为具有逻辑“低”电平，第一锁存选择信号ls<1>和第三锁存选择信号至第五锁存选择信号ls<3:5>可以生成为具有逻辑“低”电平，第二锁存选择信号ls<2>可以生成为具有逻辑“高”电平。
56.参见图10，预移位电路131可以包括第一预移位电路51和第二预移位电路53。第一预移位电路51可以基于第一移位控制信号至第五移位控制信号sc<1:5>和第一移位时钟信号sclkr从第一内部写入信号iwr生成第一预写入信号pwr。第一预移位电路51可以将第一内部写入信号iwr移位由第一移位控制信号至第五移位控制信号sc<1:5>设置的预移位时
段，以生成第一预写入信号pwr。第二预移位电路53可以基于第一移位控制信号至第五移位控制信号sc<1:5>和第二移位时钟信号sclkf从第二内部写入信号iwf生成第二预写入信号pwf。第二预移位电路53可以将第二内部写入信号iwf移位由第一移位控制信号至第五移位控制信号sc<1:5>设置的预移位时段，以生成第二预写入信号pwf。
57.参见图11，第一预移位电路51可以包括：选择/输入电路511、第一预时段移位器513、第二预时段移位器515、第三预时段移位器517、第四预时段移位器519以及第五预时段移位器521。选择/输入电路511可以包括多路复用器m511、m513、m515、m517和m519。第一预时段移位器513可以包括与第一移位时钟信号sclkr同步以进行操作的触发器ff511、ff513、ff515和ff517。第二预时段移位器515可以包括与第一移位时钟信号sclkr同步以进行操作的触发器ff521、ff523、ff525和ff527。第三预时段移位器517可以包括与第一移位时钟信号sclkr同步以进行操作的触发器ff531、ff533、ff535和ff537。第四预时段移位器519可以包括与第一移位时钟信号sclkr同步以进行操作的触发器ff541、ff543、ff545和ff547。第五预时段移位器521可以包括与第一移位时钟信号sclkr同步以进行操作的触发器ff551、ff553、ff555和ff557。
58.当第一移位控制信号sc<1>具有逻辑“高”电平时，多路复用器m511可以输出接地电压vss，并且当第一移位控制信号sc<1>具有逻辑“低”电平时，多路复用器m511可以输出第一内部写入信号iwr。第一预时段移位器513可以通过触发器ff511、ff513、ff515和ff517将多路复用器m511的输出信号移位第一移位时钟信号sclkr的4个周期(即，时钟信号clk的8个周期)，以输出多路复用器m511的输出信号的移位信号。当第二移位控制信号sc<2>具有逻辑“高”电平时，多路复用器m513可以输出第一预时段移位器513的输出信号，并且当第二移位控制信号sc<2>具有逻辑“低”电平时，多路复用器m513可以输出第一内部写入信号iwr。第二预时段移位器515可以通过触发器ff521、ff523、ff525和ff527将多路复用器m513的输出信号移位第一移位时钟信号sclkr的4个周期(即，时钟信号clk的8个周期)，以输出多路复用器m513的输出信号的移位信号。当第三移位控制信号sc<3>具有逻辑“高”电平时，多路复用器m515可以输出第二预时段移位器515的输出信号，并且当第三移位控制信号sc<3>具有逻辑“低”电平时，多路复用器m515可以输出第一内部写入信号iwr。第三预时段移位器517可以通过触发器ff531、ff533、ff535和ff537将多路复用器m515的输出信号移位第一移位时钟信号sclkr的4个周期(即，时钟信号clk的8个周期)，以输出多路复用器m515的输出信号的移位信号。当第四移位控制信号sc<4>具有逻辑“高”电平时，多路复用器m517可以输出第三预时段移位器517的输出信号，并且当第四移位控制信号sc<4>具有逻辑“低”电平时，多路复用器m517可以输出第一内部写入信号iwr。第四预时段移位器519可以通过触发器ff541、ff543、ff545和ff547将多路复用器m517的输出信号移位第一移位时钟信号sclkr的4个周期(即，时钟信号clk的8个周期)，以输出多路复用器m517的输出信号的移位信号。当第五移位控制信号sc<5>具有逻辑“高”电平时，多路复用器m519可以输出第四预时段移位器519的输出信号，并且当第五移位控制信号sc<5>具有逻辑“低”电平时，多路复用器m519可以输出第一内部写入信号iwr。第五预时段移位器521可以通过触发器ff551、ff553、ff555和ff557将多路复用器m519的输出信号移位第一移位时钟信号sclkr的4个周期(即，时钟信号clk的8个周期)，以输出多路复用器m519的输出信号的移位信号作为第一预写入信号pwr。
59.当第一移位控制信号sc<1>生成为具有逻辑“低”电平，并且第二移位控制信号至第五移位控制信号sc<2:5>全部生成为具有逻辑“高”电平时，第一预移位电路51可以将第一内部写入信号iwr移位第一移位时钟信号sclkr的20个周期(即，时钟信号clk的40个周期)，以生成并输出第一预写入信号pwr。当第一移位控制信号sc<1>生成为逻辑“低”电平，并且第二移位控制信号至第五移位控制信号sc<2:5>全部生成为逻辑“高”电平时，预移位时段可以设置为第一移位时钟信号sclkr的20个周期。
60.当第一移位控制信号和第二移位控制信号sc<1:2>生成为具有逻辑“低”电平，并且第三移位控制信号至第五移位控制信号sc<3:5>生成为具有逻辑“高”电平时，第一预移位电路51可以将第一内部写入信号iwr移位第一移位时钟信号sclkr的16个周期(即，时钟信号clk的32个周期)，以生成并输出第一预写入信号pwr。当第一移位控制信号和第二移位控制信号sc<1:2>生成为具有逻辑“低”电平，并且第三移位控制信号至第五移位控制信号sc<3:5>生成为具有逻辑“高”电平时，预移位时段可以设置为第一移位时钟信号sclkr的16个周期。
61.当第一移位控制信号至第三移位控制信号sc<1:3>生成为具有逻辑“低”电平，并且第四移位控制信号和第五移位控制信号sc<4:5>生成为具有逻辑“高”电平时，第一预移位电路51可以将第一内部写入信号iwr移位第一移位时钟信号sclkr的12个周期(即，时钟信号clk的24个周期)，以生成并输出第一预写入信号pwr。当第一移位控制信号至第三移位控制信号sc<1:3>生成为具有逻辑“低”电平，并且第四移位控制信号和第五移位控制信号sc<4:5>生成为具有逻辑“高”电平时，预移位时段可以设置为第一移位时钟信号sclkr的12个周期。
62.当第一移位控制信号至第四移位控制信号sc<1:4>生成为具有逻辑“低”电平，并且第五移位控制信号sc<5>生成为具有逻辑“高”电平时，第一预移位电路51可以将第一内部写入信号iwr移位第一移位时钟信号sclkr的8个周期(即，时钟信号clk的16个周期)，以生成并输出第一预写入信号pwr。当第一移位控制信号至第四移位控制信号sc<1:4>生成为具有逻辑“低电平”，并且第五移位控制信号sc<5>生成为具有逻辑“高”电平时，预移位时段可以设置为第一移位时钟信号sclkr的8个周期。
63.当第一移位控制信号至第五移位控制信号sc<1:5>全部生成为具有逻辑“低”电平时，第一预移位电路51可以将第一内部写入信号iwr移位第一移位时钟信号sclkr的4个周期(即，时钟信号clk的8个周期)，以生成并输出第一预写入信号pwr。当第一移位控制信号至第五移位控制信号sc<1:5>全部生成为具有逻辑“低”电平时，预移位时段可以设置为第一移位时钟信号sclkr的4个周期。
64.参见图12，移位电路133可以包括第一移位电路61和第二移位电路63。
65.第一移位电路61可以基于第六移位控制信号sc<6>、第一锁存选择信号至第五锁存选择信号ls<1:5>、第一输出选择信号和第二输出选择信号ms<1:2>以及第一移位时钟信号sclkr，从第一预写入信号pwr和第一内部写入信号iwr生成第一移位写入信号cwr。第一移位电路61可以与第一移位时钟信号sclkr同步，以根据第六移位控制信号sc<6>的逻辑电平、第一锁存选择信号至第五锁存选择信号ls<1:5>的逻辑组合、以及第一输出选择信号和第二输出选择信号ms<1:2>的逻辑电平组合，来移位第一预写入信号pwr或第一内部写入信号iwr，并生成第一移位写入信号cwr。第二移位电路63可以基于第六移位控制信号sc<6>、
电平并且第一移位选择信号和第二移位选择信号ms<1:2>二者都具有逻辑“低”电平时，多路复用器m63可以输出节点nd62的信号作为第一移位写入信号cwr。当补偿潜伏时间设置为第一移位时钟信号sclkr的8个周期(即，时钟信号clk的16个周期)，使得第六移位控制信号sc<6>和第二输出选择信号ms<2>二者都具有逻辑“低电平”并且第一输出选择信号ms<1>具有逻辑“高”电平时，多路复用器m63可以输出触发器ff613的输出信号作为第一移位写入信号cwr。当补偿潜伏时间设置为第一移位时钟信号sclkr的7个周期(即，时钟信号clk的14个周期)，使得第六移位控制信号sc<6>和第一输出选择信号ms<1>二者都具有逻辑“低”电平并且第二输出选择信号ms<2>具有逻辑“高”电平时，多路复用器m63可以输出第一内部写入信号iwr作为第一移位写入信号cwr。
70.参见图14，选择/输出触发器611可以包括：反相器iv611、iv613、iv615、iv617、iv619和iv621以及传输门t611、t613和t615。反相器iv611可以反相缓冲第一移位时钟信号sclkr以输出第一移位时钟信号sclkr的反相缓冲信号。当第一移位时钟信号sclkr具有逻辑“高”电平时，传输门t611可以导通以将选择/输出触发器611的输入端子d的信号传输到节点nd61。反相器iv613可以反相缓冲节点nd61的信号，以将节点nd61的信号的反相缓冲信号输出到节点nd63。当第一移位时钟信号sclkr具有逻辑“低”电平时，反相器iv615可以反相缓冲节点nd63的信号以将节点nd63的信号的反相缓冲的信号输出到节点nd61。当第一移位时钟信号sclkr具有逻辑“低”电平时，传输门t613可以导通以将节点nd63的信号传输到节点nd65。反相器iv617可以反相缓冲节点nd65的信号，以将节点nd65的信号的反相缓冲信号输出至与选择/输出触发器611的第一输出端子q1相对应的节点nd67。当第一移位时钟信号sclkr具有逻辑“高”电平时，反相器iv619可以反相缓冲节点nd67的信号以将节点nd67的信号的反相缓冲的信号输出至节点nd65。反相器iv621可以反相缓冲第二锁存选择信号ls<2>以输出第二锁存选择信号ls<2>的反相缓冲信号。当第二锁存选择信号ls<2>具有逻辑“高”电平时，传输门t615可以导通以将节点nd67的信号传输至选择/输出触发器611的第二输出端子q2。
71.当第二锁存选择信号ls<2>具有逻辑“高”电平时，选择/输出触发器611可以与第一移位时钟信号sclkr同步地锁存选择/输出触发器611的输入端子d的信号，以通过选择/输出触发器611的第一输出端子q1来输出输入端子d的信号的锁存信号，并且通过选择/输出触发器611的第二输出端子q2来输出输入端子d的信号的锁存信号。选择/输出触发器613、615和617中的每一个可以实现为具有与图14所示的选择/输出触发器611大致上相同的电路。
72.在下文中将参照图15和图16来描述具有前述配置的半导体器件1的操作。
73.如图15所示，时钟信号clk可以被分频以生成第一分频时钟信号dclkr和第二分频时钟信号dclkf。可以与第一分频时钟信号dclkr同步地缓冲芯片选择信号cs以生成第一内部芯片选择信号icsr，并且可以与第一分频时钟信号dclkr同步地缓冲控制信号ca<1:l>以生成第一内部控制信号icar<1:l>。在写入潜伏时间设置为偶数的情况下，当针对时钟信号clk的两个周期通过控制信号ca<1:l>而将写入信号wt_cmd和写入地址wt_add输入至半导体器件1时，可以在从第一内部芯片选择信号icsr具有逻辑“高”电平时输入了第一内部控制信号icar<1:l>(其具有用于生成写入命令wt_cmd的逻辑电平组合)的时刻开始经过第一移位时钟信号sclkr的一个周期的时刻处生成第一内部写入信号iwr。第一预写入信号pwr
可以在从生成第一内部写入信号iwr的时刻开始经过预移位时段td11的时刻处生成。第一移位写入信号cwr可以在从生成第一预写入信号pwr的时刻开始经过移位时段td12的时刻处生成。列选择信号yi可以在从生成第一移位写入信号cwr的时刻开始经过固定的移位时段td13的时刻处生成。此外，与当写入潜伏时间设置为偶数时所生成的第一内部写入信号iwr相比，当写入潜伏时间设置为奇数时，第一内部写入信号iwr可以生成为被移位第一移位时钟信号sclkr的半个周期(td14)。因此，与当写入潜伏时间设置为偶数时所生成的列选择信号yi相比，当写入潜伏时间设置为奇数时，从第一内部写入信号iwr生成的列选择信号yi也可以生成为被移位第一移位时钟信号sclkr的半个周期(td14)。
74.如图16所示，在写入潜伏时间设置为偶数的情况下，当针对时钟信号clk的一个周期通过控制信号ca<1:l>将写入命令wt_cmd和写入地址wt_add输入到半导体器件1时，可以在从第一内部芯片选择信号icsr具有逻辑“高”电平时输入了第一内部控制信号icar<1:l>(其具有用于生成写入命令wt_cmd的逻辑电平组合)的时刻开始经过第一移位时钟信号sclkr的半个周期的时刻处生成内部写入信号iwr。可以在从生成第一内部写入信号iwr的时刻开始经过预移位时段td21的时刻处生成第一预写入信号pwr。可以在从生成第一预写入信号pwr的时刻开始经过移位时段td22的时刻处生成第一移位写入信号cwr。可以在从生成第一移位写入信号cwr的时刻开始经过固定的移位时段td23的时刻处生成选择信号yi。此外，与当写入潜伏时间设置为偶数时所生成的第一内部写入信号iwr相比，当写入潜伏时间设置为奇数时，第一内部写入信号iwr可以生成为被移位第一移位时钟信号sclkr的半个周期(td24)。因此，与当写入潜伏时间设置为偶数时生成的列选择信号yi相比，当写入潜伏时间设置为奇数时，从第一内部写入信号iwr生成的列选择信号yi也可以生成为被移位第一移位时钟信号sclkr的半个周期(td24)。
75.根据实施例的半导体器件1可以通过使用预移位电路131从输入了写入命令wt_cmd的时刻起预先执行移位操作来生成列选择信号yi，所述预移位电路131将内部写入信号移位预移位时段，所述预移位时段以时钟信号的周期的“8
×
k”倍为单位而设置。另外，半导体器件1可以被配置为包括彼此分开的预移位电路131、移位电路133和列选择信号生成电路135，以通过补偿潜伏时间来执行移位操作。因此，可以最小化移位操作所需的移位控制信号的数量，以减少移位电路之间的扇出(fan-out)。
76.参照图1描述的半导体器件1可以应用于包括存储系统、图形系统、计算系统、移动系统等的电子系统。例如，如图17所示，根据实施例的电子系统1000可以包括：数据存储电路1001、存储器控制器1002、缓冲存储器1003和输入/输出(i/o)接口1004。
77.数据存储电路1001可以根据由存储器控制器1002生成的控制信号来存储从存储器控制器1002输出的数据，或者可以将存储的数据读取并输出到存储器控制器1002。此外，数据存储电路1001可以包括即使在其电源中断时也可以保留其存储的数据的非易失性存储器。非易失性存储器可以是：诸如或非型快闪存储器或与非型快闪存储器的快闪存储器、相变随机存取存储器(pram)、电阻式随机存取存储器(rram)、自旋转移矩随机存取存储器(sttram)、磁性随机存取存储器(mram)等。
78.存储器控制器1002可以通过i/o接口1004接收从外部装置(例如，主机装置)输出的命令，并且可以将从主机装置输出的命令解码，以控制用于将数据输入到数据存储电路1001或缓冲存储器1003、或用于输出存储在数据存储电路1001或缓冲存储器1003中的数据
的操作。尽管图17图示了具有单个模块的存储器控制器1002，但是存储器控制器1002可以包括一个用于控制由非易失性存储器构成的数据存储电路1001的控制器，以及另一个用于控制由易失性存储器构成的缓冲存储器1003的控制器。
79.缓冲存储器1003可以暂时地存储由存储器控制器1002处理的数据。即，缓冲存储器1003可以暂时地存储从数据存储电路1001输出或要输入到数据存储电路1001的数据。缓冲存储器1003可以根据控制信号来存储从存储器控制器1002输出的数据。缓冲存储器1003可以读取存储的数据并将其输出到存储器控制器1002。缓冲存储器1003可以包括易失性存储器，诸如动态随机存取存储器(dram)、移动dram或静态随机存取存储器(sram)。缓冲存储器1003可以包括图1中所示的半导体器件1。
80.i/o接口1004可以将存储器控制器1002物理地和电气地连接到外部装置(即，主机)。因此，存储器控制器1002可以通过i/o接口1004从外部装置(即，主机)接收控制信号和数据，并且可以通过i/o接口1004将由存储器控制器1002生成的数据输出到外部装置(即，主机)。即，电子系统1000可以通过i/o接口1004与主机通信。i/o接口1004可以包括各种接口协议中的任何一种，例如，通用串行总线(usb)、多媒体卡(mmc)、外围组件互连快速(pci-e)、串行附接scsi(sas)、串行at附件(sata)，并行at附件(pata)、小型计算机系统接口(scsi)、增强型小型设备接口(esdi)和集成驱动电子设备(ide)。
81.电子系统1000可以用作主机的辅助存储装置或外部存储装置。电子系统1000可以包括：固态盘(ssd)、usb存储器、安全数字(sd)卡、迷你安全数字(msd)卡、微型安全数字(微型sd)卡、安全数字高容量(sdhc)卡、记忆棒卡、智能媒体(sm)卡、多媒体卡(mmc)、嵌入式多媒体卡(emmc)、紧凑型闪存(cf)卡等。