一种基于PVT检测电路的时间-数字转换器的制作方法

本发明涉及一种基于pvt检测电路的时间-数字转换器，属于数模混合集成电路技术领域。

背景技术：

tdc在集成电路中有着广泛的应用，是数字电路中用于同步和测量的重要单元。根据其应用场合，大致可以分为两类：一类是用于测量飞行时间（time-of-flight，tof）的tdc。这类tdc大多是通过测量粒子或激光的飞行时间来探测与目标物体之间的距离，例如高能物理实验、激光雷达探测、3d成像技术等。另一类应用是全数字锁相环（alldigitalphase-lockedloop，adpll）中用于量化相位误差的tdc。作为adpll的相位检测模块，tdc比较其参考时钟和反馈时钟之间的时间差，并将其量化为数字信号。cmos工艺的不确定性和pvt的改变对每一块集成电路的工作都会造成不同程度的影响，对tdc电路当然也不例外。对于tdc电路来说，pvt的变化会影响偏移误差、增益、分辨率这些指标。一个pvt耐受性较差的tdc设计，其增益可能与仿真预测值相去甚远，这将导致adpll带宽改变较大甚至会因环路不稳定而失锁。因此，研究tdc的抗pvt性至关重要。

近年来，蓝牙、wi-fi、gps等通信方式的迅速普及推动了便携式无线通信设备的发展和应用，实现高速和高精度的锁相环尤为重要，从而对tdc的性能提出了更高要求。因此，增强tdc的抗pvt性具有重要意义。对于基于延迟线原理的tdc，由于其比较器数量众多，因此pvt对其的影响非常的严重。对于δσ-tdc，比较器的数量比较少，因此受到pvt的影响也比较的小。但是在非测量时间段内，振荡器的相位会因为漏电流和开关开闭瞬间电荷的重分布而难以维持恒定。对于脉冲收缩延迟线tdc，偏置电压的波动极易影响延迟单元的延迟时间，从而恶化tdc的线性度。为了提高tdc对pvt的抗干扰性能，引入延迟锁相环（delay-lockedloop，dll）来辅助校准。但这又大大增加了设计难度和功耗的负担，因为通常情况下，dll的功耗和面积比很多结构的tdc的功耗和面积都要大。

技术实现要素：

本发明所要解决的技术问题是通过pvt检测电路并自动调整tdc的延迟时间，能够改善由于pvt变化引起的量化噪声和延迟漂移，增强tdc的抗pvt性能。

一种基于pvt检测电路的时间-数字转换器，包括pvt检测电路、时间-数字转换器tdc和二进制编码器，其中，时间-数字转换器tdc的两个输入端接外部时钟；pvt检测电路的输入端接外部时钟clk，并在pvt检测电路中生成两位代码cin[1:0]；cin[1:0]与tdc的延迟单元相连；tdc的输出为63位温度计码q[62：0]，最后由二进制编码器将63位温度计代码转换为6位二进制码d[5：0]。

进一步地，时间-数字转换器tdc的两个输入端接外部时钟为锁相环的参考时钟start信号和反馈时钟stop信号。

进一步地，时间-数字转换器tdc为基于传统延迟线结构的tdc，其中tdc延迟单元包括第一pmos晶体管mp1、第二pmos晶体管mp2、第三pmos晶体管mp3、第四pmos晶体管mp4、第五pmos晶体管mp5、第一nmos晶体管mn1、第二nmos晶体管mn2，其中：

tdc延迟单元的输入端in接第四pmos晶体管mp4的栅极和第一nmos晶体管mn1的栅极；tdc延迟单元的控制端cin[0]和cin[1]分别接第三pmos晶体管mp3的栅极和第二pmos晶体管mp2的栅极；第一pmos晶体管mp1的栅极接地；

第一pmos晶体管mp1的源极、第二pmos晶体管mp2的源极、第三pmos晶体管mp3的源极接电源vdd；第一pmos晶体管mp1的漏极与第四pmos管mp4的源极、第五pmos管mp5的源极、第二pmos晶体管mp2的漏极、第三pmos晶体管mp3的漏极相连接；第四pmos晶体管mp4的漏极与第一nmos晶体管mn1的漏极、第五pmos晶体管mp5的栅极、第二nmos晶体管mn2的栅极相连接；第五pmos晶体管的漏极与第二nmos晶体管mn2的漏极相连接；第一nmos晶体管mn1的源极与第二nmos晶体管mn2的漏极相连接并接地；

第五pmos晶体管mp5的漏极作为tdc延迟单元的输出端out。

进一步地，所述pvt检测器电路为基于延迟线结构的延迟链。

进一步地，所述pvt检测器电路的延迟单元包括第六pmos晶体管管mp6、第七pmos晶体管mp7、第四nmos晶体管mn4、第五nmos晶体管mn5、第六nmos晶体管mn6和第七nmos管mn7，其中，第六pmos晶体管mp6的源极、第七pmos晶体管mp7的源极和第六nmos晶体管mn6的栅极共同连接电源vdd，第六pmos晶体管mp6的漏极与第四nmos管mn4的漏极相连，并且第六pmos晶体管mp6的栅极与第四nmos晶体管mn4的栅极相连接作为输入端in，第四nmos晶体管mn4的源极与第六nmos晶体管mn6的源极相连，第七pmos晶体管mp7的漏极与第五nmos晶体管mn5的漏极相连接作为输出端out，第七pmos晶体管mp7的栅极与第五nmos晶体管mn5的栅极相连并且与第六pmos晶体管mp6的栅极、第七nmos晶体管mn7的栅极相连，第七nmos管mn7的源、栅、漏极相连接并且与第六nmos晶体管mn6的源极、第五nmos晶体管mn5的源极相连接并接地。

本发明所述一种基于工作在近阈值电源电压下的数控振荡器采用以上技术方案与现有技术相比，具有以下有益效果：pvt检测电路采用一条具有优化锁定条件的延迟线来区分pvt工艺角，根据在不同工艺角下的延迟时间快慢来调整tdc中的延迟的时间，从而使其达到标准水平，该设计可进行转角检测并自动调整延迟时间，与现有tdc相比，抗pvt性好。

附图说明

图1是本发明实施例中基于pvt检测电路的时间-数字转换器主体电路框图。

图2是本发明实施例中pvt检测电路的结构示意图。

图3是本发明实施例中pvt检测电路延迟单元的结构示意图。

图4是本发明实施例中tdc延迟单元的结构示意图。

具体实施方式

下面结合说明书附图对本发明的技术方案做进一步的详细说明。

如图1所示，本发明实施例所设计的一种基于pvt检测电路的时间-数字转换器，包括pvt检测电路、时间-数字转换器电路和二进制编码器，其中，时间-数字转换器的两个输入端接外部时钟，例如锁相环的参考时钟start信号和反馈时钟stop信号；pvt检测电路的输入端接外部时钟clk，并在pvt检测电路中生成两位代码cin[1:0]；cin[1:0]与tdc的延迟单元相连；假设tdc的输出为63位温度计码q[62：0]，最后，由二进制编码器将63位温度计代码转换为6位二进制码d[5：0]。

本发明实施例所设计基于pvt检测电路的时间-数字转换器在实际的应用过程当中，如图2所示，对pvt检测电路设计了具体的电路结构，pvt检测电路采用传统延迟线型的电路结构，包括m个延迟单元和m个d触发器，“clk”是pvt检测器的输入，该信号经过延迟单元，每个延迟单元的输出为clkd1，clkd2，...…clkdm，并作为d触发器的数据输入端d，pvt检测器的输入“clk”的下降沿作为d触发器的时钟端，m个d触发器的输出端q的输出依次为p[0]、p[1]……p[m-1]，并将p[k]赋值给tdc的延迟单元的控制端cin[0],p[n]赋值给tdc延迟单元的控制端cin[1]。如图3所示，对pvt检测电路的延迟单元设计了具体的电路结构，述pvt检测器电路的延迟单元包括第六pmos晶体管管mp6、第七pmos晶体管mp7、第四nmos晶体管mn4、第五nmos晶体管mn5、第六nmos晶体管mn6和第七nmos管mn7，其中，第六pmos晶体管mp6的源极、第七pmos晶体管mp7的源极和第六nmos晶体管mn6的栅极共同连接电源vdd，第六pmos晶体管mp6的漏极与第四nmos管mn4的漏极相连，并且第六pmos晶体管mp6的栅极与第四nmos晶体管mn4的栅极相连接作为输入端in，第四nmos晶体管mn4的源极与第六nmos晶体管mn6的源极相连，第七pmos晶体管mp7的漏极与第五nmos晶体管mn5的漏极相连接作为输出端out，第七pmos晶体管mp7的栅极与第五nmos晶体管mn5的栅极相连并且与第六pmos晶体管mp6的栅极、第七nmos晶体管mn7的栅极相连，第七nmos管mn7的源、栅、漏极相连接并且与第六nmos晶体管mn6的源极、第五nmos晶体管mn5的源极相连接并接地。

在实际应用当中，本发明实施例不仅针对pvt检测电路提出了具体设计，而且针对tdc电路设计了具体的电路结构，如图4所示，其中tdc电路采用基于传统延迟线结构的tdc，并针对延迟单元结构进行了具体设计，tdc延迟单元第一pmos晶体管mp1、第二pmos晶体管mp2、第三pmos晶体管mp3、第四pmos晶体管mp4、第五pmos晶体管mp5、第一nmos晶体管mn1、第二nmos晶体管mn2，其中：tdc延迟单元的输入端in接第四pmos晶体管mp4的栅极和第一nmos晶体管mn1的栅极；tdc延迟单元的控制端cin[0]和cin[1]分别接第三pmos晶体管mp3的栅极和第二pmos晶体管mp2的栅极；第一pmos晶体管mp1的栅极接地；第一pmos晶体管mp1的源极、第二pmos晶体管mp2的源极、第三pmos晶体管mp3的源极接电源vdd；第一pmos晶体管mp1的漏极与第四pmos管mp4的源极、第五pmos管mp5的源极、第二pmos晶体管mp2的漏极、第三pmos晶体管mp3的漏极相连接；第四pmos晶体管mp4的漏极与第一nmos晶体管mn1的漏极、第五pmos晶体管mp5的栅极、第二nmos晶体管mn2的栅极相连接；第五pmos晶体管的漏极与第二nmos晶体管mn2的漏极相连接；第一nmos晶体管mn1的源极与第二nmos晶体管mn2的漏极相连接并接地；第五pmos晶体管mp5的漏极作为tdc延迟单元的输出端out。

通过模拟仿真发现pvt检测器中延迟线的第49和56级是最佳阈值，可以将pvt检测电路的延迟时间分为三个组，即，标准、快速、慢速。对于“标准”情况，“clk”的下降沿将“捕获”clkd49的“高”电平和clkd56的“低”电平，则输出p[48]=1=cin[0]和p[55]=0=cin[1]，tdc延迟单元的第三pmos晶体管mp3截止、第二pmos晶体管mp2导通；如果pvt角为“快”，“clk”的下降沿将“捕获”clkd49和clkd56的“高”电平，则输出p[48]=1=cin[0]和p[55]=1=cin[1]，tdc延迟单元的第三pmos晶体管mp3截止、第二pmos晶体管mp2截止，tdc的延迟时间变慢；如果pvt角为“慢”，“clk”的下降沿将“捕获”clkd49和clkd56的“低”电平，则输出p[48]=0=cin[0]和p[55]=0=cin[1]，tdc延迟单元的第三pmos晶体管mp3导通、第二pmos晶体管mp2导通，tdc的延迟时间变快。也就是说，pvt检测电路采用一条具有优化锁定条件的延迟线来区分pvt工艺角，根据在不同工艺角下的延迟时间快慢来调整tdc中的延迟时间，提高tdc的精度，该设计可进行转角检测并自动调整延迟时间，与现有tdc相比，抗pvt性好。

以上所述仅为本发明的较佳实施方式，本发明的保护范围并不以上述实施方式为限，但凡本领域普通技术人员根据本发明所揭示内容所作的等效修饰或变化，皆应纳入权利要求书中记载的保护范围内。