UTC数据接收器及计时器的制作方法

本发明创造涉及计时器技术领域。

背景技术：

计时器广泛被应用在各类电子产品中，在不同的使用环境下，所需计时器的同步精度要求各有不同。遥感航测相机快门捕捉到图像后需要精确记录该时刻，以便后续与飞行位姿数据对应处理。

标准的时间信号通常来自于gnss部件的异步串口的utc数据，由于异步通讯协议只保证数据的正确传输，不保证数据到达的时间，在数据收发过程中会有缓冲、排队、等待等情况，毫秒级的延迟是很正常的，异步通讯依赖于发送器和接收处理器的运行时序，时间的同步性不能保证。为获得更准确的时间，消除延迟，通常利用gnss部件发出的pps秒脉冲信号对接收到的utc数据进行校正，pps秒脉冲是卫星接收设备通过硬件接口(不是异步串口)发出的，每秒钟一次，pps秒脉冲受硬件控制，其同步精度可达到10ns量级，因此利用pps秒脉冲对接收到的有延迟的utc数据进行校正即可得到同步精度较高的时间数据。

utc数据(数据串)的格式为：$gprmc,hhmmss……。省略号表示还有其他数据，与本申请的技术无关，故省略。每个字符为1个字节，每个字节共10位，除去1个起始位和1个停止位后，还有8位有效数据。“hhmmss”这6个字节分别为时、分、秒数据，时、分、秒数据是各2个字节的ascii码数据。接收设备通过异步串行接口接收到utc数据后，先提取里面的时间数据，即上述6个字节的时间数据(hhmmss)，然后解码，再利用pps秒脉冲进行校正，现有技术中，通常利用cpu的串行接口和软件配合，来对utc数据进行接收、解码和校正。这样既占用了cpu资源，也可能会因为cpu的任务调度和软件执行，导致产生延迟，得到的时间数据的同步精度依然不够高。

技术实现要素：

有鉴于此，本发明创造提供一种utc数据接收器及计时器，能减少延迟，获得同步精度更高的时间数据。

为实现上述目的，本发明创造提供以下技术方案。

1、一种utc数据接收器，用于接收异步串行接口中的utc数据，包括移位控制器、第一计数器、串行移位寄存器、第一比较器，第一计数器为7进计数器，第一计数器用于记录串行移位寄存器从所述异步串行接口读取并存储的字节数据的字节数量，串行移位寄存器的容量为6字节，移位控制器从所述异步串行接口接收到字节数据的起始位时，触发串行移位寄存器从所述异步串行接口读取并存储该字节数据，第一计数器被触发更新计数，第一比较器读取串行移位寄存器存储的数据并将该数据与预设数据比较，若串行移位寄存器存储的数据与预设数据匹配，则启动并保持第一计数器正常工作；若第一计数器进位，则输出数据提取信号。

utc时间蕴含于utc数据(数据串)中，在第一比较器匹配到预设数据($gprmc)后，第一计数器被启动并保持正常工作，其计数至7后进位，因为串行移位寄存器的容量为6字节，仅能容纳6个字节的数据，此时“hhmmss”前的逗号“，”的字节数据恰好被移出，串行移位寄存器里的数据恰好就是6个字节的时间数据“hhmmss”，此时输出数据提取信号，完成一次时间数据的接收。通过本发明的utc数据接收器实现接收异步串行接口中的utc数据，并从utc数据中截取出utc时间数据，本发明的utc数据接收器通过全硬件实现，相比软件实现的方案，响应更快，延迟更低，从而可获得同步精度更高的时间数据。

2、根据技术方案1所述的utc数据接收器，移位控制器包括分频器、第二计数器、第二比较器、第一与门、d触发器，第一与门具有两个输入端，第一与门的输出作为串行移位寄存器的移位时钟，第二计数器为10进计数器且向第一计数进位，第二比较器读取第二计数器的数值，若第二计数器的数值大于1且小于10，则输出移位信号给第一与门的一个输入端，以使第一与门输出信号触发串行移位寄存器移位倍数于波特率的时钟信号作为分频器的输入，分频器的输出作为第二计数器的时钟信号，并连接第一与门的另一个输入端，移位控制器从所述异步串行接口接收到字节数据的起始位时，通过所述d触发器启动并保持分频器与第二计数器正常工作，第二计数器进位时，触发所述d触发器将分频器和第二计数器清零并保持清零。每个字节首位是起始位，末位是停止位，中间8位是数据位，通过第二比较器和第一与门的配合，让串行移位寄存器仅存取字节数据的数据位。

3、根据技术方案2所述的utc数据接收器，分频器是2ⁿ分频的，n大于1。高倍数的分频器接收精度较高。

4、一种计时器，包括utc数据接收器、utc数据解码器、计时模块、pps秒脉冲边缘提取电路，utc数据接收器为权利要求1-3任一项所述的utc数据接收器，utc数据解码器接收到所述数据提取信号后，提取所述串行移位寄存器当前存储的数据，并将所述数据解码形成分别表示时、分、秒的3个字节的二进制的第一时刻数据，计时模块从utc数据解码器提取其解码形成的第一时刻数据，并将第一时刻数据加1秒形成第二时刻数据，pps秒脉冲边缘提取电路接收并提取到pps秒脉冲的前沿时，触发计时模块置入第二时刻数据并作为当前时刻。

本发明的计时器，使用硬件实现的utc数据接收器作为组件，能减少延迟，得到同步精度更高的时间数据。

5、根据技术方案4所述的计时器，计时模块包括时间校正器和时间计数器，时间校正器包括秒位加法器、分位加法器、时位加法器，秒位加法器、分位加法器均为60进加法器，时位加法器为24进加法器，秒位加法器向分位加法器进位，分位加法器向时位加法器进位，秒位加法器、分位加法器、时位加法器分别提取第一时刻数据的表示秒、分、时的字节数据，提取后令秒位加法器加1从而形成第二时刻数据；时间计数器包括秒位计数器、分位计数器、时位计数器，pps秒脉冲边缘提取电路接收并提取到pps秒脉冲的前沿时，分别触发秒位加法器里的数据置入秒位计数器、分位加法器里的数据置入分位计数器、时位加法器里的数据置入时位计数器。计时模块也通过硬件实现，进一步降低延迟，提高时间数据的同步精度。

6、根据技术方案5所述的计时器，还包括时钟流动模块，其包括晶体振荡器、第三计数器，第三计数器给所述晶体振荡器的振荡次数计数，并向秒位计数器进位，第三计数器的进制与所述晶体振荡器的振荡频率匹配，以使第三计数器每间隔一秒进位。时钟流动模块让本发明的计时器可实现更高精度的计时，精确到秒以下，还能实现离线计时，即使偶尔未收到utc数据或pps秒脉冲，也能继续计时。且也是通过硬件实现的，相比软件实现的方案可降低延迟，提高时间数据的同步精度。

7、根据技术方案6所述的计时器，pps秒脉冲边缘提取电路接收并提取到pps秒脉冲的前沿时，将第三计数器清零。在收到pps秒脉冲时，就将第三计数器清零，使其在整秒时刻从0开始精确计时。

8、根据技术方案6所述的计时器，还包括外触发信号捕捉电路和数据锁存器，外触发信号捕捉电路接收到外部信号时，触发将时位计数器、分位计数器、秒位计数器、第三计数器中的数据置入数据锁存器。依照上述技术方案，即可向外部提供精确的utc时间。

9、根据技术方案8所述的计时器，所述数据锁存器有多个。多个utc数据锁存器可以记录多个外部触发信号到来的时间。

附图说明

图1为本发明的计时器的电路结构示意图；

图2为本发明的utc数据接收器的电路结构示意图；

图3为本发明的计时器的计时模块、pps秒脉冲边缘提取电路和时钟流动模块的电路结构示意图；

图4为本发明的计时器的外触发信号捕捉电路和数据锁存器的电路结构示意图。

附图标记包括：

utc数据接收器1、第一计数器11、移位控制器12、分频器121、d触发器122、第二计数器123、第二比较器124、第一与门125、串行移位寄存器13、第一比较器14、d触发器15、反相器16；

utc数据解码器2；

计时模块3、时间校正器31、秒位加法器311、分位加法器312、时位加法器313、时间计数器32、秒位计数器321、分位计数器322、时位计数器323；

数据锁存器4；

外触发信号捕捉电路5；时钟流动模块6、晶体振荡器61、第三计数器62；

pps秒脉冲边缘提取电路7。

具体实施方式

以下结合具体实施例对本发明创造作详细说明。

本发明创造包括utc数据接收器及以此为组件的计时器。

如图1所示，本实施例的计时器包括utc数据接收器1、utc数据解码器2、计时模块3、数据锁存器4、外触发信号捕捉电路5、时钟流动模块6、pps秒脉冲边缘提取电路7。

如图2所示，utc数据接收器1包括第一计数器11、移位控制器12、串行移位寄存器13、第一比较器14，其中第一计数器11是7进计数器。本实施例中，移位控制器12包括分频器121、d触发器122、第二计数器123，分频器121是8分频的，第二计数器123是10进计数器，串行移位寄存器13的容量为6字节。参见图2，当异步串行接口传来字节数据的起始位时，起始位为0，即低电平，经反相器16处理成高电平后输入d触发器122，d触发器122的d端的高电平由此置入q端并使q端保持高电平，q端持续的高电平持续解除分频器和第二计数器的清零状态，使它们可正常工作，是为启动分频器121与第二计数器123。8倍于波特率的时钟信号作为分频器121的输入，分频器121的输出既作为第二计数器123的时钟信号使其更新计数，也作为第一与门125两个输入中的一个输入，第二比较器124读取第二计数器123的数值，若第二计数器123里的数值大于1且小于10，则输出移位信号给第一与门125作为第一与门125的另一个输入，此时第一与门125向串行移位寄存器13输出移位时钟信号，触发串行移位寄存器13移位一次(即从异步串行接口读取并存储1位数据)，一个字节数据中，第1位是起始位，第10位是停止位，第2-8位是数据位，通过第二比较124和第一与门125的配合，实现仅将8位数据位移入串行移位寄存器13的目的，将起始位和停止位丢弃。串行移位寄存器13从异步串行接口接收完1字节数据(存储8个数据位，丢弃起始位和停止位)后，第二计数器123计至10向第一计数器11进位，该进位信号同时传输到d触发器122的清零端给d触发器122清零，d触发器122被清零后，q端输出低电平，分频器121和第二计数器123从而被清零，待下一个字节数据的起始位到来后，重复上述1个字节数据的接收过程。

本实施例中，第一比较器14中的预存数据为“$gprmc”，第一比较器14实时将预存数据与串行移位寄存器13中的数据比较，当串行移位寄存器13中的数据与预存数据匹配时，所谓匹配，本实施例中为相同的意思，即串行移位寄存器13中的数据与预存数据完全相同，全部6个字节数据的起始位都为0，全部6个字节数据的停止位都为1，并且6个字节的ascii字符依次为“$gprmc”时，判断为接收到有效数据，通过d触发器15启动第一计数器11，具体为，第一比较器14向d触发器15发送信号，触发d触发器15的d端的高电平置入q端并保持，q端保持的高电平保持解除第一计数器11的清零状态，从而让第一计数器11可正常工作并保持，此时第一计数器11开始计数。第一比较器确定数据匹配的方式不限于本实施例，在其他实施中，也能以某种模式或某种映射关系能确定接收到了有效数据，比如倒装“$gprmc”字符串进行匹配。

第一比较器14比较到匹配数据时，串行移位寄存器13当前存储的数据就是“$gprmc”这6个字节的数据，串行移位寄存器13继续接收数据，第一计数器11开始计数，第一计数器11计数到7时，串行移位寄存器13当前存储的数据就恰好是“hhmmss”这6个字节的时间数据，至此完成一次utc时间的接收，第一计数器11进位，该进位信号输出作为数据提取信号。此后通过电路复位给d触发器15清零，使d触发器15的q端输出并保持低电平，从而持续给第一计数器11清零，等待第一比较器14下一次匹配到预设数据后，再启动工作，如此重复。这6个字节前还有一个字节的数据是逗号“，”，通过60位的串行移位寄存器13和7进的第一计数器11之间的巧妙配合，实现对这6个字节的时间数据的准确截取。

如图1所示，当utc数据解码器2接收到所述数据提取信号后，utc数据解码器2提取串行移位寄存器13当前存储的数据，并对每个字节的数据分别-48，实现将ascii码解码为字符，随后分别将每个时间位上的已经解码的两个字节进行个十位合并,即是将代表十位数的字节乘10与代表个位数的字节相加，形成分别表示时、分、秒的3个字节的二进制数据。

如图3所示，计时模块3包括时间校正器31和时间计数器32，时间校正器31包括秒位加法器311、分位加法器312、时位加法器313，秒位加法器311、分位加法器312均为60进加法器，时位加法器313为24进加法器，秒位加法器311向分位加法器312进位，分位加法器312向时位加法器313进位，秒位加法器311、分位加法器312、时位加法器313分别提取utc数据解码器2输出的表示秒、分、时的字节数据，提取后令秒位加法器311加1从而形成第二时刻数据。时间计数器32包括秒位计数器321、分位计数器322、时位计数器323，秒位计数器321、分位计数器322均为60进计数器，时位计数器323为24进计数器，秒位计数器321向分位计数器322进位，分位计数器322向时位计数器323进位。pps秒脉冲边缘提取电路7接收gnss设备发来的pps秒脉冲，pps秒脉冲边缘提取电路7接收并提取到pps秒脉冲的前沿时，触发计时模块3中的时间计数器32置入所述第二时刻数据并作为当前时刻。本实施例中采用的pps秒脉冲边缘提取电路7如图3所示，是标准的脉冲边缘提取电路，图4所示的外触发信号捕捉电路5也是如此，均为现有技术，在此不再赘述。

如图3所示，时钟流动模块6包括晶体振荡器61、第三计数器62，其中晶体振荡器61是1mhz的，第三计数器62是百万进计数器。第三计数器62给所述晶体振荡器61的振荡次数计数，当第三计数器62器计数至百万时，使所述秒位计数器321加1。晶体振荡器是1mhz的，其1秒钟振荡一百万次，所以第三计数器是百万进计数器。在其他实施例中，可以采用其他的振荡频率的晶体振荡器，第三计数器的进制与其匹配即可。

如图4所示，外触发信号捕捉电路5捕捉到外部触发信号后，将时间计数器32中的时间数据以及第三计数器62中的数据保存到数据锁存器4中，从而准确记录外部触发信号的准确的触发时刻。电路中可以有多个数据锁存器4，可以分别记录多个外部触发信号到来的时间。

最后应当说明的是，以上实施例仅用以说明本发明创造的技术方案，而非对本发明创造保护范围的限制，尽管参照较佳实施例对本发明创造作了详细地说明，本领域的普通技术人员应当理解，可以对本发明创造的技术方案进行修改或者等同替换，而不脱离本发明创造技术方案的实质和范围。