用于集成MEMS‑CMOS装置的方法和结构与流程

相关申请的交叉引用

本发明要求以下专利申请的优先权，并通过引用将这些专利申请全部内容并入本文：2012年3月9日提交的第61/609,248号美国临时申请、2012年12月21日提交的第61/745,496号美国临时申请、以及2013年3月7日提交的第13/788,503号美国专利申请。

技术领域

本发明涉及MEMS(微电子机械系统)。更具体地，本发明的实施方式提供了一种用于改善包括内部传感器等的集成MEMS装置的方法和结构。仅通过举例的方式，MEMS装置可包括至少一个加速计、陀螺仪、磁传感器、压力传感器、麦克风、湿度传感器、温度传感器、化学传感器、生物传感器、惯性传感器等。但是可认识到，本发明具有更宽的应用范围。

背景技术：

集成微电子学的研究和开发已经在CMOS和MEMS方面产生了令人惊讶的进步。CMOS技术已经成为了用于集成电路(IC)的主要制造技术。然而，MEMS继续依靠传统制造技术。对于非专业人员来说，微电子IC是集成装置的提供决策能力的“大脑”，而MEMS是提供感测和控制环境的能力的“眼”和“臂”。这些技术的广泛应用的某些示例是射频(RF)天线系统中的开关，诸如位于加尼佛尼亚库比蒂诺的苹果公司的iphone装置中的开关和位于加拿大安大略省滑铁卢的RIM公司的黑莓手机中的开关，以及配备传感器的游戏装置中的加速计，诸如由日本任天堂公司制造的Wii控制器。虽然这些技术不总是可轻易辨认的，但这些技术在现实生活中将越来越流行。

除了消费者电子产品之外，IC和MEMS的使用在模块化测量装置(诸如加速计、陀螺仪、致动器和传感器方面)具有无限应用。在传统车辆中，加速计和陀螺仪被分别用于配置安全气囊和触发动态稳定性控制功能。MEMS陀螺仪还能够用于视频和静态相机中的图像稳定系统，和飞机和鱼雷中的自动转向系统。生物MEMS(Bio-MEMS)实施用于芯片实验室(Lab-On-Chip)应用的生物传感器和化学传感器，芯片实验室(Lab-On-Chip)应用在仅单个毫米尺寸的芯片上集成了一个或多个实验室功能。其他应用包括互联网和电话网络、安全和金融应用、以及卫生保健和医疗系统。如上所述，IC和MEMS可用于事实上从事各种类型的环境互动。

虽然获得高度成功，但IC，尤其是MEMS依然具有局限性。与IC开发相似，MEMS开发关注于增加性能、减小尺寸、以及降低成本，因此具有挑战性。此外，MEMS常常需要越来越复杂的微系统，这些微系统需要更大计算能力。不幸地，这些应用通常不存在。传统MEMS和IC的这些限制和其他限制在本说明书中进一步描述并将在下文更加具体地描述。

如上所述，十分需要用于改善集成电路装置和MEMS的操作的技术。

技术实现要素：

本发明涉及MEMS(微电子机械系统)。更具体地，本发明的实施方式提供了一种用于改善包括内部传感器等的集成MEMS装置的方法和结构。仅通过举例的方式，MEMS装置可包括至少一个加速计、陀螺仪、磁传感器、压力传感器、麦克风、湿度传感器、温度传感器、化学传感器、生物传感器、惯性传感器等。但是可认识到，本发明具有更宽的应用范围。

本发明包括用于集成MEMS-COMS装置的方法和结构。该结构可包括3轴惯性传感装置。在各种实施方式中，3轴惯性传感装置包括单质量块和双质量块配置。虚设区域和对称电极可用于由非对称基板应力导致的减小差别化偏差。金属结构、通道结构(via structure)和接地结构可用于减小蚀刻处理期间的等离子体破坏的风险。停止结构和交错蛇形弹簧可用于减小MEMS部件的静摩擦力。接合的弹簧结构可包括U形构件以减小弹簧旋转。形成所述特征的这种制造方法可减小变形、以及装置在诸如MEMS蚀刻、盖子焊接等处理期间失败的风险。

在实施方式中，本方法使用微制造处理，该微制造处理通过在CMOS的顶部焊接机械结构晶片且使用诸如深反应离子蚀刻(DRIE)的等离子体蚀刻处理来蚀刻机械层，在传统CMOS结构的顶部实现移动机械结构(MEMS)。在蚀刻机械层的过程中，直接连接到机械层的CMOS装置暴露于等离子体。这有时导致对CMOS电路的永久损坏，且称为等离子体诱发损坏(PID)。本发明的目的是防止或降低该PID且通过接地并为CMOS电路提供替代路径来保护底层CMOS电路，直到MEMS层完全被蚀刻。

在实施方式中，本发明提供了制造集成MEMS-COMS装置的方法。该方法可包括提供具有表面区域的基板、覆盖表面区域而形成具有至少一个的CMOS电极的CMOS IC层、覆盖CMOS IC层而形成机械结构层、从机械结构层的第一部分覆盖CMOS IC层而形成一个或多个MEMS装置、形成耦合到至少一个CMOS电极的保护结构，以及从机械结构层的第二部分覆盖CMOS IC层而形成耦合到保护结构的一个或多个MEMS装置。保护结构可包括一个或多个接地柱、跳线以及ESD二极管。所得的集成MEMS-CMOS装置包括具有覆盖(覆盖基板的)CMOS IC层的MEMS层的集成装置，其中保护结构集成在MEMS层中，且耦合到MEMS层和CMOS IC层二者。

通过本发明的实施方式获得超过传统技术的许多好处。例如，本技术的实施方式提供对单个晶片上的集成MEMS和CMOS电路的处理的易用性。在某些实施方式中，该方法提供保护暴露的CMOS IC免受PID的制造处理。此外，该方法还提供处理和系统与传统半导体相配的处理和系统以及不对传统设备和处理进行本质修改的MEMS处理技术。根据该实施方式，可实现这些好处中的一个或多个。这些好处和其他好处将在本说明书中尤其在下文中更加详细地描述。

参照详细描述和下面的附图，可完全理解本发明的各种附加特征和优点。

附图说明

图1A是集成电路芯片的俯视图的简化示图，该集成电路芯片包括非对称平面中的非对称装置；

图1B是根据本发明的实施方式的集成电路芯片的俯视图的简化示图，该集成电路芯片包括包含虚设设计的对称平面中的非对称装置；

图2A是示出根据本发明的实施方式的平行传感电极的布置的俯视图的简化示图；

图2B是示出根据本发明的实施方式的分离平行传感电极的俯视图的简化示图；

图3A是示出根据本发明的实施方式的具有浮动虚设填充物的平行传感电极的俯视图的简化示图；

图3B是示出根据本发明的实施方式的具有非浮动虚设填充物(floating dummy fill)的平行传感电极的俯视图的简化示图；

图4A是示出根据本发明的实施方式的晶片级封装(WLP)的截面图的简化示图；

图4B是示出根据本发明的实施方式的包括金属应力缓冲器的WLP的截面图的简化示图；

图5A是根据本发明的实施方式的WLP单屏蔽方案的截面图的简化示图；

图5B是根据本发明的实施方式的WLP双屏蔽方案示图的简化示图；

图6A是示出根据本发明的实施方式的集成MEMS-CMOS的截面图的简化示图；

图6B是示出根据本发明的实施方式的集成MEMS-CMOS的截面图的简化示图；

图7A是示出现有集成MEMS-CMOS的截面图的简化示图；

图7B是示出根据本发明的实施方式的集成MEMS-CMOS的截面图的简化示图；

图8A是示出用于根据本发明的实施方式的集成MEMS-CMOS的路由方案的截面图的简化示图；

图8B是示出根据本发明的实施方式的集成MEMS-CMOS的金属间路由方案的截面图的简化示图；

图9A是示出根据本发明的实施方式的集成MEMS-CMOS的截面图的简化示图；

图9B是示出根据本发明的实施方式的包括ESD结构的集成MEMS-CMOS的截面图的简化示图；

图10A是示出根据本发明的实施方式的集成MEMS-CMOS的俯视图的简化示图；

图10B是示出根据本发明的实施方式的集成MEMS-CMOS的俯视图的简化示图；

图10C是示出根据本发明的实施方式的集成MEMS-CMOS的俯视图的简化示图；

图11A是示出根据本发明的实施方式的集成MEMS-CMOS的俯视图和侧视图的简化示图；

图11B是示出根据本发明的实施方式的集成MEMS-CMOS的侧视图的简化示图；

图11C是示出根据本发明的实施方式的集成MEMS-CMOS的俯视图和侧视图的简化示图；

图11D是示出根据本发明的实施方式的集成MEMS-CMOS的侧视图的简化示图；

图12A是示出根据本发明的实施方式的集成MEMS-CMOS的截面图的简化示图；

图12B是示出根据本发明的实施方式的集成MEMS-CMOS的截面图的简化示图；

图13A是示出根据本发明的实施方式的集成MEMS-CMOS的截面图的简化示图；

图13B是示出根据本发明的实施方式的集成MEMS-CMOS的截面图的简化示图；

图14A是示出根据本发明的实施方式的集成MEMS-CMOS的俯视图的简化示图；

图14B是示出根据本发明的实施方式的集成MEMS-CMOS的侧视图的简化示图；

图14C是示出根据本发明的实施方式的集成MEMS-CMOS的俯视图的简化示图；

图14D是示出根据本发明的实施方式的集成MEMS-CMOS的侧视图的简化示图；

图15A是示出根据本发明的实施方式的弹簧结构的俯视图的简化示图；

图15B是示出根据本发明的实施方式的弹簧结构的俯视图的简化示图；

图16A是示出根据本发明的实施方式的弹簧结构的俯视图的简化示图；

图16B是示出根据本发明的实施方式的弹簧结构的俯视图的简化示图。

图17A是示出根据本发明的实施方式的弹簧结构的俯视图的简化示图；

图17B是示出根据本发明的实施方式的弹簧结构的俯视图的简化示图；

图18A是示出根据本发明的实施方式的集成MEMS-CMOS的俯视图的简化示图；

图18B是示出根据本发明的实施方式的集成MEMS-CMOS的侧视图的简化示图；

图18C是示出根据本发明的实施方式的集成MEMS-CMOS的俯视图的简化示图；

图18D是示出根据本发明的实施方式的集成MEMS-CMOS的侧视图的简化示图；

图19A是示出根据本发明的实施方式的集成MEMS-CMOS的俯视图的简化示图；

图19B是示出根据本发明的实施方式的集成MEMS-CMOS的侧视图的简化示图；

图19C是示出根据本发明的实施方式的集成MEMS-CMOS的俯视图的简化示图；

图19D是示出根据本发明的实施方式的集成MEMS-CMOS的侧视图的简化示图；

图20A是示出根据本发明的实施方式的集成MEMS-CMOS的俯视图的简化示图；

图20B是示出根据本发明的实施方式的集成MEMS-CMOS的俯视图的简化示图；

图21A是示出根据本发明的实施方式的集成MEMS-CMOS的俯视图的简化示图；

图21B是示出根据本发明的实施方式的集成MEMS-CMOS的侧视图的简化示图；

图21C是示出根据本发明的实施方式的集成MEMS-CMOS的俯视图的简化示图；

图21D是示出根据本发明的实施方式的集成MEMS-CMOS的侧视图的简化示图；

图22A是示出根据本发明的实施方式的集成MEMS-CMOS的俯视图的简化示图；

图22B是示出根据本发明的实施方式的集成MEMS-CMOS的俯视图的简化示图；

图23A是示出根据本发明的实施方式的集成MEMS-CMOS的俯视图的简化示图；

图23B是示出根据本发明的实施方式的集成MEMS-CMOS的俯视图的简化示图；

图24示出了根据本发明的实施方式的受保护集成MEMS-CMOS装置的简化框图；

图25示出了用于形成根据本发明的实施方式的集成MEMS-COMS装置中的保护结构的方法步骤的简化框图；

图26示出了用于形成根据本发明的实施方式的集成MEMS-COMS装置中的保护结构的方法步骤的简化框图；

图27示出了用于制造根据本发明的实施方式的集成MEMS-COMS装置的方法的简化流程图。

具体实施方式

本发明涉及MEMS(微电子机械系统)。更具体地，本发明的实施方式提供了一种用于改善包括内部传感器等的集成MEMS装置的方法和结构。仅通过举例的方式，MEMS装置可包括至少一个加速计、陀螺仪、磁传感器、压力传感器、麦克风、湿度传感器、温度传感器、化学传感器、生物传感器、惯性传感器等。但是可认识到，本发明具有更宽的应用范围。

图1A是示出包括非对称平面中的非对称装置的集成电路芯片的俯视图的简化示图。这里，两种配置100、110被示出为具有非对称装置102、112，非对称装置102、112具有上覆盖基板构件101、111的两个锚点103、113。顶部配置100具有被配置在基板101的左上部的锚103，底部配置110具有被配置在基板111的中部左侧的锚113。在这两种配置中，锚在基板的左半部接触基板，这能够导致应力、重量等的不均匀分布。这种不均匀分布能够导致性能变化，从而导致错误、劣化等。

所产生的问题的一个示例涉及作为差别化传感器装置的非对称装置，诸如差别化集成MEMS-COMS惯性装置。在操作期间，内部装置可相对于基板跨越具有一个或多个锚的锚点振荡。惯性装置的性能能够取决于装置在基板芯片上的耦合和芯片的总载荷分布。例如，当基板的一侧耦合至锚而另一侧未耦合至锚时，装置的振荡运动可能由于应力的不平均分布而变得不平衡。这种不平衡的操作可能导致惯性传感器的可靠性和精度的降低。其他类型的MEMS-COMS装置也可能遇到类似问题。

图1B是示出根据本发明的实施方式的包括了包含有虚设设计的对称平面中的非对称装置的集成电路芯片的俯视图的简化示图。这里，两种实施方式120、130被示出为具有非对称装置122、123，非对称装置122、123沿着基板121、131的中心具有锚123、133。为了使整个芯片平衡，虚设区域124、134被设置为与非对称装置122、123相邻。可以校正重量分布以变得平衡，并使锚区域位于中心。这能够改善整个芯片的平衡性，并且能够增加传感器的性能和可靠性。

图2A是示出根据本发明的实施方式的平行传感电极201的布置200的俯视图的简化示图。该传统布置200的限制是大串音电容Cct。注意这里并且在接下来的附图中，Cct表示串音电容。Cdm表示虚设电容。Cs 表示 感测电极的电容，且Cs-表示-感测电极的电容。

图2B是示出根据本发明的实施方式的分离平行传感电极211的俯视图的简化示图。该布置210具有小串音电容Cct的优点，但是会受到差别化蚀刻偏差的影响。形成分离平行传感电极211可导致不规则性，不规则性由按照变化的距离执行受控蚀刻处理的困难导致。

图3A是示出具根据本发明的实施方式的具有浮动虚设填充物302的平行传感电极301的俯视图的简化示图。该布置300的优点包括对于两个电极来说，小串音电容以及相同的蚀刻偏差。

图3B是示出具根据本发明的实施方式的具有非浮动虚设填充物312的平行传感电极311的俯视图的简化示图。该布置的优点包括降低关键串音电容且提高非关键虚设电容Cdm，保持了相同的蚀刻偏差。

图4A是示出具根据本发明的实施方式的晶片级封装(WLP)400的截面图的简化示图。WLP包括盖子，该盖子耦合到金属触点401并且包裹住上覆盖通过氧化物层分离的IC基板的MEMS装置。该布置的缺点是应力诱发的氧化物破裂或IMD破裂的势能(potential)，可能导致电路损坏。来自耦合盖子的能量和力可导致足够的压力，以使氧化物层破裂，且导致下面的电路损坏。

图4B是示出具根据本发明的实施方式的包括金属应力缓冲器411的WLP 410(类似图4A的WLP)的截面图的简化示图。这里，金属应力缓冲器411设置在盖子的接触区下方。这种布置具有减小应力诱发的氧化物破裂和电路损坏的风险。

图5A是根据本发明的实施方式的具有单屏蔽方案501的WLP500的截面图的简化示图。该布置在MEMS PM上具有不期望的Vpm-Vcm静电力。

图5B是根据本发明的实施方式的具有双屏蔽方案511的WLP 510的截面图的简化示图。该方案降低了在MEMS PM上的Vpm-Vcm静电力。

图6A是示出根据本发明的实施方式的集成MEMS-CMOS的截面图的简化示图。该布置600的缺点是CMOS电路的等离子体损坏或PID的风险。

图6B是示出根据本发明的实施方式的集成MEMS-CMOS的截面图的简化示图。该布置610包括使用MEMS跳线的布置，MEMS跳线用以耦合通孔结构611，通孔结构611可降低CMOS电路的等离子体破坏或PID的风险。在MEMS装置被蚀刻的同时，CMOS电路可保持解耦合，且然后通过MEMS跳线穿过通孔结构611而被耦合。

图7A是示出根据本发明的实施方式的集成MEMS-CMOS的截面图的简化示图。该布置的缺点是MEMS PM-CMOS电路串音(由虚线示出)。

图7B是示出根据本发明的实施方式的集成MEMS-CMOS的截面图的简化示图。该实施方式包括使用集成顶部金属屏蔽711的布置，集成顶部金属屏蔽711可降低MEMS PM-CMOS电路串音。

图8A是示出根据本发明的实施方式的集成MEMS-CMOS的路由方案的截面图的简化示图。该布置的缺点是MEMS路由-CMOS电路串音(由虚线示出)。

图8B是示出根据本发明的实施方式的集成MEMS-CMOS的金属间路由方案的截面图的简化示图。该实施方式包括使用能够降低MEMS路由-CMOS电路串音的集成金属间屏蔽811的布置。

图9A是示出具根据本发明的实施方式的集成MEMS-CMOS的截面图的简化示图。该布置的缺点是CMOS电路的等离子体破坏或PID的风险。

图9B是示出根据本发明的实施方式的包括ESD结构911的集成MEMS-CMOS的截面图的简化示图。该实施方式包括使用ESD结构911以降低CMOS电路的等离子体破坏或PID的风险的布置。

图10A是示出根据本发明的实施方式的集成MEMS-CMOS的俯视图的简化示图。该实施方式1000包括使用与图1B所需的配置类似的虚设区域具有3轴集成MEMS-CMOS装置的布置。此处，锚点集中在基板上，且虚设区域邻近3轴装置，3轴装置是非对称双质量块3轴惯性感测装置。在该实施方式中，交叉轴敏感度良好，但是质量块是小的，由于对X-Y轴装置和Z轴装置使用分离质量块。该配置可降低由于封装应力导致的差别化偏差。

图10B是示出根据本发明的实施方式的集成MEMS-CMOS的俯视图的简化示图。该布置1010包括具有使用虚设区域的3轴MEMS-CMOS装置的布置。此处，装置是非对称单质量块3轴集成惯性感测装置。相比于双质量块实施方式，较少的锚点可用于该实施方式。在该实施方式中，质量块比图10A所示的实施方式的更大，但是交叉轴敏感度比图10的实施方式的差。该配置还可降低由于封装应力导致的差别化偏差。

图10C是示出根据本发明的实施方式的集成MEMS-CMOS的俯视图的简化示图。该实施方式1020包括具有3轴集成MEMS-CMOS装置而不具有虚设区域的布置。此处，该装置是对称的单质量块3轴集成惯性感测装置。类似于图10B的实施方式，需要较少的锚点。以平衡的形状、利用增大的质量块尺寸对称地形成该装置。Z轴装置通过弹簧耦合到X-Y轴装置，且X-Y轴装置锚固于基板上。在该实施方式中，质量块与图10A和10B的相比是最大的，且交叉轴敏感度保持良好。该另一配置可降低由于封装应力导致的差别化偏差。

图11A是示出根据本发明的实施方式的集成MEMS-CMOS的俯视图的简化示图。该示图1100示出了类似于图10A所示的布置，图10A是使用虚设区域的非对称双质量块惯性感测装置。该实施方式的基板硬度是非对称的，这可提供由于封装应力导致的差别化偏差的来源。

图11B是示出具根据本发明的实施方式的集成MEMS-CMOS的侧视图的简化示图。该附图1100示出了类似于图11A所示的布置，如图所示，虚设区域耦合到基板。

图11C是示出根据本发明的实施方式的集成MEMS-CMOS的俯视图和侧视图的简化示图。该示图1120示出了使用浮动虚设区域的非对称双质量块感测装置。此处，通过使虚设区域与基板接触可降低基板的非对称硬度。这可通过经由诸如(类似于图10C的实施方式)装置的其他结构或经由锚点等耦合虚设区域来实现。在该方式中，可降低由于封装应力导致的差别化偏差。

图11D是示出根据本发明的实施方式的集成MEMS-CMOS的侧视图的简化示图。该示图1130示出了图11C所示的实施方式的侧视图。如图所示，虚设区域是浮动的，且直接合到基板，比如利用锚点。

图12A是示出根据本发明的实施方式的集成MEMS-CMOS的截面图的简化示图。该示图1200示出了集成MEMS-CMOS装置，其示出了MEMS和CMOS金属层之间的集成。该布置的缺点包括等对CMOS电路的等离子体破坏或PID的风险。

图12B是示出根据本发明的实施方式的集成MEMS-CMOS的截面图的简化示图。该实施方式1210包括使用集成在MEMS下方的电极接地环或等离子体保护环111的集成MEMS-CMOS装置。电极接地环1211包括接地，以类似于避雷针使用的金属层环，从而降低对CMOS电路的等离子体破坏或PID的风险。

图13A是示出根据本发明的实施方式的集成MEMS-CMOS的截面图的简化示图。该实施方式1300包括使用MES跳线集成的集成MEMS-CMOS装置。MEMS和CMOS被置于断开，以稍后通过MEMS跳线连接。该实施方式可降低对CMOS电路的等离子体破坏或PID的风险，但是在MEMS结构处理的过程中依然可存在等离子体破坏的风险。

图13B是示出根据本发明的实施方式的集成MEMS-CMOS的截面图的简化示图。该实施方式1310包括使用MEMS跳线的集成的集成MEMS-CMOS装置。该接地结构，可以是通孔结构1311，类似于避雷针运作，以提供去往接地的较低的电阻路径，而不是经由CMOS电路。这可降低对电路的等离子体破坏的风险。

图14A是示出根据本发明的实施方式的集成MEMS-CMOS的俯视图的简化示图。该实施方式1400包括使用停止结构的3轴集成MEMS-COMS惯性传感器。具有比如振荡器的移动部的MEMS装置，可能冒着从与另一基板的接触中受到静摩擦力的风险。通过降低在运动过程中接触的表面积，停止结构可用于降低静摩擦力的风险。如图所示，装置包括用于X-Y轴结构的停止结构以及用于Z轴结构的停止结构。

图14B是示出根据本发明的实施方式的集成MEMS-CMOS的侧视图的简化示图。该示图1410示出了图14A所示的实施方式的侧视图。如图所示，停止结构在X-Y轴和Z轴结构下方形成。这些停止机构降低了X-Y轴和Z轴结构的静摩擦力的风险。

图14C是示出根据本发明的实施方式的集成MEMS-CMOS的俯视图的简化示图。该实施方式1420包括使用可变停止结构的集成MEMS-CMOS装置。如图所示，装置包括与图14A的实施方式中的那些类似的用于X-Y轴结构的停止结构，以及用于Z轴结构而使停止结构凹陷。相比于图14A和14B所示的实施方式，这些凹陷的停止结构对于Z轴机构来说可进一步降低静摩擦力的风险。

图14D是示出根据本发明的实施方式的集成MEMS-CMOS的侧视图的简化示图。该示图1430示出了图14C所示的实施方式的侧视图。如图所示，停止结构在X-Y轴结构的下方形成，且凹陷的停止结构在Z轴结构的下方形成。

图15A是示出根据本发明的实施方式的弹簧结构的俯视图的简化示图。该实施方式1500包括耦合到装置的锚点的蛇形弹簧结构。该实施方式的缺点是在蛇形结构的接合点处的静摩擦力的风险。

图15B是示出根据本发明的实施方式的弹簧结构的俯视图的简化示图。该实施方式1510包括耦合到装置的锚点的交错或步进式蛇形结构。弹簧接合点的步进式布置降低了蛇形结构的静摩擦力的风险。

图16A是示出根据本发明的实施方式的弹簧结构的俯视图的简化示图。该实施方式1600包括具有水平段和垂直段的蟹腿(crab-leg)弹簧结构。蟹腿弹簧结构可以是用于X-Y惯性感测装置的弹簧结构。该布置的缺点是弹簧在操作过程中转动的势能。X-Y轴装置的无用转动可降低精确度和敏感度。

图16B是示出根据本发明的实施方式的弹簧结构的俯视图的简化示图。该实施方式1610包括具有水平段、垂直段以及增强段的增强式蟹腿弹簧结构。增强式蟹腿弹簧结构可以是用于X-Y惯性感测装置的弹簧结构。在具体实施方式中，增强段可以是U形结构增强段可降低弹簧旋转的风险，这可通过增大的交叉轴敏。感度来提高性能和可靠性。

图17A是示出根据本发明的实施方式的弹簧结构的俯视图的简化示图。该实施方式1700包括与图15A类似的蛇形弹簧结构。该配置的缺点是由蚀刻处理变化带来的较宽的敏感度分布。

图17B是示出根据本发明的实施方式的弹簧结构的俯视图的简化示图。该实施方式1710包括增大厚度和长度的蛇形弹簧结构。该配置的优点包括由蚀刻处理变化带来的更紧密的敏感度分布。

图18A是示出根据本发明的实施方式的集成MEMS-CMOS的俯视图的简化示图。该示图1800示出了用于Z轴惯性感测结构的电极设计。此处，电极形成为方形。该配置的缺点是由基板变形带来的较大的偏移。

图18B是示出根据本发明的实施方式的集成MEMS-CMOS的侧视图的简化示图。该示图1810是图18A所示的实施方式的侧视图。此处，虚设区域被示出为邻近于Z轴装置。

图18C是示出根据本发明的实施方式的集成MEMS-CMOS的俯视图的简化示图。该示图1820示出了用于Z轴惯性感测结构的电极设计。此处，电极形成为方形。该实施方式的优点是由基板变形带来的较小偏移。具有更集中的逆行(retrograde)金属电极可降低由基板应力带来的差别化偏移且改善性能。

图18D是示出根据本发明的实施方式的集成MEMS-CMOS的侧视图的简化示图。该示图1830是图18C所示的实施方式的侧视图。此处，虚设区域被示出为邻近于Z轴装置。

图19A是示出根据本发明的实施方式的集成MEMS-CMOS的俯视图的简化示图。该示图1900示出了盖子以及盖子到基板的焊接区域(bonding region)。该配置的缺点是对于薄基板/盖子处理来说研磨断裂的风险。跨过未受支撑的中心区域在盖子上延伸的应力可导致盖子在研磨处理中断裂。

图19B是示出根据本发明的实施方式的集成MEMS-CMOS的侧视图的简化示图。该示图1910是图19A所示的实施方式的侧视图。

图19C是示出根据本发明的实施方式的集成MEMS-CMOS的俯视图的简化示图。该示图1920示出了具有焊接区域的盖子结构以及覆盖基板的中心支撑。该实施方式的优点包括降低对于薄基板/盖子处理来说研磨断裂的风险。中心支撑可降低盖子的中心区域上的应力。这降低了由于对盖子结构进行研磨处理造成盖子断裂的风险。

图19D是示出根据本发明的实施方式的集成MEMS-CMOS的侧视图的简化示图。该示图1930是图19C所示的实施方式的侧视图。如图所示，焊接区域包括盖子周边以及盖子的中心部分。

图20A是示出根据本发明的实施方式的集成MEMS-CMOS的俯视图的简化示图。该示图2000示出了用于非对称单质量块3轴惯性传感器设计的电极配置。此处，惯性传感器包括虚设区域以及配置在基板中心附近的四组电极。水平P电极配置在基板上半部分上，而水平N电极配置在基板的下半部分上。类似地，垂直P电极配置在基板的左半部分上，而垂直N电极配置在基板的右半部分上。该配置的缺点是较差的较差轴敏感度，这是由于邻近于3轴惯性感测装置的虚设区域导致的。在具体实施方式中，虚设区域可导致由基板应力带来的差别化偏差，这导致惯性感测装置在y方向上具有不平均的性能。

图20B是示出根据本发明的实施方式的集成MEMS-CMOS的俯视图的简化示图。该示图2010示出了用于非对称单质量块3轴惯性传感器设计的电极配置。此处，惯性传感器包括虚设区域和布置在基板中心附近的四组电极。与图20A类似，垂直P电极配置在基板的左半部分上，而垂直N电极配置在基板的右半部分上。水平P电极和水平N电极配置为轮换图案，其中一组在上半部分上具有P电极而在下半部分上具有N电极，另一组以相反方式配置。该差别化配置可降低由基板应力带来的差别化偏差的效应，且可改善交叉轴敏感度。

图21A是示出根据本发明的实施方式的集成MEMS-CMOS的俯视图的简化示图。该示图2100示出了封装芯片的俯视图。

图21B是示出根据本发明的实施方式的集成MEMS-CMOS的侧视图的简化示图。该示图2110是图21A所示的实施方式的侧视图。此处，电路区域由于盖子结构被附接时带来的破坏的风险而受到限制。盖子焊接区域的高应力导致电路故障的高风险，降低了电路的有效面积。

图21C是示出根据本发明的实施方式的集成MEMS-CMOS的俯视图的简化示图。该示图2120示出了封装芯片的俯视图。

图21D是示出根据本发明的实施方式的集成MEMS-CMOS的侧视图的简化示图。该示图2130是图21C所示的实施方式的侧视图。此处，电路区域由于使用了锚点结构而扩大，以降低由盖子焊接处理带来的破坏的风险。如图所示，电路区域扩到到焊接区域下方的区域。该配置还可用于在不降低电路面积的情况下降低芯片面积。

图22A是示出根据本发明的实施方式的集成MEMS-CMOS的俯视图的简化示图。该示图2200示出了封装后装置的集成方案，其中焊接垫配置在芯片基板的一侧。该方案的缺点包括由于装置从芯片的中心偏移而造成的非对称设计。如前所述，非对称设计可导致由基板应力带来的差别化偏差。

图22B是示出根据本发明的实施方式的集成MEMS-CMOS的俯视图的简化示图。该示图2210示出了封装后装置的集成方案，其中焊接垫配置在芯片基板的每个角部。该方案的优点是对称设计而没有由芯片基板的中心区域带来的偏差，这可降低由基板应力带来的差别化偏差。

图23A是示出根据本发明的实施方式的集成MEMS-CMOS的俯视图的简化示图。该示图2300示出了与图22B所示的类似的集成方案。在该实施方式中，以平行方式封装在盖子下方的装置。该方案的缺点是由于装置的偏移带来的差别化偏差，尤其对于未配置在芯片基板中心的装置来说。

图23B是示出根据本发明的实施方式的集成MEMS-CMOS的俯视图的简化示图。该示图2310示出了与图22B所示的类似的集成方案。在该实施方式中，以同中心方式封装在盖子下方的装置。该方案可降低由于基板应力带来的差别化偏差，且因此改善装置的性能。

在实施方式中，本方法使用微制造处理，该微制造处理通过在CMOS的顶部焊接机械结构晶片且使用诸如深反应离子蚀刻(DRIE)的等离子体蚀刻处理来蚀刻机械层，在传统CMOS结构的顶部实现移动机械结构(MEMS)。在蚀刻机械层的过程中，直接连接到机械层的CMOS装置暴露于等离子体。这有时导致对CMOS电路的永久损坏，且称为等离子体诱发损坏(PID)。本发明的目的是防止或降低该PID且通过接地并为CMOS电路提供替代路径来保护底层CMOS电路，直到MEMS层完全被蚀刻。

图24示出了根据本发明的实施方式的受保护集成MEMS-CMOS装置的简化框图。如图所示，装置2400可包括接地柱2401、跳线2402、通孔2403、MEMS至地连接2404、接地2405、MEMS至跳线连接2406、CMOS至跳线连接2407、MEMS电极2408、CMOS电极2409，以及ESD(静电放电)二极管2410。CMOS电极2409是必须受到保护以免受等离子体破坏的电极。在实施方式中，采用了两级保护结构。

在实施方式中，本发明提供了制造集成MEMS-COMS装置的方法。该方法可包括提供具有表面区域的基板ji、覆盖表面区域而形成具有至少一个的CMOS电极的CMOS IC层、覆盖CMOS IC层而形成机械结构层、从机械结构层的第一部分覆盖CMOS IC层而形成一个或多个MEMS装置、形成耦合到至少一个CMOS电极的保护结构，以及从机械结构层的第二部分覆盖CMOS IC层而形成耦合到保护结构的一个或多个MEMS装置。保护结构可包括一个或多个接地柱、跳线以及ESD二极管。所得的集成MEMS-CMOS装置包括具有覆盖(覆盖基板的)CMOS IC层的MEMS层的集成装置，其中保护结构集成在MEMS层中，且耦合到MEMS层和CMOS IC层。

在实施方式中，，在接地层完全被蚀刻之前，第一级的保护来自连接到接地的CMOS电极2409。CMOS的电气接地2405是穿过CMOS基板连接到等离子体蚀刻系统的地(earth)的大导电板。这为等离子体提供了替代路径，且将MEMS电极2408连接到CMOS电极2409。

在实施方式中，第二级的保护来自用在CMOS电极2409的输入处的ESD二极管2410，其将输入节点处的大负电压进行钳位至接地。

在具体实施方式中，接地柱2401是电导电金属结构层(MEMS)的一部分，其是非移动的，在机械层(MEMS)清晰化(蚀刻)的过程中充当电气接地。

在具体实施方式中，跳线2402是电导电金属结构层的一部分，其是非移动的，其仅在机械层(MEMS)被释放(即，完成蚀刻)之后充当机械层(MEMS)和CMOS之间的电连接。

在具体实施方式中，通孔2403是电导电金通孔，提供去往机械层的连接。

在具体实施方式中，连接2404是机械结构(MEMS)与电接地2405之间的电连接。

在具体实施方式中，接地2405是通过用于限定/蚀刻标记机械结构层(MEMS)的设备连接到地的电接地。

在具体实施方式中，连接2406是跳线2和MEMS电极8之间的电连接，其用于精确化/感测机械运动。

在具体实施方式中，连接2407是跳线2402与CMOS电极2409之间的电连接，其用于精确化/感测电领域中的机械运动。

在具体实施方式中，ESD二极管2410是连接在电源供应与接地之间的静电放电保护二极管。

图25示出了用于形成根据本发明的实施方式的集成MEMS-COMS装置中的保护结构的方法步骤的简化方框图。此处示出的装置2500示出了如下步骤，其中机械层(MEMS)被释放，但没有被完全释放，即，在蚀刻过程中。装置2500中发现的元件与图24中的装置2400的那些类似。

图26示出了用于形成根据本发明的实施方式的集成MEMS-COMS装置中的保护结构的方法步骤的简化方框图。此处示出的装置2600示出了在限定或蚀刻机械(MEMS)层之前的步骤。装置2600中发现的元件与图24中的装置2400的那些类似。

图27示出了用于制造根据本发明的实施方式的集成MEMS-COMS装置的方法的简化流程图。在实施方式中，本发明提供了为集成MEMS-CMOS装置提供等离子体破坏保护的的方法。如图所示，方法2700可包括如下步骤：

2701.提供具有表面区域的基板部件；

2702.形成上覆盖表面区域的CMOS IC层，CMOS IC层具有至少一个CMOS装置；

2703.形成耦合到至少一个CMOS装置的至少一个ESD保护二极管；

2704.形成覆盖至少一个CMOS装置的电极接地环结构，电极接地环结构耦合到接地以及CMOS装置；

2705.形成覆盖CMOS IC层的MEMS层，MEMS层具有MEMS接触区域、CMOS接触区域以及至少一个MEMS装置；

2706.在CMOS接触区域的附近形成接地接触区域；

2707.经由MEMS跳线结构使MEMS接触区域与CMOS接触区域相耦合，MEMS跳线机构使至少一个MEMS装置与至少一个CMOS装置电耦合；以及

2708.执行其它所需步骤。

这些步骤仅是示例，且不应不当地限制此处的权利要求的范围。如图所示，上述方法为根据本发明的实施方式的集成装置提供了等离子体破坏保护方法。本领域技术人员能够认识到许多其它变型、改变、替换。例如，上面列出的各种步骤可以添加、去除、修改、重排列、重复、和/或重叠，如本发明的范围内所预期的那样。

还应理解，这里描述的例子和实施方式仅用于阐明的目的，且暗示本领域技术人员根据本发明做出的各种变型或改变包含在所附权利要求的范围以及本申请的精神和范围内。