一种GOA电路及显示面板的制作方法

一种goa电路及显示面板
技术领域
1.本技术涉及液晶显示技术领域，具体涉及一种goa电路及显示面板。


背景技术：

2.随着薄膜晶体管(tft)性能的提升，阵列基板行驱动(gate driver on array，简称goa)技术目前已经普遍应用于面板中。goa技术可以节省驱动ic(gate ic)，提升客户良率，实现无边框设计等。
3.请一并参阅图1-图2，其中，图1为现有技术中goa电路的电路图，图2为图1所示goa电路的驱动时序图。
4.如图1所示，现有goa电路的主要架构包括：多级级联的goa单元，其中第n级goa单元对第n级水平扫描线的充电进行控制，其中，n为自然数。所述第n级goa单元包括：分别电性连接第一节点q(n)的上拉控制模块101、上拉模块102、下传模块103、下拉维持模块104、下拉模块105以及自举电容(boast)cb。其中，g(n-4)为第n-4级扫描信号，g(n)为第n级扫描信号，g(n 5)为第n 5级扫描信号；st(n-4)为第n-4级级传信号，st(n 4)为第n 4级级传信号；vss为第一电平信号；ck(n)为第n级时钟信号；lc1为第一振荡信号，lc2为第二振荡信号。
5.其中，上拉模块包括上拉晶体管t21，其在时钟信号ck(n)的控制下输出扫描信号g(n)；下传模块包括下传晶体管t22，其在时钟信号ck(n)的控制下输出级传信号st(n 4)。而下拉模块包括第一下拉晶体管t31以及第二下拉晶体管t41，其中，第一下拉晶体管t31用于拉低扫描信号g(n)的电位，第二下拉晶体管t41用于拉低第一节点q(n)的电位。
6.如图2所示，级传信号的级传频率为80hz，级传周期为12.5毫秒，帧与帧之间的一个级传信号脉冲，时长为25μs，例如20v。一帧内部，每个时钟信号ck(n)都有271个周期(45μs)，即每个时钟信号ck作用时间为12155μs；时钟信号ck为方波，高电平可为20v，低电平为0v；各个时钟信号ck(n)与ck(n 1)之间的脉冲时间间隔为1.125μs。输入的第一电平信号vss可为4v直流信号，输入的所述第一振荡信号lc1和第二振荡信号lc2均为方波，lc1与lc2互为反向信号，方波的周期为2.5s。
7.现有goa电路中，作为输出晶体管的上拉晶体管t21需驱动整根扫描线(gate)，且要达到相应的下降时间(falling time)，因此晶体管需很大的尺寸。同时，上拉晶体管t21直接连在时钟信号线上作为其负载，时钟信号线上的电容很大。因为时钟信号线上电流由电阻和电容共通决定，具体如下公式：
[0008][0009]
x
c
＝δt/c
[0010][0011]
i＝(v
2-v1)/(r x
c
)
[0012]
当电容变大时，时钟信号线上的电流会变大，导致整个时钟信号线发热，特别是在高解析度、高刷新频率的产品上这种问题就愈发突出。发热对goa电路来说是很致命的问题，会加速器件老化，且有可能造成事故。
[0013]
因此，有必要提供一种goa电路制作液晶显示面板，以克服上述缺陷。


技术实现要素：

[0014]
本技术目的在于提供一种goa电路及显示面板，实现避免时钟信号线上的电容变大造成的时钟信号线发热的问题，同时提高电路的稳定性和使用寿命。
[0015]
本技术实施例提供一种goa电路，包括多级级联的goa单元，其中第n级goa单元对第n级水平扫描线的充电进行控制，其中，n、p均为自然数，且n＞p；所述第n级goa单元包括：上拉控制模块、上拉模块、下传模块、下拉维持模块、下拉模块以及自举电容；所述上拉控制模块，电连接第一节点，并接收第n-p级扫描信号以及第n-p级级传信号，用于拉低或拉高所述第一节点的电位；所述上拉模块，电连接所述第一节点，并接收一交流信号，用于输出第n级扫描信号，其中，所述交流信号的频率小于或等于预设频率；所述下传模块，电连接所述第一节点，并接收所述交流信号，用于输出第n p级级传信号；所述下拉维持模块，电连接所述第一节点，并接收第一电平信号、振荡信号以及所述第n级扫描信号，用于维持所述第一节点的低电位；所述下拉模块，电连接所述第一节点，并接收所述第一电平信号以及第n p 1级扫描信号，用于拉低所述第一节点的电位和拉低所述第n级扫描信号的电位；所述自举电容，电连接所述第一节点，并接收所述第n级扫描信号，用于在第n级扫描信号输出期间使得所述第一节点的电位抬升并保持抬升后的电位。
[0016]
相应地，本技术实施例还提供一种显示面板，包括阵列基板，所述阵列基板包括本技术所述的goa电路。
[0017]
本技术的有益效果为：本技术goa电路降低了电路中使用的上拉晶体管的尺寸；时钟信号线上的负载与电流变小，可减轻发热问题；同时，接入交流信号替换现有的时钟信号，交流信号包括电位相反的高低电平信号，交流信号的高电平节省了现有技术采用时钟信号的上升和下降时间，扫描信号的输出会变好；交流信号的低电平可以在空白时间拉低信号进行应力回复，降低显示时高电平应力造成的晶体管阈值电压偏移，从而提高电路的稳定性和使用寿命。
附图说明
[0018]
下面结合附图，通过对本技术的具体实施方式详细描述，以提供对本技术的技术方案以及现有技术的进一步理解。附图及其表达作为本说明书的一部分，仅用于解释本技术的技术方案，但并不构成对本技术的限制。
[0019]
图1为现有技术中goa电路的电路图。
[0020]
图2为图1所示goa电路的驱动时序图。
[0021]
图3为本技术goa电路的结构框架图。
[0022]
图4为本技术goa电路一实施例的电路图。
[0023]
图5为图4所示goa电路中交流信号的时序图。
[0024]
图6为本技术显示面板结构示意图。
具体实施方式
[0025]
下面将结合本技术实施例中的附图，对本技术实施例中的技术方案进行清楚、完整地说明，藉此阐述和解释本技术如何应用技术手段解决上述现有技术的问题。显然，所描述的实施例仅为本技术的一部分、而非全部的实施例。基于本技术中的实施例，本领域技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，均在本技术保护的范围之列。
[0026]
下面将结合图3至图5对本技术实施例提供的一种goa电路进行详细描述。
[0027]
图3为本技术goa电路的结构框架图。如图3所示，本技术实施例提供一种goa电路，包括多级级联的goa单元，其中第n级goa单元对第n级水平扫描线的充电进行控制；所述第n级goa单元包括：上拉控制模块301、上拉模块302、下传模块303、下拉维持模块304、下拉模块305以及自举电容cb。
[0028]
所述上拉控制模块301，电连接第一节点q(n),用于接收第n-p级扫描信号g(n-p)，并在第n-p级级传信号st(n-p)的控制下拉高或拉低第一节点q(n)的电位，其中，n、p均为自然数，且n>p。
[0029]
所述上拉模块302，电连接第一节点q(n),用于接收一交流信号vnew，并在所述上拉控制信号q(n)的电位控制下，输出第n级扫描信号g(n)；其中，所述交流信号vnew的频率小于或等于预设频率，即所述交流信号vnew为低频交流信号。
[0030]
所述下传模块303，电连接第一节点q(n),用于接收所述交流信号vnew，并在所述第一节点q(n)的电位控制下输出第n p级级传信号st(n p)。
[0031]
所述下拉维持模块，电连接所述第一节点q(n)，并接收第一电平信号vss、振荡信号以及所述第n级扫描信号g(n)，用于维持所述第一节点q(n)的低电位。所述振荡信号包括第一振荡信号lc1以及第二振荡信号lc2，其中，lc1与lc2的时序可参考图2。
[0032]
所述下拉模块305，电连接所述第一节点q(n)，并接收第一电平信号vss以及第n p 1级扫描信号g(n p 1)，用于在第n p 1级扫描信号g(n p 1)的控制下，拉低所述第一节点的电位和所述第n级扫描信号g(n)的电位。
[0033]
所述自举电容cb，电连接所述第一节点q(n)，并接收所述第n级扫描信号g(n)。用于在第n级扫描信号g(n)输出期间使得所述第一节点q(n)的电位抬升并保持抬升后的电位。
[0034]
示例性地，图4为本技术goa电路一实施例的电路图。如图4所示，所述goa电路所述第n级goa单元包括：上拉控制模块301、上拉模块302、下传模块303、下拉维持模块304、下拉模块305以及自举电容cb。在本实施例中，p的值取4。应注意，本实施例所取的p值仅为示例性的，不可理解为对本技术的限制。
[0035]
所述上拉控制模块301包括：一控制晶体管t11，所述控制晶体管t11的栅极接收所述第n-4级级传信号st(n-4)，第一电极用于接收所述第n-4级扫描信号g(n 4)，第二电极电性连接所述第一节点q(n)。具体的，所述控制晶体管t11采用n型薄膜晶体管，n型薄膜晶体管的漏极作为第一电极、n型薄膜晶体管的源级作为第二电极。
[0036]
所述上拉模块302包括一上拉晶体管t21，所述上拉晶体管t21的栅极电连接于所述第一节点q(n)，第一电极用于接收所述交流信号vnew，第二电极用于输出所述第n级扫描信号g(n)。具体的，所述上拉晶体管t21采用n型薄膜晶体管，其漏极作为第一电极、源极作
为第二电极。
[0037]
所述下传模块303包括一下传晶体管t22，所述下传晶体管t22的栅极电连接第一节点q(n)，第一电极用于接收交流信号vnew，其第二电极用于输出所述第n p级级传信号st(n p)。具体的，所述下传晶体管t21采用n型薄膜晶体管，其漏极作为第一电极、源极作为第二电极。
[0038]
所述下拉维持模块304电连接所述第一节点q(n)，并接收第一电平信号vss、所述第一振荡信号lc1、所述第二振荡信号lc2以及所述第n级扫描信号g(n)，用于维持所述第一节点q(n)的低电位。所述第一振荡信号lc1和第二振荡信号lc2均为方波，且所述第一振荡信号lc1与所述第二振荡信号lc2互为反向信号。其中，方波的周期为2.5s，为200个预设频率，即所述振荡信号为低频振荡信号。
[0039]
所述下拉维持模块304包括：第一维持单元以及第二维持单元，所述第一维持单元与所述第二维持单元结构相同且对称设置。
[0040]
进一步的实施例中，所述第一维持单元包括：第一晶体管t32、第二晶体管t42、第三晶体管t51、第四晶体管t52、第五晶体管t53以及第六晶体管t54，具体地，上述晶体管均采用n型薄膜晶体管，其漏极作为第一电极、源极作为第二电极。其中，所述第一晶体管t32的栅极与所述第二晶体管t42的栅极电性连接，所述第一晶体管t31的漏极用于接收所述第n级扫描信号g(n)，源极用于接收所述第一电平信号vss；所述第二晶体管t42的漏极电性连接所述第一节点q(n)，源极用于接收所述第一电平信号vss；所述第三晶体管t51的栅极和漏极用于接收所述第一振荡信号lc1，源极电性连接所述第四晶体管t52的源极；所述第四晶体管t52的栅极用于接收第n级扫描信号g(n)，源极用于接收所述第一电平信号vss；所述第五晶体管t53的栅极电性连接所述第三晶体管t51的源极，漏极用于接收所述第一振荡信号lc1，源极电性连接所述第一晶体管t32的栅极；所述第六晶体管t54的栅极用于接收第n级扫描信号g(n)，漏极电性连接所述第一晶体管t32的栅极，源极用于接收所述第一电平信号vss。
[0041]
所述第二维持单元包括：第七晶体管t33、第八晶体管t43、第九晶体管t61、第十晶体管t62、第十一晶体管t63以及第十二晶体管t64；具体地，上述晶体管均采用n型薄膜晶体管，其漏极作为第一电极、源极作为第二电极。其中，所述第七晶体管t33的栅极与所述第八晶体管t43的栅极电性连接，漏极用于接收所述第n级扫描信号g(n)，源极用于接收所述第一电平信号vss；所述第八晶体管t43的漏极电性连接所述第一节点q(n)，源极用于接收所述第一电平信号vss；所述第九晶体管t61的栅极和漏极用于接收所述第二振荡信号lc2，源极电性连接所述第十晶体管t62的漏极；所述第十晶体管t62的栅极用于接收第n级扫描信号g(n)，源极用于接收所述第一电平信号vss；所述第十一晶体管t63的栅极电性连接所述第九晶体管t61的源极，漏极用于接收所述第一振荡信号lc2，源极电性连接所述第七晶体管t33的栅极；晶体管t64的栅极用于接收第n级扫描信号g(n)，漏极电性连接所述第七晶体管t33的栅极，源极用于接收所述第一电平信号vss。
[0042]
所述下拉模块305包括：第一下拉晶体管t31，其栅极用于接收所述第n 5级扫描信号g(n 5)，其第一电极用于拉低所述第n级扫描信号g(n)的电位，其第二电极用于接收所述第一电平信号vss；第二下拉晶体管t41，其栅极用于接收所述第n 5级扫描信号g(n 5)，其第一电极用于拉低所述第一节点q(n)的电位，其第二电极用于接收所述第一电平信号vss。
具体的，所述第一下拉晶体管t31和第二下拉晶体管t41均采用n型薄膜晶体管，其漏极作为第一电极、n型薄膜晶体管的源极作为第二电极。
[0043]
图5为为图4所示goa电路中交流信号的时序图。如图5所示，所述上拉模块302和下传模块303和接入的是交流信号vnew，替换现有的时钟信号ck。所述交流信号vnew为低频交流信号，且高低信号电位相反。在所述交流信号vnew为高电平时，所述上拉模块302中的所述上拉晶体管t21可以随着第一节点q(n)打开，节省了现有采用时钟信号ck的上升和下降时间，获得较好的扫描信号输出；同时，所述交流信号vnew为低电平用于在扫描信号的空白时间(blanking t ime)拉低信号进行应力(stress)回复，降低显示时高电平的应力造成的晶体管阈值电压偏移(vth shift)，从而提高电路的稳定性和使用寿命。具体的，所述交流信号vnew为方波。所述方波的第一电位为28v，第二电位为-28v，所述第二电位对应面板显示的空白时间。
[0044]
作为对比，采用直流信号vdd替换现有的时钟信号ck，作为所述上拉模块302和所述下传模块303的接入信号。由于上拉模块302中的上拉晶体管t21上使用直流信号vdd，其效果与所述交流信号vnew的高电平相似，上拉晶体管t21可以随着第一节点q(n)打开，节省现有采用时钟信号ck的上升和下降时间，获得较好的扫描信号输出；同时由于使用下拉模块中的第一下拉晶体管t31下拉，上拉晶体管t21的尺寸可以降低，且第一下拉晶体管t31不是直接连载时钟信号线上的负载，时钟信号线上的负载减小，电流变小，且频率由以前的60hz/120hz变成直流，功耗大幅降低，发热问题可减轻。但由于上拉晶体管t21长时间接直流信号vdd，晶体管阈值偏移严重，导致信赖性变差、电路寿命变差。
[0045]
本技术goa电路使用下拉模块下拉，上拉晶体管t21的尺寸可以降低，且下拉模块不是直接连载时钟信号线上的负载，时钟信号线上的负载减小，电流变小，发热问题可减轻。同时，由于下传模块和上拉模块接入交流信号替换现有的时钟信号，而交流信号包括电位相反的高低电平信号，在交流信号为高电平时，上拉模块中的上拉晶体管t21可随着第一节点打开，节省了现有技术采用时钟信号的上升和下降时间，扫描信号的输出会变好；交流信号的低电平可以在扫描信号的空白时间拉低信号进行应力回复，降低显示时高电平应力造成的晶体管阈值电压偏移，从而提高电路的稳定性和使用寿命。
[0046]
基于同一发明构思，本技术还提供一种显示面板。图6为本技术显示面板结构示意图。如图6所示，显示面板600包括阵列基板610，所述阵列基板610包括上述的goa电路611。
[0047]
所述显示面板600可以为液晶显示面板，或oled显示面板。
[0048]
采用本技术goa电路的显示面板，可以减轻发热问题。同时，交流信号的高电平可以控制上拉晶体管随着第一节点打开，节省了现有采用时钟信号的上升和下降时间，扫描信号的输出会变好；交流信号的低电平可以在扫描信号的空白时间拉低信号进行应力回复，降低显示时高电平应力造成的晶体管阈值偏移，从而提高电路的稳定性和使用寿命。
[0049]
在本技术的描述中，术语“第一”、“第二”仅用于描述目的，以对功能和作用基本相似的相同项或相似项进行区分，并不对数量、重要性和执行次序进行限定。此外，至始至终，说明文字和附图中相同的符号或标号，用于指代功能和作用相同或相似的的元器件。
[0050]
为简化本技术的公开，在上述实施例中仅对特定例子的部件和设置、以及本技术的原理及实施方式进行阐述。上述实施例仅用于帮助理解本技术的技术方案及其核心思想。本技术对各个实施例的描述都各有侧重，某个实施例中没有详述的部分，可以参见其他
实施例的相关描述。当然，它们仅仅作为本技术的较佳实施例而被探讨，不能以此来限定本技术的权利范围。
[0051]
本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本技术各实施例的技术方案的范围。