微电子装置测试，以及相关联的方法、装置和系统与流程

优先权要求

本申请要求于2020年2月5日申请的第16/782,949号美国专利申请案“微电子装置测试，以及相关联的方法、装置和系统(microelectronicdevicetesting,andassociatedmethods,devices,andsystems)”的申请日的权益。

本公开的实施例通常涉及微电子装置。更具体地，各种实施例涉及包含数据编码的微电子装置测试，并且涉及相关的方法、装置和系统。

背景技术：

存储器装置通常作为计算机或其它电子系统中的内部半导体集成电路提供。存在许多不同类型的存储器，包含例如随机存取存储器(ram)、只读存储器(rom)、动态随机存取存储器(dram)、同步动态随机存取存储器(sdram)、电阻式随机存取存储器(rram)、双数据速率存储器(ddr)、低功率双数据速率存储器(lpddr)、相变存储器(pcm)和闪存。

存储器装置通常包含许多能够保存表示数据位的电荷的存储器单元。通常，这些存储器单元以存储器阵列布置。可通过经由相关联的字线驱动器选择性地激活存储器单元来将数据写入到存储器单元或从存储器单元检索数据。

技术实现要素：

本公开的各种实施例可以包含一种装置。所述装置可以包含存储器阵列，所述存储器阵列包含数个列平面。所述装置还可包含耦合到所述存储器阵列的至少一个电路。所述至少一个电路可经配置以针对所述存储器阵列的所述数个列平面中的每一列平面的列地址生成测试结果数据。测试结果数据可标识所述数个列平面中的每一列平面是否未通过对所述列地址的测试。所述至少一个电路还可经配置以响应于所述列平面中的两个或两个以上未通过对所述列地址的测试而将所述测试结果数据转换为第一结果。同样，所述至少一个电路可经配置以响应于没有列平面未通过对所述列地址的测试而将测试结果数据转换为第二结果。另外，所述至少一个电路可经配置以响应于一个列平面未通过对所述列地址的测试而将所述测试结果数据转换为第三结果，其中所述第三结果可标识所述一个列平面。

根据本公开的另一实施例，一种测试存储器装置的方法可包含测试存储器阵列的数个列平面的列地址。所述方法还可包含响应于所述数个列平面中的两个或两个以上列平面针对所述列地址具有缺陷状态而生成第一信号。所述方法可进一步包含响应于所述数个列平面中的每一列平面针对所述列地址具有非缺陷状态而生成第二信号。此外，所述方法可包含响应于所述数个列平面中仅一个列平面针对列地址具有缺陷状态而生成第三信号。第三信号可以标识具有缺陷状态的一个列平面的地址。

本公开的另外的实施例包含一种系统。所述系统可以包含至少一个输入装置、至少一个输出装置，以及可操作地耦合到输入装置和输出装置的至少一个处理器装置。所述系统还可以包含至少一个存储器装置，所述存储器装置可操作地耦合到至少一个处理器装置并且包括电路。所述电路可经配置以将数据写入到所述至少一个存储器装置的n个列平面中的每一列平面。所述电路还可经配置以从n个列平面中的每一列平面读取数据。此外，所述电路可经配置以将写入数据与读取数据进行比较以生成n位测试数据，其中所述n位测试数据的每一位可标识所述n个列平面中的相关联列平面是否有缺陷。所述电路可进一步经配置以响应于所述n个列平面中没有列平面有缺陷而将所述n位测试数据转换为第一m位结果，其中n的值大于m的值。此外，所述电路可经配置以响应于所述n个列平面中的两个或两个以上列平面有缺陷而将所述n位测试数据转换为不同的第二m位结果。另外，所述电路可经配置以响应于一个列通道有缺陷而将n位测试数据转换为不同的第三m位结果。

附图说明

图1是根据本公开的至少一个实施例的实例存储器装置的框图。

图2描绘了包含存储器阵列的一部分的实例存储器装置。

图3描绘了实例存储器阵列的数个存储器片块(mat)。

图4描绘了根据本公开的各种实施例的包含耦合到编码器的存储器阵列的数个存储器片块的装置。

图5是根据本公开的各种实施例的实例存储器阵列的数个存储器片块的另一图示。

图6a描绘了根据本公开的各种实施例的包含耦合到总线的数个存储器片块的实例装置。

图6b描绘了根据本公开的各种实施例的实例装置，其包含耦合到用于生成编码数据的编码器的数个存储器片块。

图7描绘了根据本公开的各种实施例的实例失败检测器模块。

图8是根据本公开的各种实施例的可用于测试存储器装置的实例流程的图。

图9是根据本公开的各种实施例的测试存储器装置的实例方法的流程图。

图10是根据本公开的各种实施例的存储器系统的简化框图。

图11是根据本公开的各种实施例的电子系统的简化框图。

具体实施方式

半导体存储器装置通常包含存储器单元阵列。通过输入到存储器装置的行和列地址信号来选择阵列中的存储器单元以供读取和写入。行和列地址信号由地址解码电路处理以选择阵列中的行线和列线来存取所需的一或多个存储器单元。

当制造半导体装置时，缺陷存储器单元可能出现在存储器阵列或子阵列中。为了挽救半导体存储装置而不管这些缺陷存储器单元，并因此提高制造过程中的总产量，通常实现冗余。冗余存储器单元位于存储器阵列中，且存储器阵列可与数个冗余存储器单元相关联。当在阵列中检测到缺陷存储器单元时，与冗余存储器单元相关联的冗余解码电路可经编程(例如，经由熔丝、反熔丝或其它编程技术)以响应缺陷存储器单元的地址。当选择缺陷存储器单元的地址用于存取时，可存取(例如，从缺陷存储器单元读取或写入)冗余存储器单元而不是缺陷存储器单元。

如下文更全面描述的，这里公开的各种实施例涉及微电子装置测试，包含对测试数据进行编码。更具体地说，各种实施例涉及测试存储器装置，标识存储器装置的缺陷列平面，如果有缺陷列平面的话，对测试数据进行编码，以及可能标识存储器装置故障(例如，在对于特定列平面地址多于一个列平面发生故障的情况下)。与常规装置相比，各种实施例可减少传输到测试电路(例如，在存储器装置内或在存储器装置外部)以标识存储器装置的哪个或哪些列平面有缺陷(如果有的话)的数据量。

尽管本文参考存储器装置描述了各种实施例，但本公开并不限于此，且所述实施例通常可适用于可包含或可不包含半导体装置和/或存储器装置的微电子装置。现将参照附图说明本公开的实施例。

图1包含根据本公开的各种实施例的实例存储器装置100的框图。存储器装置100(其在本文中可称为存储器装置)可包含例如dram(动态随机存取存储器)、sram(静态随机存取存储器)、sdram(同步动态随机存取存储器)、ddrsdram(双数据速率dram，例如ddr4sdram等)或sgram(同步图形随机存取存储器)。可集成在半导体芯片上的存储器装置100可包含存储器单元阵列102。

在图1的实施例中，存储器单元阵列102被示为包含八个存储库bank0-7。在其它实施例的存储器单元阵列102中可以包含更多或更少的库。每个存储库包含数个存取线(字线wl)、数个数据线(位线bl)和/bl，以及布置在数个字线wl和数个位线bl和/bl的交点处的数个存储器单元mc。字线wl的选择可由行解码器104执行，而位线bl和/bl的选择可由列解码器106执行。在图1的实施例中，行解码器104可以包含用于每个存储库bank0-7的相应行解码器，而列解码器106可以包含用于每个存储库bank0-7的相应列解码器。

位线bl和/bl耦合到相应感测放大器samp。来自位线bl或/bl的读取数据可由感测放大器samp放大，并通过互补本地数据线(liot/b)、传输门(tg)和互补主数据线(miot/b)传输到读取/写入放大器108。相反，从读取/写入放大器108输出的写入数据可以通过互补主数据线miot/b、传输门tg和互补本地数据线liot/b被传输到感测放大器samp，并且被写入耦合到位线bl或/bl的存储器单元mc中。

存储器装置100通常可经配置以通过各种端子(例如，地址端子110、命令端子112、时钟端子114、数据端子116和数据掩码端子118)接收各种输入(例如，来自外部控制器)。存储器装置100可包含额外端子，例如电源端子120和122。

在预期的操作期间，通过命令端子112接收的一或多个命令信号com可以通过命令输入电路152被传送到命令解码器150。命令解码器150可包含经配置以通过解码一或多个命令信号com生成各种内部命令的电路。内部命令的实例包含活动命令act和读取/写入信号r/w。

此外，通过地址端子110接收的一或多个地址信号add可以通过地址输入电路132被传送到地址解码器130。地址解码器130可经配置以将行地址xadd提供给行解码器104且将列地址yadd提供给列解码器106。尽管命令输入电路152和地址输入电路132被示为独立的电路，但是在一些实施例中，地址信号和命令信号可以通过公共电路来接收。

激活命令act可以包含响应于指示行存取的命令信号com(例如，激活命令)而被激活的脉冲信号。响应于激活信号act，可以激活指定库地址的行解码器104。结果，可以选择并激活由行地址xadd指定的字线wl。

读取/写入信号r/w可以包含响应于指示列存取的命令信号com(例如，读取命令或写入命令)而被激活的脉冲信号。响应于读取/写入信号r/w，可激活列解码器106，且可选择由列地址yadd指定的位线bl。

响应于激活命令act、读取信号、行地址xadd和列地址yadd，可以从由行地址xadd和列地址yadd指定的存储器单元mc读取数据。读取数据可以通过感测放大器samp、传输门tg、读取/写入放大器108、输入/输出电路162和数据端子116输出。此外，响应于激活命令act、写入信号、行地址xadd和列地址yadd，写入数据可以通过数据端子116、输入/输出电路162、读取/写入放大器108、传输门tg和感测放大器samp提供给存储器单元阵列102。可将写入数据写入到由行地址xadd和列地址yadd指定的存储器单元mc。

可通过时钟端子114接收时钟信号ck和/ck。时钟输入电路170可以基于时钟信号ck和ick生成内部时钟信号iclk。内部时钟信号iclk可被传送到存储器装置100的各种组件，例如命令解码器150和内部时钟生成器172。内部时钟生成器172可以生成内部时钟信号lclk，其可以被传送到输入/输出电路162(例如，用于控制输入/输出电路162的操作时间)。此外，数据掩码端子118可以接收一或多个数据掩码信号dm。当激活数据掩码信号dm时，可以禁止相应数据的重写。

根据各种实施例，输入/输出电路162可包含或可耦合到一或多个编码器，如下文更全面描述，所述编码器可经配置以从存储器单元阵列102接收测试数据，且响应于所述测试数据而生成指示一或多个列平面是否有缺陷和/或缺陷列平面的地址的一或多个信号(例如，编码信号)。

如本领域普通技术人员所理解的，“存储器片块(mat)”通常指具有多个存储器单元的存储库的子单元。每个存储器片块被定义为字线wl和位线bl延伸的范围。存储器片块可以包含两个或两个以上子片块。子片块在本文中也可以称为“列平面”。

图2描绘了包含存储器阵列200的一部分的实例装置。存储器阵列200包含存储器单元组(例如，在本文中也称为“行”)202，其中每个组202包含数个存储器片块204。如将了解，每个存储片块204可以包含数个(例如两个)列平面。换句话说，每个存储片块204可以包含数个(例如两个)子片块。此外，每个列平面包含数个列选择(cs)线206，用于存取每个列平面内的列地址处的存储器单元。仅举例来说，每一列平面可包含64个cs线。例如，一或多个感测放大器(图2中未示出)可以位于行202的相邻存储器片块之间。此外，例如，一或多个子字线驱动器(图2中未示出)可位于不同行202的相邻存储器片块之间。

此外，每一行202包含可通过冗余列选择(rcs)线存取的数个冗余存储器单元。举例来说，如果可通过行202的列平面的列选择线x存取的一或多个存储器单元发生故障，那么可通过列选择线x存取的一或多个存储器单元可使用可通过冗余列平面208的列选择地址x存取的一或多个存储器单元来替换。类似地，如果可通过行202的列平面的列选择线y存取的一或多个存储器单元发生故障，那么可通过列平面的列选择线y存取的一或多个存储器单元可使用可通过冗余列平面208的列选择地址y存取的一或多个存储器单元来替换。

如将了解，在常规装置中，如果可通过行202的单个列平面的不同cs线存取的存储器单元发生故障，那么单个列平面的不同cs线可通过冗余列平面208的相关联列选择线来替换。此外，如果可通过列平面的第一列选择线(例如，cs线a)存取的存储器单元发生故障，且可通过第二(即，不同的)列平面的第二(即，不同的)列选择线(例如，cs线b)存取的存储器单元发生故障，那么列平面的第一列选择线(例如，cs线a)可通过冗余列平面208的相关联的列选择线(例如，cs线a)来替换，并且第二列平面的第二列选择线(例如，cs线b)可通过冗余列平面208的相关联的列选择线(例如，cs线b)来替换。更具体地，如果可通过列平面220a的列选择线61(cs61)存取的一或多个存储器单元发生故障，并且可通过第二(即，不同的)列平面220b的列选择线50(cs50)存取的一或多个存储器单元发生故障，列平面220a的列选择线61(cs61)可以通过冗余列平面208的列选择线61(rcs61)来替换，并且列平面220b的列选择线50(cs50)可以通过冗余列平面208的列选择线50(rcs50)来替换。

然而，在常规装置中，不可能替换对应于同一列地址的一个以上列选择线(即，在不同存储器列平面中)。例如，如果对应于同一列地址的两列发生故障，那么可能无法替换这两列。更明确地说，如果可通过第一列平面的第一列选择线(例如，cs线a)存取的一或多个存储器单元发生故障，且可通过第二(即，不同的)列平面的同一列选择线(例如，cs线a)存取的一或多个存储器单元发生故障，那么可仅替换所述列选择线中的一个。换句话说，如果可通过列平面220a的cs61存取的一或多个存储器单元发生故障，且可通过列平面220b的cs61存取的存储器单元发生故障，那么可能无法替换这两个列选择线(即，列平面220a中的cs61和列平面220b中的cs61)。

图3示出了实例存储器阵列300的数个存储器片块。更具体地，存储器阵列300包含一组(例如，“行”)302存储器片块304。每个存储器片块包含两个(2)列平面(即两个子片块)。在常规系统和/或装置中，顺序地(即，一个接一个地)测试每一列平面以检测有故障的列平面(如果有的话)。更具体地，在测试期间，对于每个列地址，(例如，顺序地)生成每个列平面的一个位，并且基于所生成的位(例如，来自列平面的输出)，可以确定列平面对于特定列地址是否是有缺陷的(即，列平面是否包含一或多个缺陷存储器单元)。如将了解，在至少一些实例中，为了针对特定列地址测试一行存储器片块的每个列平面(即，包含35个列平面)，从该行读出35位数据(例如，从存储器装置读出35位数据)。因此，将了解，用于检测缺陷列平面的常规系统和方法是耗时且资源密集的。

图4描绘了根据本公开的各种实施例的包含耦合到编码器406的存储器阵列401的数个存储器片块的装置400。装置400可以包含和/或可以是存储器装置(例如图1的存储器装置100)的一部分。存储器阵列401可以是存储库的一部分(例如，图1所示的八个存储库bank0-7中的一者)。存储器阵列401包含一组(例如，“行”)402存储器片块404，其中每个存储器片块404包含数个(例如，两个)列平面(在此也称为“子片块”)。装置400进一步包含编码器406，其耦合到行402的每一存储器片块404并经配置以从每一存储器片块404接收数据。更具体地说，可包含一或多个电路的编码器406经配置以从行402接收(例如，基本上同时接收)第一数目的位(例如，n个位)，编码(例如，基本上同时编码)所述第一数目的位，且输出(例如，基本上同时输出)第二数目的位(例如，m个位)，其中所述第二数目的位小于所述第一数目的位(例如，m<n)。作为更具体的实例，编码器406经配置以接收来自行402的每一列平面的8个位(即，来自行402的280个位(即，35*8)且输出6个位(例如，6位编码数据)。作为非限制性实例，编码器406可位于存储器装置(例如，图1的存储器装置100)的外围电路区域内。此外，在一些实例中，数个数据放大器(图4中未示出)可定位在存储器阵列(例如，包含行402)与编码器406之间。例如，编码器406可以是输入/输出电路(例如图1的存储器装置100的输入/输出电路162)的一部分，或者可以耦合到所述输入/输出电路。

更具体地说，在装置400的预期测试操作期间，对于每一列地址，每一列平面可生成8个位，且因此在此实例中包含35个列平面(即，17.5个存储器片块)，280个(即，35*8)位在编码器406处生成并接收(例如，同时接收)。作为非限制性实例，如果通过列平面生成的每一位具有第一状态(例如，“0”)，那么列平面“通过”测试(即，列平面不包含任何缺陷存储器单元)，且如果列平面生成具有第二状态(例如，“1”)的一或多个位，那么列平面“未通过”测试(即，列平面包含一个或缺陷存储器单元)。

继续预期的测试操作，如果对于特定列地址，多于一个列平面生成具有第二状态的位(即，多于一个列平面未通过测试)，那么编码器406生成指示多于一个列平面未通过测试的m位输出。更具体地，例如，如果对于特定列地址，多于一个列平面生成具有第二状态的位(即，多于一个列平面未通过测试)，那么编码器406可以生成指示多于一个列平面未通过测试的m位输出(这里也称为“结果”或“信号”)，例如“110xxx”。

此外，如果由每一列平面生成的每一位具有第一状态(即，每一列平面通过测试)，那么编码器406生成指示每一列平面通过测试的m位输出。更具体地，例如，如果由行402的每个列平面生成的每个位具有第一状态(即，每个列平面通过测试)，那么编码器406可以生成指示没有列平面未通过测试的m位输出(这里也称为“结果”或“信号”)，例如“111xxx”。

此外，如果对于特定列地址，仅一个列平面生成具有第二状态的位(即，一个列平面未通过测试)，那么编码器406生成指示哪一个列平面未通过测试的m位输出。更具体地，如果一个列平面未通过测试，那么编码器406可以生成指示哪个列平面(例如，列平面的地址)未通过测试的m位值(例如，在“000000”与“100010”之间(即，在0-34之间))。作为更具体的实例，如果列平面0(例如，行402中的第一列平面)是生成具有第二状态(即，“1”)的位的行402的唯一列平面，那么编码器406生成“000000”(即，标识列平面0的“0”的二进制值)。作为另一实例，如果列平面9(例如，行402中的第十列平面)是生成具有第二状态(即，“1”)的位的行402的唯一列平面，那么编码器406生成“001001”(即，标识列平面9的“9”的二进制值)。作为又一实例，如果列平面33(例如，行402中的第34列平面)是生成具有第二状态(即，“1”)的位的行402的唯一列平面，那么编码器406生成“100001”(即，标识列平面33的“33”的二进制值)。此外，在此实例中，可在修复过程中使用m位值(例如，在“000000”与“100010”之间)(即，标识哪一列平面未通过测试)和特定列地址(例如，以修复未通过的列平面中的列选择线)。

图5是根据本公开的各种实施例的存储器阵列500的另一图示，所述存储器阵列500包含一组(例如，“行”)502存储器片块504。例如，图4的行402可以包含行502。在这个实例中，每个存储器片块504包含两个列平面505。此外，行502包含纠错码(ecc)单元506和冗余单元508。每个列平面505、每个ecc单元506和冗余单元508经配置以输出数个位(例如，k个位(例如，8个位))。如将了解，ecc单元506可用于校正与行相关联的错误，且冗余单元508可包含冗余存储器单元。

举例来说，行502的每一列平面505可耦合到输入/输出(i/o)电路(例如，图1的i/o电路162)，例如输入/输出(dq)垫(本文中也称为“数据垫”)。因此，在一些实例中，行502的每一列平面505可经配置以针对一个列操作读取或写入2*k个位(例如，2*8个位)。

图6a示出了根据本公开的各种实施例的装置600，所述装置600包含一组(例如，“行”)602存储器片块604。装置600可以包含和/或可以是存储器装置(例如图1的存储器装置100)的一部分。例如，图4的装置400可以包含装置600。例如，行602可以是存储库的一部分(例如，图1所示的八个存储库bank0-7中的一者)。

在测试操作期间，对于特定列地址，数个位(例如，8个位)可通过总线603写入到行602的每一列平面。因此，在此实例中，280个位(即，35*8)可被写入到行602。此外，可从行602的每一列平面读取数个位(例如，8个位)。因此，在此实例中，280个位(即，35*8)可从行602读取。此外，可将写入到行602的每一列平面的位与从每一列平面读取的位进行比较，以检测特定列地址的缺陷列平面(如果有的话)。

图6b示出了根据本公开的各种实施例的装置600，所述装置600包含耦合到编码器606的行602。在此图示中，可包含图4的编码器406的编码器606包含比较及压缩模块608、编码模块610、通过/失败模块612、失败检测器模块614和输出模块616。例如，编码器606可以是输入/输出电路(例如图1的存储器装置100的输入/输出电路162)的一部分，或者可以耦合到所述输入/输出电路。

如上参考图6a所述，在预期的测试操作期间，对于特定列地址，可以将数个位(例如，8个位)写入行602的每个列平面。更具体地说，在一个实例中，可将各自具有高状态(例如，1)的8个位写入行602的每一列平面的特定列地址。随后，可从行602的每一列平面的特定列地址读取8个位，且可将读取位与写入位进行比较(即，通过比较及压缩模块608)，且生成压缩结果(即，通过比较及压缩模块608)。更具体地说，如果8个读取位中的每一个与8个写入位匹配，那么比较及压缩模块608可针对相关联列平面的特定列地址生成具有第一状态(例如，“0”)的位(即，指示所述列平面通过对所述特定列地址的测试)。另一方面，如果8个读取位中的至少一个与8个写入位不匹配，那么比较及压缩模块608可针对相关联列平面的特定列地址生成具有第二状态(例如，“1”)的位(即，指示所述列平面未通过对所述特定列地址的测试)。因此，如将了解，比较及压缩模块608可生成n位输出(例如，35位输出)，其中输出的每一位的状态指示相关联列平面是通过还是未通过对特定列地址的测试。

继续此实例，n位输出被传送到编码模块610、通过/失败模块612和失败检测器模块614。编码模块610可经配置以接收n位输出且生成已编码的m位输出，其中m的值小于n的值。更具体地说，例如，编码模块610可响应于接收到35位输入而生成6位输出。类似于以上参考图4所描述的过程，已编码的m位输出可标识未通过测试的列平面编号(例如，列平面地址)。举例来说，如果列平面25(例如，行602中的第26列平面)未通过测试(即，针对特定列地址)，那么编码模块610可生成“011001”(即，标识列平面25的“25”的二进制值)。应了解，如果一个以上列平面未通过测试(即，针对特定列地址)，那么编码模块610的m位输出可不指示多于一个列平面未通过测试(例如，m位输出可仅标识一个列平面)。更具体地，例如，如果列平面25和27都未通过测试(即，对于特定列地址)，那么编码模块610的m位输出可以是两个可能值之一(例如，“011001”(即，标识列平面25的“25”的二进制值)或“011011”(即，标识列平面27的“27”的二进制值))。

通过/失败模块612还可以经配置以接收n位输出。如果n位输出指示行602的每个列平面通过测试(即，针对特定列地址)，那么通过/失败模块612可生成m位输出(本文中也称为“结果”或“信号”)，例如“111xxx”。否则，通过/失败模块612可不生成输出，可生成空(null)输出，或可生成指示至少一个列平面未通过测试的另一输出。

失败检测器模块614还可经配置以接收n位输出。图7示出了根据本公开的一或多个实施例的实例失败检测器模块700。例如，图6b的失败检测器模块614可包含失败检测器模块700。

参考图7，失败检测器模块700经配置以在编码模块702和比较器模块706处接收n位输出708。可起到与图6b的编码模块610相同或类似的作用的编码模块702可接收n位输出708并生成已编码的m位输出710，其中m小于n。已编码的m位输出710可标识未通过测试的列平面编号(例如，在“000000”与“100010”之间)。如上所述，即使n位输出708指示一个以上列平面未通过测试，m位输出710也可仅标识未通过测试的列平面中的一个。

继续此实例，解码模块704可接收m位输出710并生成n位输出712，所述m位输出712可通过比较器模块706与n位输出708进行比较。如上所述，如果多于一个列平面未通过测试，那么m位输出710可仅指示单个列平面地址，且因此n位输出712可仅指示单个列平面未通过测试。因此，如果多于一个列平面未通过测试，那么n位输出708可指示多于一个列平面未通过测试，且n位输出712将不等于n位输出708。因此，在此实例中，比较器模块706可生成m位输出714(本文中也称为“结果”或“信号”)，例如“110xxx”。另一方面，如果只有一个列平面未通过测试，那么n位输出712将等于n位输出708，且比较器模块706例如可不生成输出，可生成空输出或可生成指示不超过一个列平面未通过测试的另一输出。

图8是根据本文所述的至少一个实施例的可用于测试存储器装置的实例流程800的图。在一些实施例中，流程800的至少一部分可以是图6b的装置600的操作(例如，装置600的输出模块616)的实例。流程800可开始于框802，其中从通过/失败模块612接收信号(见图6b)。如果从通过/失败模块612接收的信号指示每个列平面通过测试(即，针对特定列地址)，那么输出模块616可生成m位输出(例如，“111xxx”)。否则，如果从通过/失败模块612接收的信号指示至少一个列平面未通过测试，那么流程800可前进至框804，其中从失败检测器模块614接收信号(见图6b)。如果从失败检测器模块614接收的信号指示一个以上列平面未通过测试(即，针对特定列地址)，那么输出模块616可生成不同的m位输出(例如，“110xxx”)。否则，如果从失败检测器模块614接收的信号指示仅一个列平面未通过测试(即，针对特定列地址)，那么流程800可进行到框806，其中将从编码模块610接收的信号(例如，标识未通过测试的列平面的编号(例如，地址)的m位输出)作为输出(例如，输出模块616)传送。

图9是根据本公开的各种实施例的测试存储器装置的实例方法900的流程图。方法900可以根据本公开中描述的至少一个实施例来安排。在一些实施例中，方法900可由装置或系统执行，例如图1的存储器装置100、图4的装置400、图6a和6b的装置600、图7的失败检测器模块700、图10的存储器系统1000和/或图11的电子系统1100或另一装置或系统。尽管被示出为离散的块，但是取决于期望的实施方案，各种块可以被划分为附加的块、组合为更少的块或者被去除。

方法900可开始于框902，其中可测试存储器装置的数个列平面的列地址，且方法900可前进到框904。例如，对于数个列地址中的第一列地址，可以写入数个列平面(例如，通过图6a的总线603)。此外，可从所述数个列平面读取数据，且可将写入数据与读取数据进行比较(例如，通过图6b的编码器606)以确定列平面中的每一个的状态(例如，有缺陷或无缺陷)。

在框904处，可响应于所述数个列平面中的两个或两个以上列平面针对列地址具有缺陷状态而生成第一信号，且方法900可前进到框906。举例来说，如果确定两个或两个以上列平面有缺陷(例如，基于在框902处执行的测试)，那么装置(例如，图6b的编码器606)可生成m位信号(例如，110xxx)。

在框906处，可响应于所述数个列平面中的每一列平面具有非缺陷状态而生成第二信号，且方法900可前进到框908。举例来说，如果列平面中的每一个被确定为无缺陷(例如，基于在框902处执行的测试)，那么装置(例如，图6b的编码器606)可以生成m位信号(例如，111xxx)。

在框908处，可响应于数个列平面中仅一个列平面针对列地址具有缺陷状态而生成第三信号。举例来说，如果仅一个列平面被确定为有缺陷(例如，基于在框902处执行的测试)，那么装置(例如，图6b的编码器606)可生成标识一个有缺陷的列平面的m位信号。更具体地说，例如，如果列平面25是具有缺陷状态的唯一列平面，那么装置可生成“011001”，其为“25”的二进制值。

可以对方法900进行修改、添加或省略而不脱离本公开的范围。例如，方法900的操作可以不同的顺序来实现。例如，框906处的动作可以在框904的动作之前发生。此外，所概述的操作和动作仅作为实例来提供，并且所述操作和动作中的一些可以是任选的、被组合成更少的操作和动作，或者被扩展成附加的操作和动作，而不减损所公开的实施例的本质。例如，方法可包含一或多个动作，其中可生成测试数据，所述测试数据包括所述数个列平面中的每一列平面的一个位(例如，指示缺陷或非缺陷状态)。作为另一实例，一种方法可包含一或多个动作，其中可将第一信号、第二信号和/或第三信号传送到测试/修复电路(例如，在存储器装置上或在存储器装置外部)。此外，举例来说，一种方法可包含一或多个动作，其中列平面的一或多个列选择线可使用存储器装置的冗余列平面的冗余列线来替换。

应注意，可针对存储器阵列的每一列地址执行本文所描述的各种操作。因此，例如，虽然一组存储器片块的每个列平面可以通过对第一列地址的测试(或者对于未通过测试的一个列平面可以替换第一列地址)，但是两个以上的列平面可能未通过对不同的第二列地址的测试。还应注意，在一些情况下，如果在存储器阵列的相关联行区段中存在缺陷，那么两个或两个以上列平面可能未通过。在这种情况下，可以通过替换有缺陷的行区段来修复缺陷。换句话说，即使存储器装置的两个或两个以上列平面未通过对特定列地址的测试，所述存储器装置可能不一定被表征为“失败装置”或“失败芯片”。相反，在一些情况下，可能需要额外的测试。例如，为了检测行区段中是否存在一或多个缺陷，可对行区段的额外(例如，大部分或全部)列地址执行测试。

如将了解，读取和编码(例如，大体上同时读取和/或大体上同时编码)测试数据可加速测试存储器装置的过程(例如，与顺序地测试列平面的常规方法相比)。减少的测试时间可允许在一时间范围内测试更多数量的装置，因此可能降低装置(例如，dram装置)的测试和修复成本。

还公开了一种存储器系统。根据各种实施例，存储器系统可包含存储器装置(例如，图1的存储器装置100)，所述存储器装置包含一或多个存储器单元阵列。图10是根据本文所描述的一或多个实施例实现的存储器系统1000的简化框图。可包含例如半导体装置的存储器系统1000包含存储器阵列1002和电路1004，其仅可包含例如编码器(例如图4的编码器406或图6b的编码器606)，如本文所述。可包含数个存储库的存储器阵列1002可包含数个存储器单元。电路1004可操作地与存储器阵列1002耦合，可经配置以用于实施本文所公开的一或多个实施例。存储器系统1000还可包含耦合到存储器阵列1002及/或电路1004的控制器(图10中未示出)。

还公开了一种电子系统。根据各种实施例，所述电子系统可包含存储器装置，所述存储器装置包含数个存储器管芯，每一存储器管芯具有存储器单元阵列。每一存储器单元可包含存取晶体管和可操作地与所述存取晶体管耦合的存储器元件。

图11是根据本文所描述的一或多个实施例实现的电子系统1100的简化框图。电子系统1100包含至少一个输入装置1102，其可以包含例如键盘、鼠标或触摸屏。电子系统1100还包含至少一个输出装置1104，例如监视器、触摸屏或扬声器。输入装置1102和输出装置1104不必彼此分离。电子系统1100进一步包含存储装置1106。输入装置1102、输出装置1104和存储装置1106可以耦合到处理器1108。电子系统1100进一步包含耦合到处理器1108的存储器系统1110。存储器系统1110可以包含图10的存储器系统1000。电子系统1100可以包含例如计算、处理、工业或消费产品。例如但不限于，电子系统1100可包含个人计算机或计算机硬件组件、服务器或其它联网硬件组件、数据库引擎、入侵预防系统、手持式装置、平板计算机、电子笔记本、相机、电话、音乐播放器、无线装置、显示器，芯片集、游戏、车辆或其它已知系统。

本公开的各种实施例可以包含一种装置。所述装置可以包含存储器阵列，所述存储器阵列包含数个列平面。所述装置还可包含耦合到所述存储器阵列的至少一个电路。所述至少一个电路可经配置以针对所述存储器阵列的所述数个列平面中的每一列平面的列地址生成测试结果数据。测试结果数据可标识所述数个列平面中的每一列平面是否未通过对所述列地址的测试。所述至少一个电路还可经配置以响应于所述列平面中的两个或两个以上未通过对所述列地址的测试而将所述测试结果数据转换为第一结果。同样，所述至少一个电路可经配置以响应于没有列平面未通过对所述列地址的测试而将测试结果数据转换为第二结果。另外，所述至少一个电路可经配置以响应于一个列平面未通过对所述列地址的测试而将所述测试结果数据转换为第三结果，其中所述第三结果可标识所述一个列平面。

根据本公开的另一实施例，一种测试存储器装置的方法可包含测试存储器阵列的数个列平面的列地址。所述方法还可包含响应于所述数个列平面中的两个或两个以上列平面针对所述列地址具有缺陷状态而生成第一信号。所述方法可进一步包含响应于所述数个列平面中的每一列平面针对所述列地址具有非缺陷状态而生成第二信号。此外，所述方法可包含响应于所述数个列平面中仅一个列平面针对列地址具有缺陷状态而生成第三信号。第三信号可以标识具有缺陷状态的一个列平面的地址。

本公开的另外的实施例包含一种系统。所述系统可以包含至少一个输入装置、至少一个输出装置，以及可操作地耦合到输入装置和输出装置的至少一个处理器装置。所述系统还可以包含至少一个存储器装置，所述存储器装置可操作地耦合到至少一个处理器装置并且包括电路。所述电路可经配置以将数据写入到所述至少一个存储器装置的n个列平面中的每一列平面。所述电路还可经配置以从n个列平面中的每一列平面读取数据。此外，所述电路可经配置以将写入数据与读取数据进行比较以生成n位测试数据，其中所述n位测试数据的每一位可标识所述n个列平面中的相关联列平面是否有缺陷。所述电路可进一步经配置以响应于所述n个列平面中没有列平面有缺陷而将所述n位测试数据转换为第一m位结果，其中n的值大于m的值。此外，所述电路可经配置以响应于所述n个列平面中的两个或两个以上列平面有缺陷而将所述n位测试数据转换为不同的第二m位结果。另外，所述电路可经配置以响应于一个列通道有缺陷而将n位测试数据转换为不同的第三m位结果。

根据惯例，附图中所示的各种特征可能不按比例绘制。本公开中所呈现的说明并不意味着是任何特定设备(例如，装置、系统等)或方法的实际视图，而仅仅是用于描述本公开的各种实施例的理想化表示。因此，为了清楚起见，各种特征的尺寸可以任意扩大或缩小。此外，为了清楚起见，可以简化一些附图。因此，附图可能未描绘给定设备(例如，装置)的所有组件或特定方法的所有操作。

如本文中所使用的，术语“装置”或“存储器装置”可以包含具有存储器的装置，但不限于仅具有存储器的装置。例如，装置或存储器装置可以包含存储器、处理器和/或其它组件或功能。例如，装置或存储器装置可以包含片上系统(soc)。

如本文中所使用的，除非另有说明，术语“半导体”应当被广泛地解释为包含微电子和mems器件，其可以使用或不使用半导体功能来操作(例如，磁存储器、光学装置等)。

在本文中所使用的术语，特别是在所附权利要求中使用的术语(例如，所附权利要求的正文)通常被认为是“开放式”术语(例如，术语“包含”应解释为“包含但不限于”，术语“具有”应解释为“至少具有”，术语“包含”应解释为“包含但不限于”等)。

另外，如果想要特定数目的引入的权利要求陈述，那么在权利要求中将明确地叙述这种意图，并且在不存在这种陈述的情况下，该意图不存在。例如，为帮助理解，以下所附权利要求可以包含介绍性短语“至少一个”和“一或多个”的使用以引出权利要求陈述。然而，这样的短语的使用不应被解释为暗示由不定冠词“一”或“一个”引述的权利要求将包含这样的引述的权利要求的任何特定权利要求限制于仅包含一个这样的引述的实施方案，即使当同一权利要求包含介绍性短语“一或多个”或“至少一个”和不定冠词如“一”或“一个”(例如，“一”和/或“一个”应解释为意指“至少一个”或“一或多个”)；对于用于引入权利要求陈述的定冠词的使用也是如此。如本文中所使用的，“和/或”包含一或多个相关联的所列项目的任何和所有组合。

另外，即使明确列举了特定数目的引入的权利要求列举，但应理解，这种列举应解释为意指至少所列举的数目(例如，在无其它修饰语的情况下，仅“两个列举”的列举意指至少两个列举，或两个或两个以上列举)。此外，在使用类似于“a、b和c等中的至少一个”或“a、b和c等中的一或多个”的惯例的那些情况下，通常这样的构造旨在包含单独的a、单独的b、单独的c、a和b一起、a和c一起、b和c一起或a、b和c一起等。例如，术语“和/或”的使用旨在以这种方式解释。

此外，无论在说明书、权利要求书还是附图中，呈现两个或两个以上可选术语的任何分离的词语或短语应被理解为预期包含所述术语之一、任一所述术语或两者的可能性。例如，短语“a或b”应理解为包含“a”或“b”或“a和b”的可能性。

另外，术语“第一”、“第二”、“第三”等的使用在本文中不一定表示元件的特定顺序或数目。通常，术语“第一”、“第二”、“第三”等用于区分作为通用标识符的不同元件。没有示出术语“第一”、“第二”、“第三”等表示特定顺序的情况下，这些术语不应被理解为表示特定顺序。此外，没有示出术语“第一”、“第二”、“第三”等表示特定数目个元件，这些术语不应被理解为表示特定数目个元件。

以上描述并在附图中示出的本公开的实施例并不限制本公开的范围，本公开的范围由所附权利要求及其法律等同物的范围涵盖。任何等同的实施方案都在本公开的范围内。实际上，除了本文所示和所述的那些之外，本公开内容的各种修改(例如所述要素的替代有用组合)将根据说明书对本领域技术人员变得显而易见。这些修改和实施例也落入所附权利要求和等同物的范围内。