存储器件及其操作方法与流程

本发明的实施例涉及存储器件及其操作方法。

背景技术：

常见类型的集成电路存储器是静态随机存取存储器(sram)器件。sram器件包括存储器单元阵列。每个存储器单元使用连接在上基准电位和下基准电位之间的预定数量的晶体管，从而由待存储的信息占据两个存储节点之一，其中互补信息存储在其他存储节点处。在一个实例中，sram存储器单元布置包括六个晶体管。sram单元中的每个位存储在六个晶体管中的四个上，这四个晶体管形成交叉耦合反相器。剩余的两个晶体管连接至字线，该字线通过选择性地将存储器单元连接至位线来控制在读取和写入操作期间对存储器单元的存取。

技术实现要素：

根据本发明的一个方面，提供了一种存储器件，包括：多个存储器单元，布置成由多个行和多个列构成的矩阵，其中，矩阵的多个列中的第一列包括：多个存储器单元中的第一多个存储器单元，第一对位线，连接至第一多个位单元中的每个，以及第二对位线，通过多个开关可连接至第一对位线。

根据本发明的另一个方面，提供了一种存储器件，包括：多个存储器单元，布置成由多个行和多个列构成的矩阵，其中，多个列中的每个包括多个存储器单元中的第一多个存储器单元；多个第一位线对，其中，多个第一位线对中的每个第一位线对连接至多个列中的列的第一多个存储器单元；以及多个第二位线对，其中，多个第二位线对中的每个第二位线对与多个第一位线对中的第一位线对关联，并且其中，每个第二位线对通过多个开关可连接至关联的第一位线对。

根据本发明的又一个方面，提供了一种用于操作存储器件的方法，方法包括：接收用于将数据写入存储器件的写入使能信号；响应于接收写入使能信号而选择存储器件的第一列；对与第一列关联的第一位线对预充电；以及将与第一位线对关联的第二位线对连接至第一位线对，其中，第二位线对可通过多个开关连接至第一位线对。

附图说明

当与附图一起阅读时，根据以下详细描述可以最好地理解本发明的各方面。应注意，根据行业中的标准实践，各种部件未按比例绘制。实际上，为了清楚的论述，各种部件的尺寸可任意地增大或减小。

图1是根据一些实施例的示例性存储器件的示意图。

图2是示出根据一些实施例的示例性单元阵列的示例性存储器件的示意图。

图3是示出根据一些实施例的示例性输入/输出电路的示例性存储器件的示意图。

图4是示出根据一些实施例的示例性负电压发生器电路的示例性存储器件的示意图。

图5是示出根据一些实施例的带有示例性均衡器开关的示例性存储器件的示意图。

图6是根据一些实施例的另一个示例性存储器件的示意图。

图7是示出根据一些实施例的带有双端口单元的示例性存储器件的示意图。

图8是示出根据一些实施例的用于操作存储器件的示例性方法的流程图。

具体实施方式

以下公开内容提供了许多不同的实施例或实例，用于实施所提供的主题的不同特征。下面描述了元件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考数字和/或字符。该重复是为了简明和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。

而且，为了便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相对术语，以描述如图所示的一个元素或部件与另一个(或另一些)元素或部件的关系。除了图中所示的方位外，空间相对术语旨在涵盖器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，而本文使用的空间相对描述符可以类似地作出相应的解释。

根据一些公开的实例，提供了带有附加对的位线的存储器件。更具体而言，提供了带有附加位线对以改善sram器件在写入操作期间的性能的sram器件。附加位线对可选择性地连接至现有位线对以进行写入操作。这便提高了存储器件针对写入操作的性能，正如以下公开内容的节段所解释的。在一些实施例中，附加位线对在与现有位线对的金属层不同的金属层中形成。例如，附加位线对在比现有位线对的金属层更高的金属层中形成。也就是说，如果现有位线对在金属层1中形成，则附加位线对在金属层2或更高的金属层中形成。

图1是示出根据一些实施例的示例性存储器件100的示意图。如图1所示，存储器件100包括字线驱动电路102、单元阵列104、多路复用器106以及写入驱动电路108。然而，在阅读本发明之后对于本领域的普通技术人员显而易见的是，存储器件100可包括图1中未示出的附加元件。例如，存储器件100可包括预充电电路、读取选择电路、写入选择电路等。

单元阵列104包括布置成由行和列构成的矩阵的多个单元(也称为位单元或存储器单元)。多个存储器单元中的每个可操作以存储一位信息(即，位值0或位值1)。此外，单元阵列104包括多个字线、多个位线对以及多个附加位线对(未示出)。单元阵列104中的每个单元连接至字线和位线对以进行读取操作，并且连接至字线、位线对以及附加位线对以进行写入操作。

字线驱动电路102可操作以选择单元阵列104的字线，并且将所选的字线充电至逻辑高以进行读取操作或写入操作。在示例性实施例中，字线驱动电路120是解码器电路，该解码器电路包括多个逻辑运算符以对地址线上的电位解码来选择字线进行充电。地址线充电至逻辑高(即，近似等于第一预定义电位)或逻辑低(即，近似等于第二预定义电位)。第一预定义电位近似等于电源电压(即，vdd)。第二预定电位近似等于接地电压或零伏。然而，可以采用其他合适的逻辑低电压和逻辑高电压。逻辑高由位值1表示，并且逻辑低由位值0表示。

多路复用器106可操作以选择单元阵列104的列，并将与所选列关联的位线对预充电至预定电压以进行读取操作。此外，多路复用器106可操作以选择单元阵列104的列，并将与所选列关联的位线对和附加位线对都预充电至预定电压以进行写入操作。写入驱动电路108可操作以将一位信息写入连接至多个字线中的一个所选字线和多个位线对中的所选位线对的一个或多个位单元。

图2是更详细地示出根据一些实施例的单元阵列104的示例性存储器件100的示意图。如图2所示，单元阵列104包括多个单元，例如，单元202[0][n-1]、……、单元202[m-1][n-1]、单元202[m][n-1]、……、单元202[2m-1][n-1]、单元202[0][n]、……、单元202[m-1][n]、单元202[m][n]、……、以及单元202[2m-1][n]。多个单元的示例性单元包括一对交叉耦合反相器(也称为q和qbar，其中qbar是q的互补)以存储一位信息。交叉耦合反相器连接至授予对存储在交叉耦合反相器中的信息的存取的一对存取晶体管。在示例性实施例中，使用四个晶体管、六个晶体管或八个晶体管形成单元阵列104的多个单元。此外，单元阵列104的多个单元是单端口单元或多端口(诸如，双端口和三端口)单元。

多个单元布置成由多个列和多个行构成的矩阵。例如，标记为202[0][n-1]、……、202[m-1][n-1]、202[m][n-1]、……、202[2m-1][n-1]的第一多个单元布置在第[n-1]列204。此外，标记为202[0][n]、……、202[m-1][n]、202[m][n]、……、202[2m-1][n]的另外第一多个单元布置在第[n]列206。虽然单元阵列104被示出为仅包括两个列，即第[n-1]列204和第[n]列206，在阅读本发明之后对于本领域的普通技术人员显而易见的是，单元阵列104可包括不同数量的列。例如，单元阵列104可包括32、64、128、256、512或1024个列。

继续图2，标记为202[0][n-1]和202[0][n]的第二多个单元布置在第[0]行。此外，标记为202[m-1][n-1]和202[m-1][n]的另外第二多个单元布置在第[m-1]行。类似地，标记为202[m][n-1]和202[m][n]的另外第二多个单元布置在第[m]行，继续到布置在单元阵列104的第[2m-1]行的标记为202[2m-1][n-1]和202[2m-1][n]的另外第二多个单元。在阅读本发明之后对于本领域的普通技术人员显而易见的是，单元阵列104包括预定数量的行。例如，单元阵列104可包括32、64、128、256、512或1024个行。

多个行中的行的每个单元连接至字线wl。例如，并且如图2所示，第[0]行的单元202[0][n-1]和单元202[0][n]连接至第[0]个字线wl[0]216[0]。此外，第[m-1]行的单元202[m-1][n-1]和单元202[m-1][n]连接至第[m-1]个字线wl[m-1]216[m-1]。类似地，第[m]行的单元202[m][n-1]和单元202[m][n]连接至第[m]个字线wl[m]216[m]，继续到连接至第[2m-1]个字线wl[2m-1]

216[m-1]的第[2m-1]行的单元202[2m-1][n-1]和单元202[2m-1][n]。

另外，多个列中的列的每个单元连接至位线对(即，位线和互补位线，分别也称为下位线(lbl)和下位线条(lblb))。例如，第[n-1]列204的第一多个单元与第[n-1]个位线对关联，并且可连接至第[n-1]个位线对。也就是说，布置在在第[n-1]列204的标记为202[0][n-1]、……、202[m-1][n-1]、202[m][n-1]、……、202[2m-1][n-1]的第一多个单元与第[n-1]个位线lbl[n-1]208a[n-1]和第[n-1]个互补位线lblb[n-1]208b[n-1]关联，并且可连接至第[n-1]个位线lbl[n-1]208a[n-1]和第[n-1]个互补位线lblb[n-1]208b[n-1]。类似地，第[n]列206的第一多个单元与第[n]个位线对关联，并且可连接至第[n]个位线对。也就是说，标记为202[0][n]、……、202[m-1][n]、202[m][n]、……、202[2m-1][n]并且布置在第[n]列206的另外第一多个单元与第[n]个位线lbl[n]208a[n]和第[n]个互补位线lblb[n]208b[n]关联，并且可连接至第[n]个位线lbl[n]208a[n]和第[n]个互补位线lblb[n]208b[n]。

此外，如图2所示，单元阵列104的每个位线对与附加位线对(即，附加位线和附加互补位线，也分别称为较高位线hbl和较高位线条hblb)关联可连接至附加位线对。例如，第[n-1]个位线对与第[n-1]个附加位线对关联，并且可连接至第[n-1]个附加位线对。更具体而言，第[n-1]个位线对的第[n-1]个位线lbl[n-1]208a[n-1]与第[n-1]个附加位线对的第[n-1]个附加位线hbl[n-1]210a[n-1]关联可连接至第[n-1]个附加位线对的第[n-1]个附加位线hbl[n-1]210a[n-1]。类似地，第[n-1]个位线对的第[n-1]个互补位线lblb[n-1]208b[n-1]与第[n-1]个附加位线对的第[n-1]个附加互补位线hblb[n-1]210b[n-1]关联，并且可连接至第[n-1]个附加位线对的第[n-1]个附加互补位线hblb[n-1]

210b[n-1]。

另外，第[n]个位线对与第[n]个附加位线对关联，并且可连接至第[n]个附加位线对。更具体而言，第[n]个位线对的第[n]个位线lbl[n]208a[n]与第[n]个附加位线对的第[n]个附加位线hbl[n]210a[n]关联，并且可连接至第[n]个附加位线对的第[n]个附加位线hbl[n]210a[n]。类似地，第[n]个位线对的第[n]个互补位线lblb[n]208b[n]与第[n]个附加位线对的第[n]个附加互补位线hblb[n]210b[n]关联，并且可连接至第[n]个附加位线对的第[n]个附加互补位线hblb[n]210b[n]。

在示例性实施例中，第[n-1]个位线对的第[n-1]个位线lbl[n-1]208a[n-1]可通过多个第[n-1]个开关连接至第[n-1]个附加位线对的第[n-1]个附加位线hbl[n-1]210a[n-1]。在其他实施例中，第[n-1]个位线对的第[n-1]个位线lbl[n-1]208a[n-1]可在每m行之后通过开关连接至第[n-1]个附加位线对的第[n-1]个附加位线hbl[n-1]210a[n-1]，其中m是预定的。例如，第[n-1]个位线对的第[n-1]个位线lbl[n-1]208a[n-1]可在第一m行之后(即，在行号[0]至[m-1]之后)通过第[n-1]个第一开关212a0[n-1]连接至第[n-1]个附加位线对的第[n-1]个附加位线hbl[n-1]210a[n-1]，并且在下一m行之后(即，在行号[m]至[2m-1]之后)通过第[n-1]个第二开关212a1[n-1]进行连接。在示例性实施例中，m行包括在16行和256行之间。

当多个第[n-1]个开关中的一个或多个开关接通时，第[n-1]个位线对的第[n-1]个位线lbl[n-1]208a[n-1]连接至第[n-1]个附加位线对的第[n-1]个附加位线hbl[n-1]210a[n-1]。例如，当第[n-1]个第一开关212a0[n-1]和第[n-1]个第二开关212a1[n-1]中的一个或两个接通时，第[n-1]个位线对的第[n-1]个位线lbl[n-1]208a[n-1]连接至第[n-1]个附加位线对的第[n-1]个附加位线hbl[n-1]210a[n-1]。通过扩展，当第[n-1]个第一开关212a0[n-1]和第[n-1]个第二开关212a1[n-1]都截止时，第[n-1]个位线对的第[n-1]个位线lbl[n-1]208a[n-1]与第[n-1]个附加位线对的第[n-1]个附加位线hbl[n-1]210a[n-1]断开连接。

在示例性实施例中，第[n-1]个第一开关212a0[n-1]和第[n-1]个第二开关212a1[n-1]中的每个是n沟道金属氧化物半导体(nmos)晶体管。然而，其他类型的晶体管，例如，金属氧化物半导体场效应晶体管(mosfet)、p沟道金属氧化物半导体(pmos)晶体管、互补金属氧化物半导体(cmos)晶体管等在本发明的范围内。第[n-1]个第一开关212a0[n-1]和第[n-1]个第二开关212a1[n-1]中的每个的源极连接至第[n-1]个位线lbl[n-1]208a[n-1]，并且第[n-1]个第一开关212a0[n-1]和第[n-1]个第二开关212a1[n-1]中的每个的漏极连接至第[n-1]个附加位线hbl[n-1]210a[n-1]。然而，第[n-1]个第一开关212a0[n-1]和第[n-1]个第二开关212a1[n-1]中的每个是对称的。因此，第[n-1]个第一开关212a0[n-1]和第[n-1]个第二开关212a1[n-1]中的每个的源极可以是漏极，并且漏极可以是源极。

类似地，第[n-1]个位线对的第[n-1]个互补位线lblb[n-1]208b[n-1]可通过多个第[n-1]个互补开关连接至第[n-1]个附加位线对的第[n-1]个附加互补位线hblb[n-1]210b[n-1]。在示例性实施例中，第[n-1]个位线对的第[n-1]个互补位线lblb[n-1]208b[n-1]可在每m行之后通过开关连接至第[n-1]个附加位线对的第[n-1]个附加互补位线hblb[n-1]210b[n-1]，其中m是预定的。例如，第[n-1]个位线对的第[n-1]个互补位线lblb[n-1]208b[n-1]可在第一m行之后(即，在行号[0]至[m-1]之后)通过第[n-1]个第一互补开关212b0[n-1]连接至第[n-1]个附加位线对的第[n-1]个附加互补位线hblb[n-1]210b[n-1]，并且在下一m行之后(即，在行号[m]至[2m-1]之后)通过第[n-1]个第二互补开关212b1[n-1]进行连接。在示例性实施例中，m行包括在16行和256行之间。

当多个第[n-1]个互补开关中的一个或多个接通时，第[n-1]个位线对的第[n-1]个互补位线lblb[n-1]208b[n-1]连接至第[n-1]个附加位线对的第[n-1]个附加互补位线hblb[n-1]210b[n-1]。例如，当第[n-1]个第一互补开关212b0[n-1]和第[n-1]个第二互补开关212b1[n-1]中的一个或两个接通时，第[n-1]个位线对的第[n-1]个互补位线lblb[n-1]208b[n-1]连接至第[n-1]个附加位线对的第[n-1]个附加互补位线hblb[n-1]210b[n-1]。通过扩展，当第[n-1]个第一互补开关212b0[n-1]和第[n-1]个第二互补开关212b1[n-1]都截止时，第[n-1]个位线对的第[n-1]个互补位线lblb[n-1]208b[n-1]与第[n-1]个附加位线对的第[n-1]个附加互补位线hblb[n-1]210b[n-1]断开连接。

在示例性实施例中，第[n-1]个第一互补开关212b0[n-1]和第[n-1]个第二互补开关212b1[n-1]中的每个是nmos晶体管。然而，其他类型的晶体管，例如，mosfet、pmos晶体管、cmos晶体管等在本发明的范围内。第[n-1]个第一互补开关212b0[n-1]和第[n-1]个第二互补开关212b1[n-1]中的每个的源极连接至第[n-1]个互补位线lblb[n-1]208b[n-1]，并且第[n-1]个第一互补开关212b0[n-1]和第[n-1]个第二互补开关212b1[n-1]中的每个的漏极连接至第[n-1]个附加互补位线hblb[n-1]210b[n-1]。然而，第[n-1]个第一互补开关212b0[n-1]和第[n-1]个第二互补开关212b1[n-1]中的每个是对称的。因此，第[n-1]个第一互补开关212b0[n-1]和第[n-1]个第二互补开关212b1[n-1]中的每个的源极可以是漏极，并且漏极可以是源极。

此外，第[n]个位线对的第[n]个位线可通过多个第[n]个开关连接至第[n]个附加位线对的第[n]个附加位线。在示例性实施例中，第[n]个位线对的第[n]个位线lbl[n]208a[n]可在每m行之后通过开关连接至第[n]个附加位线对的第[n]个附加位线hbl[n]210a[n]，其中m是预定的。例如，第[n]个位线对的第[n]个位线lbl[n]208a[n]可在第一m行(即，在行号[0]至[m-1]之后)通过第[n]个第一开关212a0[n]连接至第[n]个附加位线对的第[n]个附加位线hbl[n]210a[n]，并且在第二m行之后(即，在行号[m]至[2m-1]之后)通过第[n]个第二开关212a1[n]进行连接。在示例性实施例中，m行包括在16行和256行之间。在示例性实施例中，m行包括在16行和256行之间。

当多个第[n]个开关中的一个或多个开关接通时，第[n]个位线对的第[n]个位线lbl[n]208a[n]连接至第[n]个附加位线对的第[n]个附加位线hbl[n]210a[n]。例如，当第[n]个第一开关212a0[n]和第[n]个第二开关212a1[n]中的一个或两个接通时，第[n]个位线对的第[n]个位线lbl[n]208a[n]连接至第[n]个附加位线对的第[n]个附加位线hbl[n]210a[n]。通过扩展，当第[n]个第一开关212a0[n]和第[n]个第二开关212a1[n]都截止时，第[n]个位线对的第[n]个位线lbl[n]208a[n]与第[n]个附加位线对的第[n]个附加位线hbl[n]210a[n]断开连接。

在示例性实施例中，第[n]个第一开关212a0[n]和第[n]个第二开关212a1[n]中的每个是nmos晶体管。然而，其他类型的晶体管，例如，mosfet、pmos晶体管、cmos晶体管等在本发明的范围内。第[n]个第一开关212a0[n]和第[n]个第二开关212a1[n]中的每个的源极连接至第[n]个位线lbl[n]208a[n]，并且第[n]个第一开关212a0[n]和第[n]个第二开关212a1[n]中的每个的漏极连接至第[n]个附加位线hbl[n]210a[n]。然而，第[n]个第一开关212a0[n]和第[n]个第二开关212a1[n]中的每个是对称的。因此，第[n]个第一开关212a0[n]和第[n]个第二开关212a1[n]中的每个的源极可以是漏极，并且漏极可以是源极。

另外，第[n]个位线对的第[n]个互补位线lblb[n]208b[n]可通过多个互补开关连接至第[n]个附加位线对的第[n]个附加互补位线hblb[n]210b[n]。在示例性实施例中，第[n]个位线对的第[n]个互补位线lblb[n]208b[n]可在每个第m行之后通过开关连接至第[n]个附加位线对的第[n]个附加互补位线hblb[n]210b[n]，其中m是预定的。例如，第[n]个位线对的第[n]个互补位线lblb[n]208b[n]可在第一m行之后(即，在行号[0]至[m-1]之后)通过第[n]个第一互补开关212b0[n]连接至第[n]个附加位线对的第[n]个附加互补位线hblb[n]210b[n]，并且在第二m行之后(即，在行号[m]至[2m-1]之后)通过第[n]个第二互补开关212a1[n-1]进行连接。在示例性实施例中，m行包括在16行和256行之间。

当多个第[n]个互补开关中的一个或多个接通时，第[n]个位线对的第[n]个互补位线lblb[n]208b[n]连接至第[n]个附加位线对的第[n]个附加互补位线hblb[n]210b[n]。例如，当第[n]个第一互补开关212b0[n]和第[n]个第二互补开关212b1[n]中的一个或两个接通时，第[n]个位线对的第[n]个互补位线lblb[n]208b[n]连接至第[n]个附加位线对的第[n]个附加互补位线hblb[n]210b[n]。通过扩展，当第[n]个第一互补开关212b0[n]和第[n]个第二互补开关212b1[n]都截止时，第[n]个位线对的第[n]个互补位线lblb[n]208b[n]与第[n]个附加位线对的第[n]个附加互补位线hblb[n]210b[n]断开连接。

在示例性实施例中，第[n]个第一互补开关212b0[n]和第[n]个第二互补开关212b1[n]中的每个是nmos晶体管。然而，其他类型的晶体管，例如，mosfet、pmos晶体管、cmos晶体管等在本发明的范围内。第[n]个第一互补开关212b0[n]和第[n]个第二互补开关212b1[n]中的每个的源极连接至第[n]个互补位线lblb[n]208b[n]，并且第[n]个第一互补开关212b0[n]和第[n]个第二互补开关212b1[n]中的每个的漏极连接至第[n]个附加互补位线hblb[n]210b[n]。然而，第[n]个第一互补开关212b0[n]和第[n]个第二互补开关212b1[n]中的每个是对称的。因此，第[n]个第一互补开关212b0[n]和第[n]个第二互补开关212b1[n]中的每个的源极可以是漏极，并且漏极可以是源极。

将位线对与位于行中的附加位线对连接的开关中的每个的栅极连接至写入使能线wel。因此，写入使能线wel可通过全部的列共用，并且不需要列选择器电路来选择写入使能线wel。此外，写入使能线wel不需要地址解码器，因为它们直接与写入使能信号关联。例如，第[n-1]个第一开关212a0[n-1]、第[n-1]个第一互补开关212b0[n-1]、第[n]个第一开关212a0[n]以及第[n]个第一互补开关212b0[n]中的每个的栅极连接至第一写入使能线wel[0]214[0]。因此，当第一写入使能线wel[0]214[0]处于逻辑高时，第[n-1]个第一开关212a0[n-1]、第[n-1]个第一互补开关212b0[n-1]、第[n]个第一开关212a0[n]以及第[n]个第一互补开关212a0[n]中的每个接通，并且当第一写入使能线wel[0]214[0]处于逻辑低时，第[n-1]个第一开关212a0[n-1]、第[n-1]个第一互补开关212b0[n-1]、第[n]个第一开关212a0[n]以及第[n]个第一互补开关212a0[n]中的每个截止。

例如，第[n-1]个第二开关212a1[n-1]、第[n-1]个第二互补开关212b1[n-1]、第[n]个第二开关212b1[n]以及第[n]个第二互补开关212b1[n]中的每个的栅极连接至第二写入使能线wel[1]214[1]。因此，当第二写入使能线wel[1]214[1]处于逻辑高时，第[n-1]个第二开关212a1[n-1]、第[n-1]个第二互补开关212b1[n-1]、第[n]个第二开关212a1[n]以及第[n]个第二互补开关212b1[n]中的每个接通，并且当第二写入使能线wel[1]214[1]处于逻辑低时，第[n-1]个第二开关212a1[n-1]、第[n-1]个第二互补开关212b1[n-1]、第[n]个第二开关212a1[n]以及第[n]个第二互补开关212b1[n]中的每个截止。

在示例性实施例中，第一写入使能线wel[0]214[0]和第二写入使能线wel[1]214[1]连接至写入使能驱动电路218。写入使能驱动电路218可操作以将第一写入使能线wel[0]214[0]和第二写入使能线wel[1]214[1]充电至逻辑高以进行写入操作，从而将位线对与关联的附加位线对连接。例如，当第一写入使能线wel[0]214[0]和第二写入使能线wel[1]214[1]被充电至逻辑高时，第[n-1]个第一开关212a0[n-1]和第[n-1]个第二开关212a1[n-1]中的每个接通，从而将第[n-1]个位线lbl[n-1]208a[n-1]与第[n-1]个第一附加位线hbl[n-1]210a[n-1]连接。此外，当第一写入使能线wel[0]214[0]和第二写入使能线wel[1]214[1]被充电至逻辑高时，第[n-1]个第一互补开关212b0[n-1]和第[n-1]个第二互补开关212b1[n-1]中的每个接通，从而将第[n-1]个互补位线lblb[n-1]208b[n-1]与第[n-1]个第一附加互补位线hblb[n-1]210b[n-1]连接。

此外，当第一写入使能线wel[0]214[0]和第二写入使能线wel[1]214[1]被充电至逻辑高时，第[n]个第一开关212a0[n]和第[n]个第二开关212a1[n]中的每个接通，从而将第[n]个位线lbl[n]208a[n]与第[n]个第一附加位线hbl[n]210a[n]连接。另外，当第一写入使能线wel[0]214[0]和第二写入使能线wel[1]214[1]被充电至逻辑高时，第[n]个第一互补开关212b0[n]和第[n]个第二互补开关212b1[n]中的每个接通，从而将第[n]个互补位线lblb[n]208b[n]与第[n]个第一附加互补位线hblb[n]210b[n]连接。

将附加位线对连接至现有位线对以进行写入操作减小了所选列的有效位线电阻。写入使能驱动电路218可操作以将第一写入使能线wel[0]214[0]和第二写入使能线wel[1]214[1]充电至逻辑低以进行读取操作。在读取操作期间，加法位线对不连接至对应的位线对。

图3是描绘根据一些实施例的示例性输入/输出(i/o)电路302的存储器件100的示意图。i/o电路302可操作以从单元阵列104读取数据或向将数据写入单元阵列104。如图3所示，i/o电路302包括第[n-1]个预充电电路第一晶体管304a[n-1]和第[n-1]个预充电电路第二晶体管304b[n-1]。此外，i/o电路302包括第[n-1]个预充电电路第三晶体管306[n-1]。第[n-1]个预充电电路第一晶体管304a[n-1]和第[n-1]个预充电电路第二晶体管304b[n-1]都是pmos晶体管。然而，其他类型的晶体管，例如，mosfet、nmos晶体管、cmos晶体管等在本发明的范围内。此外，第[n-1]个预充电电路第三晶体管306[n-1]是nmos晶体管。然而，其他类型的晶体管，例如，mosfet、pmos晶体管、cmos晶体管等在本发明的范围内。

第[n-1]个预充电电路第一晶体管304a[n-1]和第[n-1]个预充电电路第二晶体管304b[n-1]中的每个的源极连接至电源电压(即，vdd)。第[n-1]个预充电电路第一晶体管304a[n-1]的漏极连接至第[n-1]个预充电电路第三晶体管306[n-1]的源极，该第[n-1]个预充电电路第三晶体管306[n-1]的源极又连接至第[n-1]个位线lbl[n-1]208a[n-1]。第[n-1]个预充电电路第二晶体管304b[n-1]的漏极连接至第[n-1]个预充电电路第三晶体管306[n-1]的漏极，该第[n-1]个预充电电路第三晶体管306[n-1]的漏极又连接至第[n-1]个互补位线lblb[n-1]208b[n-1]。

在示例性实施例中，第[n-1]个预充电电路第一晶体管304a[n-1]、第[n-1]个预充电电路第二晶体管304b[n-1]以及第[n-1]个预充电电路第三晶体管306[n-1]中的每个是对称的。因此，第[n-1]个预充电电路第一晶体管304a[n-1]、第[n-1]个预充电电路第二晶体管304b[n-1]以及第[n-1]个第预充电电路第三晶体管306[n-1]中的每个的源极可以是漏极，并且漏极可以是源极。在示例中，第[n-1]个预充电电路第一晶体管304a[n-1]、第[n-1]个预充电电路第二晶体管304b[n-1]以及第[n-1]个预充电电路第三晶体管306[n-1]也称为现有晶体管。

第[n-1]个预充电电路第一晶体管304a[n-1]的栅极连接至第[n-1]个预充电电路第二晶体管304b[n-1]的栅极，该第[n-1]个预充电电路第二晶体管304b[n-1]的栅极又连接至第[n-1]个预充电电路第三晶体管306[n-1]的栅极。第[n-1]个预充电电路第三晶体管310[n-1]的栅极也连接至预充电反相(pcb)端子。在示例性实施例中，当预充电反相pcb端子处于逻辑低时，对第[n-1]个位线lbl[n-1]208a[n-1]和第[n-1]个互补位线lblb[n-1]208b[n-1]预充电。然而，当预充电反相pcb端子处于逻辑高时，第[n-1]个位线lbl[n-1]208a[n-1]和第[n-1]个互补位线lblb[n-1]208b[n-1]浮置以进行读取和写入操作。对第[n-1]个位线lbl[n-1]208a[n-1]和第[n-1]个互补位线lblb[n-1]208b[n-1]预充电以进行读取操作或写入操作。

此外，i/o电路302包括第[n-1]个预充电电路第一附加晶体管308a[n-1]和第[n-1]个预充电电路第二附加晶体管308b[n-1]。i/o电路302还包括第[n-1]个预充电电路第三附加晶体管310[n-1]。第[n-1]个预充电电路第一附加晶体管308a[n-1]和第[n-1]个预充电电路第二附加晶体管30bb[n-1]都是pmos晶体管。然而，其他类型的晶体管，例如，mosfet、nmos晶体管、cmos晶体管等在本发明的范围内。此外，第[n-1]个预充电电路第三附加晶体管310[n-1]是nmos晶体管。然而，其他类型的晶体管，例如，mosfet、pmos晶体管、cmos晶体管等在本发明的范围内。

第[n-1]个预充电电路第一附加晶体管308a[n-1]和第[n-1]个预充电电路第二附加晶体管308b[n-1]中的每个的源极连接至vdd。第[n-1]个预充电电路第一附加晶体管308a[n-1]的漏极连接至第[n-1]个预充电电路第三附加晶体管310[n-1]的源极，该第[n-1]个预充电电路第三附加晶体管310[n-1]的源极又连接至第[n-1]个附加位线hbl[n-1]210a[n-1]。第[n-1]个预充电电路第二附加晶体管308b[n-1]的漏极连接至第[n-1]个预充电电路第三附加晶体管310[n-1]的漏极，该第[n-1]个预充电电路第三附加晶体管310[n-1]的漏极又连接至第[n-1]个互补附加位线hblb[n-1]210b[n-1]。

在示例性实施例中，第[n-1]个预充电电路第一附加晶体管308a[n-1]、第[n-1]个预充电电路第二附加晶体管308b[n-1]以及第[n-1]个预充电电路第三附加晶体管310[n-1]中的每个是对称的。因此，第[n-1]个预充电电路第一附加晶体管308a[n-1]、第[n-1]个预充电电路第二附加晶体管308b[n-1]以及第[n-1]个第预充电电路第三附加晶体管310[n-1]中的每个的源极可以是漏极，并且漏极可以是源极。在实例中，第[n-1]个预充电电路第一附加晶体管308a[n-1]、第[n-1]个预充电电路第二附加晶体管308b[n-1]以及第[n-1]个预充电电路第三附加晶体管310[n-1]的尺寸小于第[n-1]个预充电电路第一晶体管304a[n-1]、第[n-1]个预充电电路第二晶体管304b[n-1]以及第[n-1]个预充电电路第三晶体管306[n-1](即，现有晶体管)的尺寸。

第[n-1]个预充电电路第一附加晶体管308a[n-1]的栅极连接至第[n-1]个预充电电路第二附加晶体管308b[n-1]的栅极，该第[n-1]个预充电电路第二附加晶体管308b[n-1]的栅极又连接至第[n-1]个预充电电路第三附加晶体管310[n-1]的栅极。第[n-1]个预充电电路第三附加晶体管310[n-1]的栅极也连接至预充电反相pcb端子。在示例性实施例中，当预充电反相pcb端子处于逻辑低时，对第[n-1]个附加位线hbl[n-1]210a[n-1]和第[n-1]个附加互补位线hblb[n-1]210b[n-1]预充电。然而，当预充电反相pcb端子处于逻辑高时，第[n-1]个附加位线hbl[n-1]210a[n-1]和第[n-1]个附加互补位线hblb[n-1]210b[n-1]浮置以进行写入操作。因此，在实例中，使用现有预充电反相pcb端子对第[n-1]个附加位线hbl[n-1]210a[n-1]和第[n-1]个附加互补位线hblb[n-1]210b[n-1]预充电。

仍然继续图3，i/o电路302还包括第[n-1]个写入选择电路第一晶体管312a[n-1]和第[n-1]个写入选择电路第二晶体管312b[n-1]。第[n-1]个写入选择电路第一晶体管312a[n-1]的源极连接至第[n-1]个位线lbl[n-1]208a[n-1]，并且第[n-1]个写入选择电路第二晶体管312b[n-1]的源极连接至第[n-1]互补位线lblb[n-1]208b[n-1]。第[n-1]个写入选择电路第一晶体管312a[n-1]和第[n-1]个写入选择电路第二晶体管312b[n-1]中的每个的漏极接地。

在示例性实施例中，第[n-1]个写入选择电路第一晶体管312a[n-1]和第[n-1]个写入选择电路第二晶体管312b[n-1]中的每个是nmos晶体管。然而，其他类型的晶体管，例如，mosfet、pmos晶体管、cmos晶体管等在本发明的范围内。此外，第[n-1]个写入选择电路第一晶体管312a[n-1]和第[n-1]个写入选择电路第二晶体管312b[n-1]中的每个是对称的。因此，第[n-1]个写入选择电路第一晶体管312a[n-1]和第[n-1]个写入选择电路第二晶体管312b[n-1]中的每个的源极可以是漏极，并且漏极可以是源极。在实例中，第[n-1]个写入选择电路第一晶体管312a[n-1]和第[n-1]个写入选择电路第二晶体管312b[n-1]也称为现有晶体管。

i/o电路302还包括第[n-1]个写入选择电路第一附加晶体管314a[n-1]和第[n-1]个写入选择电路第二附加晶体管314b[n-1]。第[n-1]个写入选择电路第一晶体管312a[n-1]的源极连接至第[n-1]个附加位线hbl[n-1]210a[n-1]，并且第[n-1]个写入选择电路第二附加晶体管314b[n-1]的源极连接至第[n-1]个互补附加位线hblb[n-1]210b[n-1]。第[n-1]个写入选择电路第一附加晶体管314a[n-1]和第[n-1]个写入选择电路第二附加晶体管314b[n-1]中的每个的漏极接地。另外，第[n-1]个写入选择电路第一晶体管312a[n-1]的栅极连接至第[n-1]个写入选择电路第一附加晶体管314a[n-1]的栅极。此外，第[n-1]个写入选择电路第二晶体管312b[n-1]的栅极连接至第[n-1]个写入选择电路第二附加晶体管314b[n-1]的栅极。

在示例性实施例中，第[n-1]个写入选择电路第一附加晶体管314a[n-1]和第[n-1]个写入选择电路第二附加晶体管314b[n-1]中的每个是nmos晶体管。然而，其他类型的晶体管，例如，mosfet、pmos晶体管、cmos晶体管等在本发明的范围内。此外，第[n-1]个写入选择电路第一附加晶体管314a[n-1]和第[n-1]个写入选择电路第二附加晶体管314b[n-1]中的每个是对称的。因此，第[n-1]个写入选择电路第一附加晶体管314a[n-1]和第[n-1]个写入选择电路第二附加晶体管314b[n-1]中的每个的源极可以是漏极，并且漏极可以是源极。在实例中，第[n-1]个写入选择电路第一附加晶体管314a[n-1]和第[n-1]个写入选择电路第二附加晶体管314b[n-1]的尺寸小于第[n-1]个写入选择电路第一晶体管312a[n-1]和第[n-1]写入选择电路第二晶体管312b[n-1](即，现有的晶体管)的尺寸。

i/o电路302还包括第[n-1]个写入选择第一逻辑电路316a[n-1]和第[n-1]个写入选择第二逻辑电路316b[n-1]。第[n-1]个写入选择第一逻辑电路316a[n-1]和第[n-1]个写入选择第二逻辑电路316b[n-1]中的每个包括nor逻辑门。然而，其他类型的逻辑电路在本发明的范围内。

第[n-1]个写入选择第一逻辑电路316a[n-1]的第一输入端连接至数据输入真值(dt)端子，并且第[n-1]个写入选择第一逻辑电路316a[n-1]的第二输入端连接至第[n-1]个写入选择位wyb[n-1]端子。第[n-1]个写入选择第一逻辑电路316a[n-1]的输出端连接至第[n-1]个写入选择电路第一晶体管312a[n-1]和第[n-1]个写入选择电路第一附加晶体管314a[n-1]。

第[n-1]个写入选择第二逻辑电路316b[n-1]的第一输入端连接至数据输入反相(db)端子，并且第[n-1]个写入选择第二逻辑电路316b[n-1]的第二输入端连接至第[n-1]个写入选择位wyb[n-1]端子。第[n-1]个写入选择第二逻辑电路316b[n-1]的输出端连接至第[n-1]个写入选择电路第二晶体管312b[n-1]和第[n-1]个写入选择电路第二附加晶体管314b[n-1]中的每个的栅极。在示例性实施例中，当第[n-1]个写入选择位wyb[n-1]处于逻辑低时，第[n-1]个写入选择第一逻辑电路316a[n-1]和第[n-1]个写入选择第二逻辑电路316b[n-1]都选择写入操作。然而，当第[n-1]个写入选择位wyb[n-1]处于逻辑高时，第[n-1]个写入选择第一逻辑电路316a[n-1]和第[n-1]个写入选择第二逻辑电路316b[n-1]中的任一个都不选择写入操作。此外，当选择写入操作时，并且当数据输入真值(dt)端子处于逻辑高时，在单元阵列104中写入位值1。另外，当选择写入操作时，并且当数据输入真值(dt)端子处于逻辑低时，在单元阵列104中写入位值0。

i/o电路302还包括第[n-1]个读取选择电路第一晶体管318a[n-1]和第[n-1]个读取选择电路第二晶体管318b[n-1]。第[n-1]个读取选择电路第一晶体管318a[n-1]的源极连接至第[n-1]个预充电电路第一晶体管304a[n-1]的漏极，该第[n-1]个预充电电路第一晶体管304a[n-1]的漏极又连接至第[n-1]个位线lbl[n-1]208a[n-1]。类似地，第[n-1]个读取选择电路第二晶体管318b[n-1]的源极连接至第[n-1]个预充电电路第二晶体管304b[n-1]的漏极，该第[n-1]个预充电电路第二晶体管304b[n-1]的漏极连接至第[n-1]个互补位线lblb[n-1]208b[n-1]。第[n-1]个读取选择电路第一附加晶体管318a[n-1]的漏极连接至数据线(dl)，并且第[n-1]个读取选择电路第二晶体管318b[n-1]的漏极连接至数据线反相(dlb)端子。数据线dl和数据线反相dlb端子用于从单元阵列104读取数据。

此外，第[n-1]个读取选择电路第一晶体管318a[n-1]的栅极连接至第[n-1]个读取选择电路第二晶体管318b[n-1]的栅极，该第[n-1]个读取选择电路第二晶体管318b[n-1]的栅极又连接至第[n-1]个读取选择位ryb[n-1]端子。在示例性实施例中，当第[n-1]个读取选择位ryb[n-1]处于逻辑低时，选择读取操作。然而，当第[n-1]个读取选择位ryb[n-1]处于逻辑高时，不选择读取操作。

在示例性实施例中，第[n-1]个读取选择电路第一晶体管318a[n-1]和第[n-1]个读取选择电路第二晶体管318b[n-1]中的每个是pmos晶体管。然而，其他类型的晶体管，例如，mosfet、nmos晶体管、cmos晶体管等在本发明的范围内。此外，第[n-1]个读取选择电路第一晶体管318a[n-1]和第[n-1]个读取选择电路第二晶体管318b[n-1]中的每个是对称的。因此，第[n-1]个读取选择电路第一晶体管318a[n-1]和第[n-1]个读取选择电路第二晶体管318b[n-1]中的每个的源极可以是漏极，并且漏极可以是源极。

继续图3，i/o电路302还包括第[n]个预充电电路第一晶体管304a[n]和第[n]个预充电电路第二晶体管304b[n]。此外，i/o电路302包括第[n]个预充电电路第三晶体管306[n]。第[n]个预充电电路第一晶体管304a[n]和第[n]个预充电电路第二晶体管304b[n]都是pmos晶体管。然而，其他类型的晶体管，例如，mosfet、nmos晶体管、cmos晶体管等在本发明的范围内。此外，第[n]个预充电电路第三晶体管306[n]是nmos晶体管。然而，其他类型的晶体管，例如，mosfet、pmos晶体管、cmos晶体管等在本发明的范围内。

第[n]个预充电电路第一晶体管304a[n]和第[n]个预充电电路第二晶体管304b[n]中的每个的源极连接至vdd。第[n]个预充电电路第一晶体管304a[n]的漏极连接至第[n]个预充电电路第三晶体管306[n]的源极，该第[n]个预充电电路第三晶体管306[n]的源极又连接至第[n]个位线lbl[n]208a[n]。第[n]个预充电电路第二晶体管304b[n]的漏极连接至第[n]个预充电电路第三晶体管306[n]的漏极，该第[n]个预充电电路第三晶体管306[n]的漏极又连接至第[n]个互补位线lblb[n]208b[n]。

在示例性实施例中，第[n]个预充电电路第一晶体管304a[n]、第[n]个预充电电路第二晶体管304b[n]以及第[n]个预充电电路第三晶体管306[n]中的每个是对称的。因此，第[n]个预充电电路第一晶体管304a[n]、第[n]个预充电电路第二晶体管304b[n]以及第[n]个第预充电电路第三晶体管306[n]中的每个的源极可以是漏极，并且漏极可以是源极。在示例中，第[n]个预充电电路第一晶体管304a[n]、第[n]个预充电电路第二晶体管304b[n]以及第[n]个预充电电路第三晶体管306[n]也称为现有晶体管。

第[n]个预充电电路第一晶体管304a[n]的栅极连接至第[n]个预充电电路第二晶体管304b[n]的栅极，该第[n]个预充电电路第二晶体管304b[n]的栅极又连接至第[n]个预充电电路第三晶体管306[n]的栅极。第[n]个预充电电路第三晶体管310[n]的栅极也连接至预充电反相pcb端子。在示例性实施例中，当预充电反相pcb端子处于逻辑低时，对第[n]个位线lbl[n]208a[n]和第[n]个互补位线lblb[n]208b[n]预充电。然而，当预充电反相pcb端子处于逻辑高时，第[n]个位线lbl[n]208a[n]和第[n]个互补位线lblb[n]208b[n]浮置以进行读取和写入操作。对第[n]个位线lbl[n]208a[n]和第[n]个互补位线lblb[n]208b[n]预充电以进行读取操作或写入操作。

此外，i/o框302包括第[n]个预充电电路第一附加晶体管308a[n]和第[n]个预充电电路第二附加晶体管308b[n]。此外，i/o框302包括第[n]个预充电电路第三附加晶体管310[n]。第[n]个预充电电路第一附加晶体管308a[n]和第[n]个预充电电路第二附加晶体管30bb[n]都是pmos晶体管。然而，其他类型的晶体管，例如，mosfet、pmos晶体管、cmos晶体管等在本发明的范围内。此外，第[n]个预充电电路第三附加晶体管310[n]是nmos晶体管。然而，其他类型的晶体管，例如，mosfet、pmos晶体管、cmos晶体管等在本发明的范围内。

第[n]个预充电电路第一附加晶体管308a[n]和第[n]个预充电电路第二附加晶体管308b[n]中的每个的源极连接至vdd。第[n]个预充电电路第一附加晶体管308a[n]的漏极连接至第[n]个预充电电路第三附加晶体管310[n]的源极，该第[n]个预充电电路第三附加晶体管310[n]的源极又连接至第[n]个附加位线hbl[n]210a[n]。第[n]个预充电电路第二附加晶体管308b[n]的漏极连接至第[n]个预充电电路第三附加晶体管310[n]的漏极，该第[n]个预充电电路第三附加晶体管310[n]的漏极又连接至第[n]个互补附加位线hblb[n]210b[n]。

在示例性实施例中，第[n]个预充电电路第一附加晶体管308a[n]、第[n]个预充电电路第二附加晶体管308b[n]以及第[n]个预充电电路第三附加晶体管310[n]中的每个是对称的。因此，第[n]个预充电电路第一附加晶体管308a[n]、第[n]个预充电电路第二附加晶体管308b[n]以及第[n]个第预充电电路第三附加晶体管310[n]中的每个的源极可以是漏极，并且漏极可以是源极。在实例中，第[n]个预充电电路第一附加晶体管308a[n]、第[n]个预充电电路第二附加晶体管308b[n]以及第[n]个预充电电路第三附加晶体管310[n]的尺寸小于第[n]个预充电电路第一晶体管304a[n]、第[n]个预充电电路第二晶体管304b[n]以及第[n]个预充电电路第三晶体管306[n](即，现有晶体管)的尺寸。

第[n]个预充电电路第一附加晶体管308a[n]的栅极连接至第[n]个预充电电路第二附加晶体管308b[n]的栅极，该第[n]个预充电电路第二附加晶体管308b[n]的栅极又连接至第[n]个预充电电路第三附加晶体管310[n]的栅极。第[n]个预充电电路第三附加晶体管310[n]的栅极也连接至预充电反相pcb端子。在示例性实施例中，当预充电反相pcb端子处于逻辑低时，对第[n]个附加位线hbl[n]210a[n]和第[n]个附加互补位线hblb[n]210b[n]预充电。然而，当预充电反相pcb端子处于逻辑高时，第[n]个附加位线hbl[n]210a[n]和第[n]个附加互补位线hblb[n]210b[n]浮置以进行写入操作。因此，在实例中，使用现有预充电反相pcb端子对第[n]个附加位线hbl[n]210a[n]和第[n]个附加互补位线hblb[n]210b[n]预充电。

仍然继续图3，i/o电路302还包括第[n]个写入选择电路第一晶体管312a[n]和第[n]个写入选择电路第二晶体管312b[n]。第[n]个写入选择电路第一晶体管312a[n]的源极连接至第[n]个位线lbl[n]208a[n]，并且第[n]个写入选择电路第二晶体管312b[n]的源极连接至第[n]互补位线lblb[n]208b[n]。第[n]个写入选择电路第一晶体管312a[n]和第[n]个写入选择电路第二晶体管312b[n]中的每个的漏极接地。

在示例性实施例中，第[n]个写入选择电路第一晶体管312a[n]和第[n]个写入选择电路第二晶体管312b[n]中的每个是nmos晶体管。然而，其他类型的晶体管，例如，mosfet、pmos晶体管、cmos晶体管等在本发明的范围内。此外，第[n]个写入选择电路第一晶体管312a[n]和第[n]个写入选择电路第二晶体管312b[n]中的每个是对称的。因此，第[n]个写入选择电路第一晶体管312a[n]和第[n]个写入选择电路第二晶体管312b[n]中的每个的源极可以是漏极，并且漏极可以是源极。在实例中，第[n]个写入选择电路第一晶体管312a[n]和第[n]个写入选择电路第二晶体管312b[n]也称为现有晶体管。

i/o框302还包括第[n]个写入选择电路第一附加晶体管314a[n]和第[n]个写入选择电路第二附加晶体管314b[n]。第[n]个写入选择电路第一晶体管312a[n]的源极连接至第[n]个附加位线hbl[n]210a[n]，并且第[n]个写入选择电路第二附加晶体管314b[n]的源极连接至第[n]个互补附加位线hblb[n]210b[n]。第[n]个写入选择电路第一附加晶体管314a[n]和第[n]个写入选择电路第二附加晶体管314b[n]中的每个的漏极接地。另外，第[n]个写入选择电路第一晶体管312a[n]的栅极连接至第[n]个写入选择电路第一附加晶体管314a[n]的栅极。此外，第[n]个写入选择电路第二晶体管312b[n]的栅极连接至第[n]个写入选择电路第二附加晶体管314b[n]的栅极。

在示例性实施例中，第[n]个写入选择电路第一附加晶体管314a[n]和第[n]个写入选择电路第二附加晶体管314b[n]中的每个是nmos晶体管。然而，其他类型的晶体管，例如，mosfet、pmos晶体管、cmos晶体管等在本发明的范围内。此外，第[n]个写入选择电路第一附加晶体管314a[n]和第[n]个写入选择电路第二附加晶体管314b[n]中的每个是对称的。因此，第[n]个写入选择电路第一附加晶体管314a[n]和第[n]个写入选择电路第二附加晶体管314b[n]中的每个的源极可以是漏极，并且漏极可以是源极。在实例中，第[n]个写入选择电路第一附加晶体管314a[n]和第[n]个写入选择电路第二附加晶体管314b[n]的尺寸小于第[n]个写入选择电路第一晶体管312a[n]和第[n]写入选择电路第二晶体管312b[n](即，现有的晶体管)的尺寸。

i/o框302还包括第[n]个写入选择第一逻辑电路316a[n]和第[n]个写入选择第二逻辑电路316b[n]。第[n]个写入选择第一逻辑电路316a[n]和第[n]个写入选择第二逻辑电路316b[n]中的每个包括nor逻辑门。然而，其他类型的逻辑电路在本发明的范围内。

第[n]个写入选择第一逻辑电路316a[n]的第一输入端连接至数据输入真值(dt)端子，并且第[n]个写入选择第一逻辑电路316a[n]的第二输入端连接至第[n]个写入选择位wyb[n]端子。第[n]个写入选择第一逻辑电路316a[n]的输出端连接至第[n]个写入选择电路第一晶体管312a[n]和第[n]个写入选择电路第一附加晶体管314a[n]。

第[n]个写入选择第二逻辑电路316b[n]的第一输入端连接至数据输入反相(db)端子，并且第[n]个写入选择第二逻辑电路316b[n]的第二输入端连接至第[n]个写入选择位wyb[n]端子。第[n]个写入选择第二逻辑电路316b[n]的输出端连接至第[n]个写入选择电路第二晶体管312b[n]和第[n]个写入选择电路第二附加晶体管314b[n]中的每个的栅极。在示例性实施例中，当第[n]个写入选择位wyb[n]处于逻辑低时，第[n]个写入选择第一逻辑电路316a[n]和第[n]个写入选择第二逻辑电路316b[n]都选择写入操作。然而，当第[n]个写入选择位wyb[n]处于逻辑高时，第[n]个写入选择第一逻辑电路316a[n]和第[n]个写入选择第二逻辑电路316b[n]中的任一个都不选择写入操作。此外，当选择写入操作时，并且当数据输入真值(dt)端子处于逻辑高时，在单元阵列104中写入位值1。另外，当选择写入操作时，并且当输入真值(dt)端子处于逻辑低时，在单元阵列104中写入位值0。

i/o电路302还包括第[n]个读取选择电路第一晶体管318a[n]和第[n]个读取选择电路第二晶体管318b[n]。第[n]个读取选择电路第一晶体管318a[n]的源极连接至第[n]个预充电电路第一晶体管304a[n]的漏极，该第[n]个预充电电路第一晶体管304a[n]的漏极又连接至第[n]个位线lbl[n]208a[n]。此外，第[n]个读取选择电路第二晶体管318b[n]的源极连接至第[n]个预充电电路第二晶体管304b[n]的漏极，该第[n]个预充电电路第二晶体管304b[n]的漏极连接至第[n]个互补位线lblb[n]208b[n]。第[n]个读取选择电路第一附加晶体管318a[n]的漏极连接至数据线dl端子，并且第[n]个读取选择电路第二晶体管318b[n]的漏极连接至数据线反相dlb端子。数据线dl和数据线反相dlb端子用于从单元阵列104读取数据。

此外，第[n]个读取选择电路第一晶体管318a[n]的栅极连接至第[n]个读取选择电路第二晶体管318b[n]的栅极，该第[n]个读取选择电路第二晶体管318b[n]的栅极又连接至第[n]个读取选择位ryb[n]端子。在示例性实施例中，当第[n]个读取选择位ryb[n]处于逻辑低时，选择读取操作。然而，当第[n]个读取选择位ryb[n]处于逻辑高时，不选择读取操作。

在示例性实施例中，第[n]个读取选择电路第一晶体管318a[n]和第[n]个读取选择电路第二晶体管318b[n]中的每个是pmos晶体管。然而，其他类型的晶体管，例如，mosfet、nmos晶体管、cmos晶体管等在本发明的范围内。此外，第[n]个读取选择电路第一晶体管318a[n]和第[n]个读取选择电路第二晶体管318b[n]中的每个是对称的。因此，第[n]个读取选择电路第一晶体管318a[n]和第[n]个读取选择电路第二晶体管318b[n]中的每个的源极可以是漏极，并且漏极可以是源极。

图4示出根据一些实施例的带有负电压发生器电路402的存储器件100。存储器件100的负电压发生器电路402包括负电压发生器输入端404和负发生器输出端406。负电压发生器输入端404可操作以接收写辅助信号(表示为nbl_enb)。负电压发生器输出端406可操作以提供负电压(也称为nvss)，该nvss被施加到第一节点214以降低用于写入操作的vccmin。例如，在连接至多个位线对和多个附加位线对的负电压发生器输出端406处提供负电压。

如图4所示，负电压发生器电路402包括负电压发生器第一逻辑门408、负电压发生器第二逻辑门410、负电压发生器电容器412以及负电压发生器晶体管414。负电压发生器第一逻辑门408的输入连接至负电压发生器输入端404。负电压发生器第一逻辑门406的输出连接至负电压发生器第二逻辑门408的输入。因此，负电压发生器第一逻辑门406向负电压发生器第二逻辑门408提供写入辅助信号的反相。负电压发生器第二逻辑门408可操作以提供反相写入辅助信号作为输出。因此，负电压发生器第一逻辑门406和负电压发生器第二逻辑门408组合形成延迟电路。负电压发生器第二逻辑门408的输出连接至负电压发生器电容器412的第一端子。负电压发生器电容器412的第二端子连接至负电压发生器输出端406。

负电压发生器晶体管414的源极连接至负电压发生器输出端406。负电压发生器晶体管414的漏极接地。负电压发生器晶体管414的栅极连接至负电压发生器输入端404。在示例性实施例中，负电压发生器晶体管414是对称的，因此可将源极选择为漏极，同时可将漏极选择为源极。另外，虽然负电压发生器晶体管414被示出为nmos晶体管，但其他类型的晶体管在本发明的范围内。例如，负电压发生器晶体管414可以是mosfet、pmos晶体管以及cmos晶体管。

一般来讲，存储器件100中的写入操作由写入使能信号触发。也就是说，当写入使能从第一逻辑值变为第二逻辑值时(例如，从逻辑值低变为逻辑值高，或者反之亦然)，触发写入操作。可以从写入使能信号产生写入辅助信号。例如，在一些实例中，写入辅助信号可与写入使能信号连接，并且可响应于写入使能信号。可提供写入辅助信号发生器电路(未示出)以产生写入辅助信号。例如，当写入使能信号变为逻辑高从而指示发起写入操作时，写入辅助信号也变为逻辑低从而启动负电压发生器电路104。此外，当写入使能信号变为逻辑低从而指示结束写入操作时，写入辅助信号也变为逻辑低从而禁用负电压发生器电路402。

在写入操作期间，当写入辅助信号处于逻辑高时，负电压发生器晶体管414的栅极也处于逻辑高，这使负电压发生器晶体管414接通，从而导致对负电压发生器电容器412充电。在此结构中，负电压发生器电路402被标记为未启用或禁用。然而，当写入辅助信号变为逻辑低时，负电压发生器晶体管414的栅极也处于逻辑低，这将负电压发生器晶体管414截止。这致使来自负电压发生器电容器412的放电，该放电将负电压发生器输出端406处的电压驱动为负值。此负电压被提供至给位线bl，这为针对耦合到位线bl的位单元而执行的写入操作提供了升压。在此结构中，负电压发生器电路402被标记为启用。

图5示出根据一些实施例的带有多个均衡器开关的存储器件100。在实例中，为单元阵列104的每列提供一个均衡器开关。例如，如图5所示，存储器件100的单元阵列102包括第[n-1]个均衡器开关502[n-1]和第[n]个均衡器开关502[n]。第[n-1]个均衡器开关502[n-1]和第[n]个均衡器开关502[n]中的每个是晶体管，例如，pmos晶体管。然而，其他类型的晶体管在本发明的范围内。例如，第[n-1]个均衡器开关502[n-1]和第[n]个均衡器开关502[n]中的每个可以是mosfet、nmos晶体管以及cmos晶体管。

第[n-1]个均衡器开关502[n-1]的源极连接至第[n-1]个位线lbl[n-1]508a[n-1]。第[n-1]个均衡器开关502[n-1]的漏极连接至第[n-1]个互补位线lblb[n-1]508b[n-1]。在示例性实施例中，第[n-1]个均衡器开关502[n-1]是对称的，因此，可将源极选择为漏极，并且可将漏极选择为源极。

此外，第[n]个均衡器开关502[n]的源极连接至第[n]个位线lbl[n]

508a[n]。第[n]个均衡器开关502[n]的漏极连接至第[n]个互补位线lblb[n]508b[n]。在示例性实施例中，第[n]个均衡器开关502[n]也是对称的，因此，可将源极选择为漏极，并且可将漏极选择为源极。

第[n-1]个均衡器开关502[n-1]和第[n]个均衡器开关502[n]中的每个的栅极经由均衡器反相(eqb)端子506连接至均衡器驱动器504。均衡器驱动器504可操作以控制第[n-1]个均衡器开关502[n-1]和第[n]个均衡器开关502[n]中的每个的切换。例如，均衡器驱动器504将均衡器位eqb端子506充电至逻辑高或逻辑低。当均衡器位eqb端子506充电到逻辑高时，其将第[n-1]个均衡器开关502[n-1]和第[n]个均衡器开关502[n]中的每个截止。通过扩展，当均衡器位eqb端子506充电到逻辑低时，其将第[n-1]个均衡器开关502[n-1]和第[n]个均衡器开关502[n]中的每个接通。在示例性实例中，均衡器位eqb端子506与pcb端相同并且连接至预充电反相pcb端子。

当接通时，多个均衡器开关中的均衡器开关将位线对的位线与位线对的互补位线连接，从而加速对位线对的位线和互补位线中的每个的预充电。例如，当接通时，第[n-1]个均衡器开关502[n-1]将第[n-1]个位线lbl[n-1]508a[n-1]连接至第[n-1]个互补位线lblb[n-1]508b[n-1]。通过将第[n-1]个位线lbl[n-1]508a[n-1]连接至第[n-1]个互补位线lblb[n-1]508b[n-1]，第[n-1]个均衡器开关502[n-1]使第[n-1]个位线lbl[n-1]508a[n-1]的电位与第[n-1]个互补位线lblb[n-1]508b[n-1]相等。类似地，当接通时，第[n]个均衡器开关502[n]将第[n]个位线lbl[n]508a[n]连接至第[n]个互补位线lblb[n]508b[n]。通过将第[n]个位线lbl[n]508a[n]连接至第[n]个互补位线lblb[n]508b[n]，第[n]个均衡器开关502[n]使第[n]个位线lbl[n]508a[n]的电位与第[n]个互补位线lblb[n]508b[n]相等。

图6是示出其中附加对的位线由写入选择逻辑电路直接驱动的存储器100的示意图。如图6所示，第[n-1]个位线lbl[n-1]208a[n-1]与第[n-1]个写入反相wc[n-1]602a[n-1]关联，并且第[n-1]个互补位线lblb[n-1]208b[n-1]与第[n-1]个写入真值wt[n-1]602b[n-1]关联。在示例性实施例中，第[n-1]个写入反相wc[n-1]602a[n-1]由第[n-1]个写入选择第一逻辑电路316a[n-1]驱动。也就是说，第[n-1]个写入选择第一逻辑电路316a[n-1]的输出连接至第[n-1]个写入反相wc[n-1]602a[n-1]。另外，第[n-1]个写入反相wc[n-1]602a[n-1]也连接至第[n-1]个第一连接开关604a[n-1]的栅极。第[n-1]个第一连接开关604a[n-1]的源极连接至第[n-1]个位线lbl[n-1]208a[n-1]，并且第[n-1]个第一连接开关604[n-1]的漏极接地。

类似地，第[n-1]个写入真值wt[n-1]602b[n-1]由第[n-1]个写入选择第二逻辑电路316b[n-1]驱动。也就是说，第[n-1]个写入选择第二逻辑电路316b[n-1]的输出连接至第[n-1]个写入真值wt[n-1]602b[n-1]。另外，第[n-1]个写入真值wt[n-1]602b[n-1]也连接至第[n-1]个第二连接开关604b[n-1]的栅极。第[n-1]个第二连接开关604b[n-1]的源极连接至第[n-1]个互补位线lblb[n-1]

208b[n-1],并且第[n-1]个第二连接开关604b[n-1]的漏极接地。

在示例性实施例中，第[n-1]个第一连接开关604a[n-1]和第[n-1]个第二连接开关604a[n-1]中的每个是nmos晶体管。然而，其他类型的晶体管，例如，mosfet、pmos晶体管、cmos晶体管等在本发明的范围内。此外，第[n-1]个第一连接开关604a[n-1]和第[n-1]个第二连接开关604b[n-1]中的每个是对称的。也就是说，第[n-1]个第一连接开关604a[n-1]和第[n-1]个第二连接开关604b[n-1]中的每个的源极可以是漏极，并且漏极可以是源极。

在写入操作中，当第[n-1]个写入选择位wyb[n-1]为逻辑低电平时，第[n-1]个写入反相wc[n-1]602a[n-1]和选择第[n-1]个写入真值wt[n-1]602b[n-1]。此外，当第[n-1]个写入反相wc[n-1]602a[n-1]和第[n-1]个写入真值wt[n-1]602b[n-1]都处于逻辑高时，第[n-1]个第一连接开关604a[n-1]和第[n-1]个第二连接开关604a[n-1]都接通。在写入操作期间，当第[n-1]个写入反相wc[n-1]602a[n-1]和第[n-1]个写入真值wt[n-1]602b[n-1]都处于逻辑低时，不写入任何数据。然而，当第[n-1]个写入反相wc[n-1]602a[n-1])处于逻辑高并且第[n-1]个写入真值wt[n-1]602b[n-1]时处于逻辑低时，写入位值0。此外，当第[n-1]个写入反相wc[n-1]602a[n-1])处于逻辑高并且第[n-1]个写入真值wt[n-1]602b[n-1]处于逻辑高时，写入位值1。

继续图6，第[n]个位线lbl[n]208a[n]与第[n]个写入反相wc[n]602a[n]关联，并且第[n]个互补位线lblb[n]208b[n]与第[n]个写入真值wt[n]602b[n]关联。在示例性实施例中，第[n]个写入反相wc[n]602a[n]由第[n]个写入选择第一逻辑电路316a[n]驱动。也就是说，第[n]个写入选择第一逻辑电路316a[n]的输出连接至第[n]个写入反相wc[n]602a[n]。另外，第[n]个写入反相wc[n]602a[n]也连接至第[n]个第一连接开关604a[n]的栅极。第[n]个第一连接开关604a[n]的源极连接至第[n]个位线lbl[n]208a[n]，并且第[n]个第一连接开关604[n]的漏极接地。

类似地，第[n]个写入真值wt[n]602b[n]由第[n]个写入选择第二逻辑电路316b[n]驱动。也就是说，第[n]个写入选择第二逻辑电路316b[n]的输出连接至第[n]个写入真值wt[n]602b[n]。另外，第[n]个写入真值wt[n]602b[n]也连接至第[n]个第二连接开关604b[n]的栅极。第[n]个第二连接开关604b[n]的源极连接至第[n]个互补位线lblb[n-1]208b[n],并且第[n]个第二连接开关604b[n]的漏极接地。

在示例性实施例中，第[n]个第一连接开关604a[n]和第[n]个第二连接开关604b[n]中的每个是nmos晶体管。然而，其他类型的晶体管，例如，mosfet、pmos晶体管、cmos晶体管等在本发明的范围内。此外，第[n]个第一连接开关604a[n]和第[n]个第二连接开关604b[n]中的每个是对称的。也就是说，第[n]个第一连接开关604a[n]和第[n]个第二连接开关604b[n]中的每个的源极可以是漏极，并且漏极可以是源极。

在写入操作中，当第[n]个写入选择位wyb[n]为逻辑低电平时，第[n]个写入反相wc[n]602a[n]和选择第[n]个写入值wt[n]602b[n]。此外，当第[n]个写入反相wc[n]602a[n]和第[n]个写入真值wt[n]602b[n]都处于逻辑高时，第[n]个第一连接开关604a[n]和第[n]个第二连接开关604b[n]都接通。在写入操作期间，当第[n]个写入反相wc[n]602a[n]和第[n]个写入真值wt[n]602b[n]都处于逻辑低时，不写入任何数据。然而，当第[n]个写入反相wc[n]602a[n]处于逻辑高并且第[n]个写入真值wt[n]602b[n]时处于逻辑低时，写入位值0。此外，当第[n]个写入反相wc[n]602a[n]处于逻辑高并且第[n]个写入真值wt[n]602b[n]处于逻辑高时，写入位值1。

在示例性实施例中，可为具有多端口单元的存储器件提供附加位线对。图7是示出根据一些实施例的包括双端口单元702的存储器件700的示意图。如图7所示，存储器件700的双端口单元702包括第一端口(即，端口a)和第二端口(即，端口b)。存储器件700还包括第一位线对(即，第一位线a_lbl704a1和第一互补位线a_lblb704b1)和第二对位线(即，第二位线b_lbl704a2和第二互补位线b_lblb704b2)。第一位线a_lbl704a1和第一互补位线a_lblb704b1与端口a关联。此外，第二位线b_lbl704a2和第二互补位线b_lblb704b2与端口b关联。

另外，存储器件700包括第一附加位线对(即，第一附加位线a_hbl706a1和第一互补附加位线a_hblb706b1)和第二附加对位线(即，第二附加位线b_hbl706a2和第二互补附加位线b_hblb706b2)。附加位线对中的每个可连接至对应的位线对。例如，第一附加位线对可连接至第一位线对，并且第二附加位线对可连接至第二位线对。附加位线对可通过多个开关连接至对应的位线对。例如，存储器件700包括多个开关，即第一晶体管710a、第一附加晶体管710b、第二晶体管712a以及第二附加晶体管712b。

如图7所示，第一晶体管710a的源极连接至第一位线704a1，并且第一晶体管710a的漏极连接至第一附加位线706a1。类似地，第一附加晶体管710b的源极连接至第一互补位线704b1，并且第一附加晶体管710b的漏极连接至第一附加互补位线706b1。第一晶体管710a和第一附加晶体管710b中的每个的栅极连接至第一写入使能线a_wel708a。

在示例性实施例中，第一晶体管710a和第一附加晶体管710b中的每个是nmos晶体管。然而，其他类型的晶体管，例如，mosfet、pmos晶体管、cmos晶体管等在本发明的范围内。此外，第一晶体管710a和第一附加晶体管710b中的每个是对称的。也就是说，第一晶体管710a和第一附加晶体管710b中的每个的源极可以是漏极，并且漏极可以是源极。

在示例性实施例中，当第一写入使能线a_wel708a分别处于逻辑高和逻辑低时，第一晶体管710a和第一附加晶体管710b中的每个接通和截止。因此，当第一字使能线a_wel708a处于逻辑高时，第一晶体管710a接通，并且第一位线704a1连接至第一附加位线706a1。此外，当第一字使能线a_wel708a处于逻辑高时，第一附加晶体管710b接通，并且第一附加位线704b1连接至第一附加互补位线706b1。

当第一字使能线a_wel708a处于逻辑低时，第一晶体管710a截止，并且第一位线704a1不连接至第一附加位线706a1(或者不与第一附加位线706a1断开连接)。另外，当第一字使能线a_wel708a处于逻辑低时，第一附加晶体管710b截止，并且第一附加位线704b1不连接至第一附加互补位线706b1(或者不与第一附加互补位线706b1断开连接)。在示例性实施例中，在写入操作期间，第一字使能线a_wel708a处于逻辑高，并且在读取操作期间，第一字使能线a_wel708a处于逻辑低。

继续图7，第二晶体管712a的源极连接至第二位线704a2，并且第二晶体管712a的漏极连接至第二附加位线706a2。类似地，第二附加晶体管712b的源极连接至第二互补位线704b2，并且第二附加晶体管712b的漏极连接至第二附加互补位线706b2。第二晶体管712a和第一附加晶体管712b中的每个的栅极连接至第二写入使能线b_wel708b。

在示例性实施例中，第二晶体管712a和第二附加晶体管712b中的每个是nmos晶体管。然而，其他类型的晶体管，例如，mosfet、pmos晶体管、cmos晶体管等在本发明的范围内。此外，第二晶体管712a和第二附加晶体管712b中的每个是对称的。也就是说，第二晶体管712a和第二附加晶体管712b中的每个的源极可以是漏极，并且漏极可以是源极。

在示例性实施例中，当第二写入使能线b_wel708b分别处于逻辑高和逻辑低时，第二晶体管712a和第二附加晶体管712b中的每个接通和截止。例如，当第二字使能线b_wel708b处于逻辑高时，第二晶体管712a接通，并且第二位线704a2连接至第二附加位线706a2。此外，当第二写入使能线b_wel708b处于逻辑高时，第二附加晶体管712b接通，并且第二附加位线704b2连接至第二附加互补位线706b2。

然而，当第二字使能线b_wel708b处于逻辑低时，第二晶体管712a截止，并且第二位线704a2不连接至第二附加位线706a2(或者不与第二附加位线706a2断开连接)。另外，当第二字使能线b_wel708b处于逻辑低时，第二附加晶体管712b截止，并且第二附加位线704b2不连接至第二附加互补位线706b2(或者不与第二附加互补位线706b2断开连接)。在示例性实施例中，在写入操作期间，第二字使能线b_wel708b处于逻辑高，并且在读取操作期间，第二字使能线b_wel708b处于逻辑低。因此，在写入操作期间，附加位线对可连接至对应的现有位线对。

图8示出用于操作存储器件的方法800的步骤。可执行方法800的步骤以操作参考本发明的图1至图7讨论的存储器件。在示例性实施例中，可使用逻辑器件和形成的元素来执行方法800的步骤。此外，也可以使用处理器和存储器来执行方法800的步骤。例如，将方法800的步骤作为指令存储在计算机可读介质上，当被处理器执行时，此计算机可读介质将处理器配置为执行方法800的步骤。计算机可读介质可以是非暂态计算机可读介质。

在方法800的框810处，接收写入使能信号。接收写入使能信号以便在存储器件100中写入数据。存储器件100包括布置成由多个行和多个列构成的矩阵的多个存储器单元。多个列中的每个包括多个存储器单元中的第一多个存储器单元，并且多个行中的每个包括多个存储器单元中的第二多个存储器单元。

在方法800的框820处，响应于接收写入使能信号而选择存储器件100的第一列。例如，响应于写入使能信号而选择存储器件100的第[n-1]列204。在其他实例中，响应于写入使能信号而选择存储器件100的第[n]列206。

在方法800的框830处，对与第一列关联的第一位线对预充电。例如，如果选择了第[n-1]列204，则将第[n-1]个位线lbl[n-1]208a[n-1]和第[n-1]个互补位线lblb[n-1]208b[n-1]预充电至预定电位。如果选择了第[n]列206，则将第[n]个位线lbl[n]208a[n]和第[n]个互补位线lblb[n]208b[n]预充电至预定电位。

在方法800的框840处，与第一位线对关联的第二位线对连接至第一位线对。第二位线对可通过多个开关连接至第一位线对。例如，第[n-1]个附加位线hbl[n-1]210a[n-1]和第[n-1]个附加互补位线hblb[n-1]210b[n-1]分别连接至第[n-1]个位线lbl[n-1]208a[n-1]和第[n-1]个互补位线lblb[n-1]208b[n-1]。例如，第[n-1]个附加位线hbl[n-1]210a[n-1]通过第[n-1]个第一开关212a0[n-1]和第[n-1]个第二开关212a1[n-1]连接至第[n-1]个位线lbl[n-1]208a[n-1]。另外，第[n-1]个附加互补位线hblb[n-1]210b[n-1]通过第[n-1]个第一互补开关212b0[n-1]和第[n-1]个第二互补开关212b1[n-1]连接至第[n-1]个互补位线lblb[n-1]208b[n-1]。

根据示例性实施例，存储器件包括：布置成由多个行和多个列构成的矩阵的多个存储器单元，其中，矩阵的多个列中的第一列包括多个存储器单元的第一多个存储器单元、连接至第一多个位单元中的每个的第一对位线以及可通过多个开关连接至第一对位线的第二对位线。

在上述存储器件中，第一对位线包括第一位线和第一互补位线，其中，第二对位线包括第二位线和第二互补位线，其中，第一位线可连接至第二位线，并且其中，第一互补位线可连接至第二互补位线。

在上述存储器件中，第一位线通过至少一个第一开关可连接至第二位线，并且其中，第一互补位线通过至少一个第二开关可连接至第二互补位线。

在上述存储器件中，使用写入使能信号在写入操作期间将至少一个第一开关和至少一个第二开关中的每个接通。

在上述存储器件中，第一位线在每个预定数量的行之后通过至少第一开关可连接至第二位线，并且其中，第一互补位线在每个预定数量的行之后通过第二开关可连接至第二互补位线。

在上述存储器件中，第一开关和第二开关共用写入使能信号以将其接通。

在上述存储器件中，第一对位线在第一金属层中形成，并且第二对位线在第二金属层中形成，其中，第二金属层与第一金属层不同。

在上述存储器件中，第一对位线在第一金属层中形成，并且第二对位线在第二金属层中形成，其中，第二金属层是比第一金属层更高的金属层。

在上述存储器件中，第二金属层比第一金属层高至少两层。

在上述存储器件中，还包括均衡器开关，其中，第一对位线包括第一位线和第一互补位线，并且其中，均衡器开关选择性地将第一位线与第一互补位线连接。

在上述存储器件中，第一对位线包括第一位线和第一互补位线，并且其中，第一对位线可选择性地使用均衡器开关与第一互补位线连接，并且其中，为每个预定数量的行提供均衡器开关。

在上述存储器件中，还包括负电压发生器，其中，负电压发生器在启动时可操作以向第一对位线和第二对位线提供负电压。

根据示例性实施例，一种存储器件，包括：布置成由多个行和多个列构成的矩阵的多个存储器单元，其中，多个列中的每个包括多个存储器单元中的第一多个存储器单元，并且其中，多个行中的每个包括多个存储器单元中的第二多个存储器单元；多个第一位线对，其中，多个第一位线对中的每个第一位线对连接至多个列中的列的第一多个存储器单元；以及多个第二位线对，其中，多个第二位线对中的每个第二位线对与第一多个位线对中的第一位线对关联，并且其中，每个第二位线对可通过多个开关连接至关联的第一位线对。

在上述存储器件中，第一位线对包括第一位线和第一互补位线，并且其中，第二位线对包括第二位线和第二互补位线，其中，第一位线可连接至第二位线，并且其中，第一互补位线可连接至第二互补位线。

在上述存储器件中，第一位线通过至少一个第一开关可连接至第二位线，并且其中，第一互补位线通过至少一个第二开关可连接至第二互补位线。

在上述存储器件中，至少一个第一开关和至少一个第二开关是n沟道金属氧化物半导体(nmos)晶体管。

在上述存储器件中，第一位线通过至少一个均衡器开关可连接至第一互补位线。

在上述存储器件中，至少一个均衡器开关是p沟道金属氧化物半导体(pmos)晶体管。

根据示例性实施例，用于操作存储器件的方法包括：接收用于将数据写入存储器件的写入使能信号；响应于接收写入使能信号而选择存储器件的第一列；对与第一列关联的第一位线对预充电；以及将与第一位线对关联的第二位线对连接至第一位线对，其中，第二位线对可通过多个开关连接至第一位线对。在上述方法中，第一对位线包括第一位线和第一互补位线，其中，第二对位线包括第二位线和第二互补位线，并且其中，将与第一位线对关联的第二位线对连接至第一位线对包括：将第一位线连接至第二位线，以及将第一互补位线连接至第二互补位线。

前述内容概述了若干个实施例的部件，使得本领域技术人员可更好地理解本发明的方面。本领域的技术人员应理解，其可以轻松地将本发明服务于基础，用于设计或修改其他工艺或结构，从而达成与本文所介绍实施例的相同目的和/或实现相同的优点。本领域技术人员还应认识到，这种等效结构并不背离本发明的精神和范围，并且其可以进行各种更改、替换和变更而不背离本发明的精神和范围。