本公开涉及存储技术领域，尤其涉及一种静态随机访问存储器及电子设备。
背景技术：
sram的访问一直是限制计算机性能的瓶颈之一，阻碍了例如新兴神经网络等数据密集型应用的发展。相关技术的sram采用的逐行读取-更新-写回方式，在数据的大量、频繁的搬移上浪费了极高的延时和功耗。相关技术sram的逐行操作需要反复的读取和写回，带来了频繁的位线充放电，即利用字线驱动器驱动对应行，两条位线预充电压驱动对应列，用感测放大器(senseamplifiers，sa)来感知电压差，完成读取；利用数字算数逻辑单元计算得到更新的结果；两条位线根据写入比特不同分别预充为电源电压和零电压(即地线)来驱动对应列，再利用字线驱动器驱动写入对应行，完成更新操作。可见，相关技术受限于位线充放电和感测放大器的影响，利用位线充放电进行的读取和写入在每个时钟周期仅可以进行一次，难以处理高并发的更新请求，相关技术若要提高并行度只能通过增加阵列电路的方法来实现，为此外围电路会带来较为严重的代价。
技术实现要素：
有鉴于此，本公开提出了一种静态随机访问存储器，所述存储器包括至少一个存储电路，所述存储电路包括：第一反相器、第二反相器、第一开关、第二开关、第三开关、第四开关、第五开关、字线、第一位线、第二位线、移位输入线及移位输出线，其中，
所述第一开关用于控制所述移位输入线与所述第一反相器的输入端的连接关系，
所述第二开关用于控制所述第一反相器的输出端与所述第二反相器的输入端的连接关系，所述第三开关用于控制所述第一反相器的输入端和所述第二反相器的输出端的连接关系；
所述第四开关和所述第五开关用于根据所述字线的输入分别控制所述第一位线与所述第一反相器的输入端的连接关系、所述第二位线与所述第二反相器的输入端的连接关系，
其中，在所述电路工作在第一模式的情况下，所述电路用于利用所述第一位线和/或所述第二位线存取数据；或
在所述电路工作在第二模式的情况下，所述电路用于对所述移位输入线输入的数据进行移位，并通过所述移位输出线输出移位后的数据。
在一种可能的实施方式中，在所述第一开关断开、所述第四开关及所述第五开关均导通的情况下，所述电路工作在所述第一模式。
在一种可能的实施方式中，在所述第二开关、所述第三开关均导通的情况下，所述电路用于存储数据。
在一种可能的实施方式中，在所述第二开关和所述第三开关均断开的情况下，所述电路用于根据所述第一位线和/或所述第二位线的状态写入数据。
在一种可能的实施方式中，所述存储器还包括：
控制模块，连接于所述第一开关、所述第二开关、所述第三开关、所述第一位线、所述第二位线及所述字线，用于控制所述第一开关、所述第二开关、所述第三开关的导通状态、及所述第一位线、所述第二位线及所述字线的状态，以使得所述电路工作在所述第一模式或所述第二模式。
在一种可能的实施方式中，所述控制模块用于通过如下操作使得所述电路工作在所述第一模式并写入数据：
在第一写入时间段，控制所述第一开关为断开状态，根据待写入的数据配置所述第一位线、所述第二位线为高电平状态或低电平状态；
在第二写入时间段，配置所述字线为高电平状态以导通所述第四开关及所述第五开关，并断开所述第二开关及所述第三开关；
在第三写入时间段，配置所述字线为低电平状态以断开所述第四开关及所述第五开关，并按顺序导通所述第二开关及所述第三开关。
在一种可能的实施方式中，所述控制模块用于通过如下操作使得所述电路工作在所述第二模式：
在第一移位时间段，控制所述第四开关及所述第五开关均为断开状态，导通所述第一开关、断开所述第二开关及所述第三开关；
在第二移位时间段，断开所述第一开关、导通所述第二开关、保持所述第三开关为断开状态；
在第三移位时间段，导通所述第三开关并保持所述第一开关为断开状态、保持所述第二开关为导通状态。
在一种可能的实施方式中，所述存储器包括至少一个存储电路阵列，所述存储电路阵列的每行包括m个所述存储电路、每列包括n个所述存储电路，其中，
同一列的多个存储电路的第一位线连接、同一列的多个存储电路的第二位线连接，
同一行的多个存储电路中第k个存储电路的移位输出线连接于相邻的第k 1个存储电路的移位输入线，
同一行的多个存储电路的第一字线连接，
同一行的多个存储电路的第一开关、第二开关、第三开关的控制端分别连接，
其中，k、n、m均为整数，k 1≤m。
在一种可能的实施方式中，所述存储电路阵列的一行或多行存储电路的末端设置有单比特算术逻辑单元，用于进行多比特运算，
其中，在第二模式下，所述单比特算术逻辑单元用于逐次根据相连的存储电路的移位输出、预设操作数的对应位及前一时刻的进位输出进行预设运算，直到所述预设操作数的各个位均执行一次运算。
在一种可能的实施方式中，所述预设运算包括非逻辑运算、与逻辑运算、或逻辑运算的任意一种，
所述单比特算术逻辑单元为米利型有限状态机，
所述预设操作位来自于外部设备或所述存储器相连的另一个存储器，
在进行多比特运算时，所述单比特算术逻辑单元从所述预设操作数的最低位到最高位进行运算，且，所述单比特算术逻辑单元的输出作为当前行的前端移位输入。
本公开实施例的静态随机访问存储器，利用了第一反相器、第二反相器的回路特性，使得存储器可以工作在第一模式以进行数据存取，并可以工作在第二模式以进行数据移位，通过在存储器内部实现移位输入及输出，能够完成高并发度的数据存取和更新，并且具有高集成度、低功耗的特点。根据下面参考附图对示例性实施例的详细说明，本公开的其它特征及方面将变得清楚。
附图说明
包含在说明书中并且构成说明书的一部分的附图与说明书一起示出了本公开的示例性实施例、特征和方面，并且用于解释本公开的原理。
图1示出了根据本公开一实施例的静态随机访问存储器的示意图。
图2a、图2b、图2c示出了根据本公开一实施例的存储器写入数据的各个阶段的电路示意图。
图3a、图3b、图3c示出了根据本公开一实施例的存储器进行移位操作的各个阶段的电路示意图。
图4示出了根据本公开一实施例的静态随机访问存储器的示意图。
图5a、图5b示出了根据本公开一实施例的存储电路进行移位操作的示意图。
图6a示出了根据本公开一实施例的进行多比特运算的电路示意图，图6b示出了根据本公开一实施例的进行多比特运算的时序示意图。
图7示出了根据本公开一实施例的静态随机访问存储器的示意图。
图8示出了根据本公开一实施例的静态随机访问存储器及相关技术中存储器的效果示意图。
图9示出了根据本公开一实施例的电子装置的框图。
具体实施方式
以下将参考附图详细说明本公开的各种示例性实施例、特征和方面。附图中相同的附图标记表示功能相同或相似的元件。尽管在附图中示出了实施例的各种方面，但是除非特别指出，不必按比例绘制附图。
在本公开的描述中，需要理解的是，术语“长度”、“宽度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本公开和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本公开的限制。
此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本公开的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。
在本公开中，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”、“固定”等术语应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或成一体；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本公开中的具体含义。
在这里专用的词“示例性”意为“用作例子、实施例或说明性”。这里作为“示例性”所说明的任何实施例不必解释为优于或好于其它实施例。
另外，为了更好的说明本公开，在下文的具体实施方式中给出了众多的具体细节。本领域技术人员应当理解，没有某些具体细节，本公开同样可以实施。在一些实例中，对于本领域技术人员熟知的方法、手段、元件和电路未作详细描述，以便于凸显本公开的主旨。
在一些应用中，例如深度神经网络(deepneuralnetwork，dnn)的训练和推导中，存在大量需要更新缓存的操作，由于器件精度以及阵列规模的限制，前向传播、反向传播以及梯度下降在计算过程中需要大量并行的移位加法操作来完成全精度的乘累加操作，在参数更新的计算过程中需要大量并行的加法操作，以及在数据库及其他应用中，都需要执行高并发度的运算，并且对功耗、集成度也具有较高的要求，本公开实施例的静态随机访问存储器(sram)可以实现数据存取及移位操作，能够在dnn、数据库及其他应用中高并发度、高集成度、低功耗地完成运算。
请参阅图1，图1示出了根据本公开一实施例的静态随机访问存储器的示意图。
所述存储器包括至少一个存储电路，如图1所示，所述存储电路可以包括：第一反相器m1、第二反相器m2、第一开关s1、第二开关s2、第三开关s3、第四开关s4、第五开关s5、字线wl、第一位线bl、第二位线blb、移位输入线sin及移位输出线sout，其中，
所述第一开关s1用于控制所述移位输入线sin与所述第一反相器m1的输入端的连接关系，
所述第二开关s2用于控制所述第一反相器m1的输出端与所述第二反相器m2的输入端的连接关系，所述第三开关s3用于控制所述第一反相器m1的输入端和所述第二反相器m2的输出端的连接关系；
所述第四开关s4和所述第五开关s5用于根据所述字线wl的输入分别控制所述第一位线bl与所述第一反相器m1的输入端的连接关系、所述第二位线blb与所述第二反相器m2的输入端的连接关系，
其中，在所述电路工作在第一模式的情况下，所述电路用于利用所述第一位线bl和/或所述第二位线blb存取数据；或
在所述电路工作在第二模式的情况下，所述电路用于对所述移位输入线sin输入的数据进行移位，并通过所述移位输出线sout输出移位后的数据。
本公开实施例的静态随机访问存储器，利用了第一反相器、第二反相器的回路特性，使得存储器可以工作在第一模式以进行数据存取，并可以工作在第二模式以进行数据移位，通过在存储器内部实现移位输入及输出，能够完成高并发度的数据存取和更新，并且具有高集成度、低功耗的特点。
本公开实施例的静态随机访问存储器，可以应用于高并发读取、更新的场景中，例如神经网络运算场景(如dnn)、数据库及其他场景。
本公开实施例的静态随机访问存储器，可以用第一反向器m1的输出作为存储的状态，也可以用第二反相器m2的输出作为存储的状态，对此，本公开实施不做限定。本公开实施例使用双反相器形成稳定回路保持电荷，无需刷新，提高了数据存取、更新效率。
在一个示例中，对sram进行读操作时，可以将两条位线预充到读取电压，并打开第四开关、第五开关，两条位线上的电荷根据存储状态的不同，分别上升和下降，可以判断读取到的状态(例如通过输入感测放大器)，从而获得存储的信息。
在一个示例中，对sram进行写操作时，可以根据写入状态的不同，分别将两条位线预充到写入电压和地电压，打开第四开关、第五开关，对应反相器输入端开始充电或放电，从而修改sram中存储的状态。
在一种可能的实施方式中，本公开实施例的各个开关可以为金属-氧化物半导体场效应晶体管(metal-oxide-semiconductorfield-effecttransistor，mosfet)、绝缘栅双极型晶体管(insulatedgatebipolartransistor，igbt)或其它类型的晶体管。
在一个示例中，第一开关s1可以为cmos(complementarymetal-oxide-semiconductor，互补金属氧化物半导体)，第二开关s2、第三开关s3、第四开关s4、第五开关s5可以为cmos、nmos(n-metal-oxide-semiconductor，n型金属-氧化物-半导体)晶体管或pmos(p-metal-oxide-semiconductor，p型金属-氧化物-半导体)晶体管或其他形式的开关电路，对此，本公开实施例不做限定。
应该说明的是，本公开实施例的静态随机访问存储器还可以为其它类型的架构，例如可以为6晶体管架构、8晶体管架构、10晶体管架构等，只要具有双反相器回路的，通过电荷存储信息的sram都可以用于搭建本公开实施例中提出的具有存储器内移位功能的存储电路。
下面对静态随机访问存储器工作的各个模式的具体实现方式进行示例性介绍。
在一种可能的实施方式中，在所述第一开关s1断开、所述第四开关s4及所述第五开关s5均导通的情况下，所述电路工作在所述第一模式。
在一种可能的实施方式中，在所述第二开关s2、所述第三开关s3均导通的情况下，所述电路用于存储数据。
在一种可能的实施方式中，在所述第二开关s2和所述第三开关s3均断开的情况下，所述电路用于根据所述第一位线bl和/或所述第二位线blb的状态写入数据。
本公开实施例中，在对sram进行写操作时，将第二开关和第三开关断开，取消反相器回路，可以提高写入速度，在写操作完成后将第二开关和第三开关闭合，重新形成双反相器回路。
请参阅图2a、图2b、图2c，图2a、图2b、图2c示出了根据本公开一实施例的存储器写入数据的各个阶段的电路示意图。
在一个示例中，当所述电路工作在第一模式时，所述电路用于存取数据，在这种情况下，所述电路的两个反相器(m1，m2)输出状态为对偶(即一个反相器输出为“0”，另一个反相器输出为“1”)。
在一种可能的实施方式中，所述存储器还可以包括：
控制模块，连接于所述第一开关s1、所述第二开关s2、所述第三开关s3、所述第一位线bl、所述第二位线blb及所述字线wl，用于控制所述第一开关s1、所述第二开关s2、所述第三开关s3的导通状态、及所述第一位线bl、所述第二位线blb及所述字线wl的状态，以使得所述电路工作在所述第一模式或所述第二模式。
在一个示例中，控制模块可以包括处理组件，处理组件包括但不限于单独的处理器，或者分立元器件，或者处理器与分立元器件的组合。所述处理器可以包括电子设备中具有执行指令功能的控制器，所述处理器可以按任何适当的方式实现，例如，被一个或多个应用专用集成电路(asic)、数字信号处理器(dsp)、数字信号处理设备(dspd)、可编程逻辑器件(pld)、现场可编程门阵列(fpga)、控制器、微控制器、微处理器或其他电子元件实现。在所述处理器内部，可以通过逻辑门、开关、专用集成电路(applicationspecificintegratedcircuit，asic)、可编程逻辑控制器和嵌入微控制器等硬件电路执行所述可执行指令。
在一个示例中，控制模块可以输出第一开关控制信号
在一种可能的实施方式中，所述控制模块用于通过如下操作使得所述电路工作在所述第一模式并写入数据：
在一个示例中，如图2a所示，在第一写入时间段，控制所述第一开关s1为断开状态，根据待写入的数据配置所述第一位线bl、所述第二位线blb为高电平状态(例如vdd)或低电平状态(例如gnd)；
在一个示例中，如图2b所示，在第二写入时间段，配置所述字线wl为高电平状态以导通所述第四开关s4及所述第五开关s5，并断开所述第二开关s2及所述第三开关s3；
在一个示例中，如图2c所示，在第三写入时间段，配置所述字线wl为低电平状态以断开所述第四开关s4及所述第五开关s5，并按顺序导通所述第二开关s2及所述第三开关s3，例如先导通所述第二开关s2，再导通所述第三开关s3。
在一个示例中，在第三写入时间段后，若第一位线bl为高电平或低电平状态，则sram有效地写入了“1”或“0”。
请参阅图3a、图3b、图3c，图3a、图3b、图3c示出了根据本公开一实施例的存储器进行移位操作的各个阶段的电路示意图。
在一个示例中，当所述电路从第一模式切换到第二模式时，所述电路从存取数据功能切换到数据移位功能，在第二模式中，可以将字线设置为低电平状态gnd，第一位线bl、第二位线blb不做变化，在移位操作中，所述电路的第一反向器m1和第二反相器m2的输出状态不再保持对偶，当移位操作结束时，可以第一反向器m1和第二反相器m2的输出状态可以恢复为对偶，以进入存取模式。
在一个示例中，如图3a所示，对于被选中进行移位的行(包括级联的m个存储电路)，示出的两个存储电路的状态分别为“0”和“1”。
在一种可能的实施方式中，所述控制模块用于通过如下操作使得所述电路工作在所述第二模式：
在一个示例中，如图3a所示，在第一移位时间段，控制所述第四开关s4及所述第五开关s5均为断开状态，导通所述第一开关s1、断开所述第二开关s2及所述第三开关s3，在这种情况下，第一个存储电路(左侧m1和m2组成)的第二反相器m2和第二个存储电路(右侧m1和m2组成)的第一反相器m1形成串联，第二个存储电路的第一反向器m1的输入端放电到低电平状态gnd(0)，第一反向器m1的输出端充电到高电平状态vdd(1)。
在一个示例中，如图3b所示，在第二移位时间段，断开所述第一开关s1、导通所述第二开关s2、保持所述第三开关s3为断开状态，在这种情况下，第二个存储电路的第二反相器m2的输入端和第一反相器m1的输出端连接，形成串联，第二反相器m2的输出端放电到低电平状态gnd；
在一个示例中，如图3c所示，在第三移位时间段，导通所述第三开关s3并保持所述第一开关s1为断开状态、保持所述第二开关s2为导通状态，这样，第二个存储电路的第一反相器m1和第二反相器m2重新形成双反相器回路，移位结束，重新进入存储模式。
请参阅图4，图4示出了根据本公开一实施例的静态随机访问存储器的示意图。
在一种可能的实施方式中，如图4所示，所述存储器可以包括至少一个存储电路阵列，所述存储电路阵列的每行包括m个所述存储电路、每列包括n个所述存储电路，其中，
同一列的多个存储电路(如阵列1的sram1,1～sramn,1)的第一位线bl(如bl11)连接、同一列的多个存储电路的第二位线blb(如blb11)连接，
同一行的多个存储电路中第k个存储电路的移位输出线sout连接于相邻的第k 1个存储电路的移位输入线sin，
同一行的多个存储电路的第一字线wl连接(如sram1,1～sram1,m的wl1)，
同一行的多个存储电路的第一开关s1、第二开关s2、第三开关s3的控制端分别连接(第一开关控制信号
其中，k、n、m均为整数，k 1≤m。
在一种可能的实施方式中，如图4所示，所述存储电路阵列的一行或多行存储电路的末端设置有单比特算术逻辑单元alu，用于进行多比特运算。
在一个示例中，如图4所示，对于n行存储电路，可以具有n个1bit的算术逻辑单元，分别对各行进行多比特运算。
请参阅图5a、图5b，图5a、图5b示出了根据本公开一实施例的存储电路进行移位操作的示意图。
在一个示例中，如图5a及图5b所示，本公开实施例可以利用sram的移位操作，将各行的比特按最低位(lsb)到最高位(msb)的顺序向右移位送入三输入的单比特算数逻辑单元(功能为全加器，fulladder(fa))，输出按照循环移位送回，例如，在时钟0对应时刻，存储器当前行的lsb与操作数的lsb在进位输入下执行预设运算后，得到当前输出，将当前输出送回到当前行的头端存储电路中(即原来的msb)，同时将各个存储电路中的存储值对应右移，重复多次运算、移位等操作(时钟1～时钟m)，直到当前行的所有位的数据及预设操作数的各个位均完成。
在一个示例中，单比特算术逻辑单元的进位输入为上一个时钟周期的进位输出。
在一个示例中，在第二模式下，所述单比特算术逻辑单元用于逐次根据相连的存储电路(从msb到lsb)的移位输出、预设操作数的对应位及前一时刻的进位输出进行预设运算，直到所述预设操作数的各个位均执行一次运算。
请参阅图6a及图6b，图6a示出了根据本公开一实施例的进行多比特运算的电路示意图，图6b示出了根据本公开一实施例的进行多比特运算的时序示意图。
在一个示例中，如图6a及图6b所示，在第一移位时间段，通过第一开关控制信号
在一个示例中，在第二移位时间段，断开所述第一开关s1、导通所述第二开关s2、保持所述第三开关s3为断开状态，在这种情况下，进位输出及x点电平保持(当
在一个示例中，在第三移位时间段，导通所述第三开关s3并保持所述第一开关s1为断开状态，x点通过第二反相器m2改变进位输入的电压状态(当
在一种可能的实施方式中，所述预设运算包括非逻辑运算、与逻辑运算、或逻辑运算的任意一种，
所述单比特算术逻辑单元为米利型有限状态机，
所述预设操作位来自于外部设备或所述存储器相连的另一个存储器，
在进行多比特运算时，所述单比特算术逻辑单元从所述预设操作数的最低位到最高位进行运算或从最高位到最低位运算，且，所述单比特算术逻辑单元的输出作为当前行的前端移位输入。
在一个示例中，本公开实施例在对其中阵列电路进行更新操作时，可并行进行，每行的开关控制信号可以同时给出，使每一行同时进行移位操作。
在一个示例中，在对其中第一阵列电路进行加性更新操作时，可以控制一行或多行同时进行，预设操作数的比特来源可以是第二阵列电路的移位输出。
在一个示例中，如图4所示，本公开示例性的给出存储器包含第一阵列1和第二阵列2的示意，第一阵列1和第二阵列2的阵列大小均可以为n行m列，每一行存储一个m比特的整数，可以实现阵列1＝阵列1 阵列2的加性更新操作。
在一个示例中，加性更新操作可以通过m步完成，每一步操作可以包括三个阶段：
在第一移位时间段，控制所述第四开关s4及所述第五开关s5均为断开状态，通过第一开关控制线
在第二移位时间段，通过第一开关控制线
在第三移位时间段，通过第一开关控制线
当然，以上是以第二阵列2的数值对第一阵列1的数值进行更新进行示例性描述，但是，本公开不限于此，对第一阵列1的数值进行更新的操作数来源可以是当前存储器中的其他阵列(如第二阵列2)，也可以与当前存储器连接的其他存储器，或与当前存储器连接的其他设备，对此，本公开实施例不做限定。
本公开实施例利用存储电路阵列的级联的各个存储电路从低到高依次移位输出对应比特，利用单比特算数逻辑单元计算得到结果，再由高到低依次移位输入，可以实现高并行的更新、降低能耗。
应该明白的是，本公开实施例的各个存储电路阵列可以被同步控制也可以被分开控制使用，各个阵列均可以同步地或分开执行存取模式或移位模式，其中，在存储模式下，第一开关控制线
请参阅图7，图7示出了根据本公开一实施例的静态随机访问存储器的示意图。
在一种可能的实施方式中，如图7所示，控制模块还可以包括位线驱动器、字线驱动器、控制解码器等器件，通过位线驱动器控制第一位线bl、第二位线blb的电平状态，以选择存储器中的对应列的存储电路；通过字线驱动器控制字线wl的电平状态，以选择存储器中对应行的存储电路，以写入数据到存储电路，通过控制解码器接收外部的数据和指令对各个开关的状态进行控制，并提供阵列电路的数值更新时的操作数。
本公开实施例中的指令和数据，可以是控制模块提供的，也可以是外部电路提供的，还可以是存储器中其他的存储电路阵列提供的，对此，本公开实施例不做限定。
请参阅图8，图8示出了根据本公开一实施例的静态随机访问存储器及相关技术中存储器的效果示意图。
在一个示例中，如图8所示本公开实施例的静态随机访问存储器在执行高并发访问和计算时，电路的阵列能耗在于给位线/字线充电，相比于相关技术的sram的读取-更新-写回策略，在阵列存储数据位数小于存储数据个数时，本公开实施例需要充放电的位/字线长度较短，可以极大的减少访存的功耗，同时由于整个阵列可以同时进行更新操作，本公开实施例极大的降低了更新存储内容的延时。
本公开实施例的存储器包括多个存储电路组成的电路阵列，多个存储电路之间通过电气连接的方式组合成若干行若干列的阵列布局，对每一行可以独立或同时进行移位操作，具有高并发度、低功耗的优点，可以实现极大提高更新并发度，降低功耗。
本公开实施例提出的存储器实现的存内计算具有高集成度、低功耗、高并行度的优点，可以用与神经网络训练、推理的加速，数据库缓存加速等多种应用。
本公开实施例提出的存储器可以应用于各类电子装置中，下面对电子装置进行示例性介绍。
请参阅图9，图9示出了根据本公开一实施例的电子装置的框图。
例如，装置800可以是移动电话，计算机，数字广播终端，消息收发设备，游戏控制台，平板设备，医疗设备，健身设备，个人数字助理等。
参照图9，装置800可以包括以下一个或多个组件：处理组件802，存储器804，电源组件806，多媒体组件808，音频组件810，输入/输出(i/o)的接口812，传感器组件814，以及通信组件816。
处理组件802通常控制装置800的整体操作，诸如与显示，电话呼叫，数据通信，相机操作和记录操作相关联的操作。处理组件802可以包括一个或多个处理器820来执行指令，以完成上述的方法的全部或部分步骤。此外，处理组件802可以包括一个或多个模块，便于处理组件802和其他组件之间的交互。例如，处理组件802可以包括多媒体模块，以方便多媒体组件808和处理组件802之间的交互。
存储器804被配置为存储各种类型的数据以支持在装置800的操作。这些数据的示例包括用于在装置800上操作的任何应用程序或方法的指令，联系人数据，电话簿数据，消息，图片，视频等。存储器804可以由任何类型的易失性或非易失性存储设备或者它们的组合实现，如静态随机存取存储器(sram)，电可擦除可编程只读存储器(eeprom)，可擦除可编程只读存储器(eprom)，可编程只读存储器(prom)，只读存储器(rom)，磁存储器，快闪存储器，磁盘或光盘。
电源组件806为装置800的各种组件提供电力。电源组件806可以包括电源管理系统，一个或多个电源，及其他与为装置800生成、管理和分配电力相关联的组件。
多媒体组件808包括在所述装置800和用户之间的提供一个输出接口的屏幕。在一些实施例中，屏幕可以包括液晶显示器(lcd)和触摸面板(tp)。如果屏幕包括触摸面板，屏幕可以被实现为触摸屏，以接收来自用户的输入信号。触摸面板包括一个或多个触摸传感器以感测触摸、滑动和触摸面板上的手势。所述触摸传感器可以不仅感测触摸或滑动动作的边界，而且还检测与所述触摸或滑动操作相关的持续时间和压力。在一些实施例中，多媒体组件808包括一个前置摄像头和/或后置摄像头。当装置800处于操作模式，如拍摄模式或视频模式时，前置摄像头和/或后置摄像头可以接收外部的多媒体数据。每个前置摄像头和后置摄像头可以是一个固定的光学透镜系统或具有焦距和光学变焦能力。
音频组件810被配置为输出和/或输入音频信号。例如，音频组件810包括一个麦克风(mic)，当装置800处于操作模式，如呼叫模式、记录模式和语音识别模式时，麦克风被配置为接收外部音频信号。所接收的音频信号可以被进一步存储在存储器804或经由通信组件816发送。在一些实施例中，音频组件810还包括一个扬声器，用于输出音频信号。
i/o接口812为处理组件802和外围接口模块之间提供接口，上述外围接口模块可以是键盘，点击轮，按钮等。这些按钮可包括但不限于：主页按钮、音量按钮、启动按钮和锁定按钮。
传感器组件814包括一个或多个传感器，用于为装置800提供各个方面的状态评估。例如，传感器组件814可以检测到装置800的打开/关闭状态，组件的相对定位，例如所述组件为装置800的显示器和小键盘，传感器组件814还可以检测装置800或装置800一个组件的位置改变，用户与装置800接触的存在或不存在，装置800方位或加速/减速和装置800的温度变化。传感器组件814可以包括接近传感器，被配置用来在没有任何的物理接触时检测附近物体的存在。传感器组件814还可以包括光传感器，如cmos或ccd图像传感器，用于在成像应用中使用。在一些实施例中，该传感器组件814还可以包括加速度传感器，陀螺仪传感器，磁传感器，压力传感器或温度传感器。
通信组件816被配置为便于装置800和其他设备之间有线或无线方式的通信。装置800可以接入基于通信标准的无线网络，如wifi，2g或3g，或它们的组合。在一个示例性实施例中，通信组件816经由广播信道接收来自外部广播管理系统的广播信号或广播相关信息。在一个示例性实施例中，所述通信组件816还包括近场通信(nfc)模块，以促进短程通信。例如，在nfc模块可基于射频识别(rfid)技术，红外数据协会(irda)技术，超宽带(uwb)技术，蓝牙(bt)技术和其他技术来实现。
在示例性实施例中，装置800可以被一个或多个应用专用集成电路(asic)、数字信号处理器(dsp)、数字信号处理设备(dspd)、可编程逻辑器件(pld)、现场可编程门阵列(fpga)、控制器、微控制器、微处理器或其他电子元件实现，用于执行上述方法。
在示例性实施例中，还提供了一种非易失性计算机可读存储介质，例如包括计算机程序指令的存储器804，上述计算机程序指令可由装置800的处理器820执行以完成上述方法。
以上已经描述了本公开的各实施例，上述说明是示例性的，并非穷尽性的，并且也不限于所披露的各实施例。在不偏离所说明的各实施例的范围和精神的情况下，对于本技术领域的普通技术人员来说许多修改和变更都是显而易见的。本文中所用术语的选择，旨在最好地解释各实施例的原理、实际应用或对市场中的技术的改进，或者使本技术领域的其它普通技术人员能理解本文披露的各实施例。
本文用于企业家、创业者技术爱好者查询，结果仅供参考。
