一种异步电路及系统的制作方法

1.本发明涉及半导体领域，更具体的，涉及一种异步电路及系统。


背景技术：

2.目前大规模集成电路芯片中，时钟控制以同步时钟控制为主，即所有的操作在同一个时钟信号的控制下进行运算或者等待运算。在电路中，为了优化时钟信号，将时钟信号经过多个缓冲单元搭建成时钟树，来控制不同的电路单元。随着芯片电路规模的逐渐变大，时钟树的规模也越来越大。由时钟树带来的时钟时延、时钟偏移等问题对电路运算造成的影响逐渐不可忽略。并且时钟功耗在总的电路功耗中占的比重也逐渐增大。
3.为了解决上述几个问题，电路设计者们提出异步电路的思想，即将不同的电路运算单元用不同的时钟信号控制，形成延时不敏感(di：delay insensitive)电路，并在各个电路单元之间建立反馈信号(握手信号：k
o
和k
i
)，使得各个电路单元能够依次完成运算。
4.即使异步电路的思想能够节省一部分的时钟功耗，但由cmos漏电流带来的静态功耗是所有基于cmos电路都不能避免的。为了解决cmos电路的静态功耗问题，科研人员提出许多新型技术，比如自旋电子器件。本专利将自旋电子器件应用于异步电路中，实现一种非易失异步电路流水线。该异步电路流水线既可以解决时钟功耗问题，又可以解决静态功耗问题，大大节省了电路的功耗。


技术实现要素：

5.为了解决上述问题中的至少一个，本发明第一方面提供一种异步电路，包括：多个非易失性存储单元和多个完成检测单元；其中，每个完成检测单元与相邻的上一个非易失性存储单元和相邻的下一个非易失性存储单元进行数据交互，所述数据交互包括：
6.在所述相邻的下一个非易失性存储单元中的计算单元完成内存计算后，该非易失性存储单元向所述完成检测单元发送完成响应信号，以及在所述完成检测单元对所述响应信号进行处理后，所述完成检测单元向相邻的上一个非易失性存储单元发送寄存应答信号。
7.在优选的实施例中，所述非易失性存储单元包括至少一组mram非易失性存储单元。
8.在优选的实施例中，所述mram非易失性存储单元包括：
9.差分放大读取电路，用于存储数据的可靠性读取；
10.写入完成检测电路，用于控制写电路关闭；
11.mtj写入电路，用于改变mtj器件的状态，将输入数据写入mtj器件内；
12.并联连接的一对mtj单元，所述mtj单元与所述差分放大读取电路耦接和mtj写入电路耦接。
13.在优选的实施例中，所述mram非易失性存储单元包括：
14.预充电读取电路，用于存储数据的可靠性读取；
15.写入完成检测电路，用于控制写电路关闭；
16.mtj写入电路，用于改变mtj器件的状态，将输入数据写入mtj器件内；
17.并联连接的一对mtj单元，所述mtj单元与所述预充电读取电路耦接和mtj写入电路耦接。
18.在优选的实施例中，所述mtj单元包括：一对并联的mtj磁性隧道结以及与每个mtj磁性隧道结耦接的一晶体管，所述mtj磁性隧道结包括依次设置的参考层、隧穿层、自由层，所述mtj磁性隧道结耦接的晶体管的漏端与所述预充电读取电路耦接，所述晶体管的控制端与所述mtj写入电路耦接。
19.在优选的实施例中，所述写入完成检测电路具体用于检测mtj的状态是否完成翻转，若mtj状态与输入数据所要求的状态一致，关闭mtj写入电路。
20.在优选的实施例中，还包括：组合逻辑单元，所述组合逻辑单元包括阈值门，用于四个变量以内的输入数据的逻辑计算。
21.在优选的实施例中，所述阈值门状态包括第一状态和第二状态，其中当输入信号中“1”的个数高于阈值门阈值，阈值门置为第一状态；当所有输入信号为“0”，阈值门置为第二状态；否则阈值门维持之前状态。
22.在优选的实施例中，所述非易失性存储单元包括两组mram非易失性存储单元，所述组合逻辑单元根据该两组mram非易失性存储单元输出的二维数组确定每个比特位存储的数据。
23.本发明第二方面实施方式提供一种异步装置，包括：上述任一项实施例所述的异步电路。
24.本发明的有益效果：
25.本发明提供一种异步电路，采用多个非易失性存储单元和多个完成检测单元；其中，每个完成检测单元与相邻的上一个非易失性存储单元和相邻的下一个非易失性存储单元进行数据交互，所述数据交互包括：在所述相邻的下一个非易失性存储单元中的计算单元完成内存计算后，该非易失性存储单元向所述完成检测单元发送完成响应信号，以及在所述完成检测单元对所述请求信号进行处理后，所述完成检测单元向相邻的上一个非易失性存储单元发送寄存应答信号，本发明采用非易失性存储单元代替异步电路中的寄存器单元，非易失性存储单元为异步流水线系统提供近乎于0的静态功耗。写入完成检测单元的加入和异步电路利用握手信号来控制各个单元之间数据传输的模式，解决了mtj的随机性写入问题，提高电路可靠性。总体上，此非易失性异步流水线结构能够提供超低功耗和高可靠性的存储，同时非易失性存储可以在突然掉电的情况下快速恢复数据。
附图说明
26.为了更清楚地说明本发明实施方式或现有技术中的技术方案，下面将对实施方式或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施方式，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
27.图1为本发明实施例所提供的一种异步电路示意图；
28.图2为本发明实施例所提供的一种异步电路信号流程示意图；
29.图3为本发明实施例所提供一种异步电路信号流程仿真波形图。
具体实施方式
30.下面将结合本发明实施方式中的附图，对本发明实施方式中的技术方案进行清楚、完整地描述，显然，所描述的实施方式仅仅是本发明一部分实施方式，而不是全部的实施方式。基于本发明中的实施方式，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施方式，都属于本发明保护的范围。
31.以下公开内容提供了许多用于实现本发明的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实施例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
32.而且，为便于描述，在此可以使用诸如“在
…
之下”、“在
…
下方”、“下部”、“在
…
之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)原件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。
33.目前大规模集成电路芯片中，时钟控制以同步时钟控制为主，即所有的操作在同一个时钟信号的控制下进行运算或者等待运算。在电路中，为了优化时钟信号，将时钟信号经过多个缓冲单元搭建成时钟树，来控制不同的电路单元。随着芯片电路规模的逐渐变大，时钟树的规模也越来越大。由时钟树带来的时钟时延、时钟偏移等问题对电路运算造成的影响逐渐不可忽略。并且时钟功耗在总的电路功耗中占的比重也逐渐增大。
34.为了解决上述几个问题，电路设计者们提出异步电路的思想，即将不同的电路运算单元用不同的时钟信号控制，形成延时不敏感(di：delay insensitive)电路，并在各个电路单元之间建立反馈信号(握手信号：k
o
和k
i
)，使得各个电路单元能够依次完成运算。
35.即使异步电路的思想能够节省一部分的时钟功耗，但由cmos漏电流带来的静态功耗是所有基于cmos电路都不能避免的。
36.为了解决上述问题，本发明第一方面提供一种异步电路，如图1所示，包括：多个非易失性存储单元和多个完成检测单元；其中，每个完成检测单元与相邻的上一个非易失性存储单元和相邻的下一个非易失性存储单元进行数据交互，所述数据交互包括：
37.在所述相邻的下一个非易失性存储单元中的计算单元完成内存计算后，该非易失性存储单元向所述完成检测单元发送完成响应信号，以及在所述完成检测单元对所述请求信号进行处理后，所述完成检测单元向相邻的上一个非易失性存储单元发送寄存应答信号。
38.本发明采用非易失性存储单元代替异步电路中的寄存器单元和计算单元，非易失性存储单元为异步流水线系统提供近乎于0的静态功耗。写入完成检测单元的加入和异步电路利用握手信号来控制各个单元之间数据传输的模式，解决了mtj的随机性写入问题，提高电路可靠性。总体上，此非易失性异步流水线结构能够提供超低功耗和高可靠性的存储，
同时非易失性存储可以在突然掉电的情况下快速恢复数据。可以理解，通过寄存器请求信号k
i
判定本单元是否需要运算当k
i
信号有效时，mram非易失性存储单元进行数据的读取和计算；通过mram非易失性存储单元中的mtj阵列来存储数据，并通过配置电路中的计算单元晶体管状态，完成数据的计算；完成数据计算以后计算单元返回k
o
信号到完成检测单元，完成检测单元完成对k
o
信号的处理后，上一级mram单元接收到本级的应答信号。
39.在一些优选的实施方式中，所述非易失性存储单元包括至少一组mram非易失性存储单元。
40.具体的，本发明可以采用一组mram非易失性存储单元。该mram非易失性存储单元存储逻辑
‘0’
或者
‘1’
。
41.在优选的实施例中，所述mram非易失性存储单元包括：
42.差分放大读取电路，用于存储数据的可靠性读取；
43.写入完成检测电路，用于控制写电路关闭；
44.mtj写入电路，用于改变mtj器件的状态，将输入数据写入mtj器件内；
45.并联连接的一对mtj单元，所述mtj单元与所述差分放大读取电路耦接和mtj写入电路耦接。
46.在优选的实施例中，所述mram非易失性存储单元包括：预充电读取电路，用于存储数据的可靠性读取；写入完成检测电路，用于控制写电路关闭；mtj写入电路，用于改变mtj器件的状态，将输入数据写入mtj器件内；并联连接的一对mtj单元，所述mtj单元与所述预充电读取电路耦接和mtj写入电路耦接。本实施例利用预充电读取电路对mtj中的数据进行读取。预充电读取电路相较于其他差分放大读取电路更能够节省mtj器件的寿命。
47.在优选的实施例中，所述mtj单元包括：一对并联的mtj磁性隧道结以及与每个mtj磁性隧道结耦接的一晶体管，所述mtj磁性隧道结包括依次设置的参考层、隧穿层、自由层，所述mtj磁性隧道结耦接的晶体管的漏端与所述预充电读取电路耦接，所述晶体管的控制端与所述mtj写入电路耦接。
48.在优选的实施例中，所述写入完成检测电路具体用于检测mtj的状态是否完成翻转，若mtj状态与输入数据所要求的状态一致，关闭mtj写入电路。利用完成检测电路及时检测mtj的状态是否完成翻转，mtj状态一旦与输入数据所要求的状态一致，即可利用完成检测信号及时关闭mtj写入电路，达到节省写入功耗的目的。
49.在优选的实施例中，还包括：组合逻辑单元，所述组合逻辑单元包括阈值门，用于四个变量以内的输入数据的逻辑计算。
50.在优选的实施例中，所述阈值门状态包括第一状态和第二状态，其中当输入信号中“1”的个数高于阈值门阈值，阈值门置为第一状态；当所有输入信号为“0”，阈值门置为第二状态；否则阈值门维持之前状态。
51.在优选的实施例中，所述非易失性存储单元包括两组mram非易失性存储单元，所述组合逻辑单元根据该两组mram非易失性存储单元输出的二维数组确定每个比特位存储的数据。本实施例所述非易失性存储单元包括两组mram非易失性存储单元，所述组合控制单元根据该两组mram非易失性存储单元输出的二维数组确定每个比特位存储
‘0’
或者
‘1’
。该两组mram非易失性存储单元互相独立。
52.在一些优选实施例中，如图3所示，本发明可以采用双轨信号来代表
‘0’
或
‘1’
，具
体如下：当d0、d1分别为
‘0’
、
‘1’
时，代表逻辑
‘0’
；当d0、d1分别为
‘1’
、
‘0’
时，代表逻辑1；当d0、d1分别为
‘0’
、
‘0’
时，代表空状态(null状态)；d0和d1不允许同时为
‘1’
。
53.具体的，本发明提供一种非易失性异步电路结构，采用多个非易失性存储单元、逻辑运算单元和多个完成检测单元。其中，相邻的两个非易失性存储单元通过完成检测单元实现控制信号的交互。存储单元的数据在控制信号的控制下进入组合逻辑单元。这种异步流水线系统采用mtj搭建的非易失性存储单元，存储数据为非易失性的，掉电易恢复。且由于异步系统根据每个单元实际的运行时间来进行时间分配，解决了mtj的随机性写入问题，提高了电路的可靠性。
54.在一些实施例中，所述mtj单元包括：一对并联的mtj磁性隧道结以及与每个mtj磁性隧道结耦接的一晶体管，所述mtj磁性隧道结包括依次设置的参考层、隧穿层、自由层，所述mtj磁性隧道结耦接的晶体管的漏端与所述预充电读取电路耦接，所述晶体管的控制端与所述mtj写入电路耦接。
55.还包括：组合逻辑单元，所述组合逻辑单元全部由非传统逻辑中的基本逻辑门：阈值门组成。此组合逻辑单元用于四个变量以内的输入数据的逻辑计算。
56.所述组合逻辑单元包括：多个阈值门。
57.所述阈值门根据输入高电平的个数输出响应的结果。当输入高电平个数(即输入为
‘1’
的个数)大于阈值门所要求的阈值，则阈值门输出
‘1’
；当输入全部为低电平(即为
‘0’
)，则阈值门输出
‘0’
；当输入高电平的个数介于0和阈值门阈值之间时，阈值门保持先前状态不变。
58.该实施例中，所述非易失性存储单元包括两组mram非易失性存储单元，所述组合逻辑单元根据该两组mram非易失性存储单元输出的二维数组确定每个比特位存储
‘0’
或者
‘1’
。在该实施例中，如下表所示：
59.双轨信号对照表
[0060] data
‘0’
data
‘1’
nullillegald01001d10101
[0061]
d0，d1为双轨输入信号(即1
‑
bit数据用两条线来表示)；
[0062]
当(d0，d1)＝(1，0)时，代表逻辑
‘0’
(data
‘0’
)；同理可得其他。
[0063]
如图2所示，本发明的信号流程如下：
[0064]
控制电路根据d0、d1和k
i
的值计算出写使能信号we；写电路在we信号的控制下，根据d0和d1的值配置不同方向的电流流过mtj，对mtj进行数据的写入；写入操作完成后，写入检测电路检测到这一变化，写入检测电路改变wc信号的值，控制写入电路关闭；控制逻辑电路根据wc和k
i
信号计算出读使能信号re，从而控制pcsa电路对mtj中存储的数据进行读取。
[0065]
out0、out1为输出信号；
[0066]
k
o
为应答信号
[0067]
d0、d1为输入信号；
[0068]
k
i
为请求信号；
[0069]
wc为完成检测信号；
[0070]
re为读使能信号；
[0071]
we为写使能信号；
[0072]
pcsa：为预充电读取电路；
[0073]
control logic：控制逻辑模块；
[0074]
write completion detector：写出完成检测电路；
[0075]
write driver：写入电路；
[0076]
可以看出，在本发明中，本结构的主要优点为：非易失性存储单元为异步流水线系统提供近乎于0的静态功耗。写入完成检测单元的加入和异步电路利用握手信号来控制各个单元之间数据传输的模式，解决了mtj的随机性写入问题，提高电路可靠性。总体上，此非易失性异步流水线结构能够提供超低功耗和高可靠性的存储，同时非易失性存储可以在突然掉电的情况下快速恢复数据。
[0077]
进一步的，本发明还提供一种异步装置，其包括如上实施例所述的异步电路。
[0078]
该异步装置具有的优点为：非易失性存储单元为异步流水线系统提供近乎于0的静态功耗。写入完成检测单元的加入和异步电路利用握手信号来控制各个单元之间数据传输的模式，解决了mtj的随机性写入问题，提高电路可靠性。总体上，此非易失性异步流水线结构能够提供超低功耗和高可靠性的存储，同时非易失性存储可以在突然掉电的情况下快速恢复数据。
[0079]
进一步的，本发明还提供一种异步系统，其包括如上实施例所述的异步电路。
[0080]
该异步系统具有的优点为：非易失性存储单元为异步流水线系统提供近乎于0的静态功耗。写入完成检测单元的加入和异步电路利用握手信号来控制各个单元之间数据传输的模式，解决了mtj的随机性写入问题，提高电路可靠性。总体上，此非易失性异步流水线结构能够提供超低功耗和高可靠性的存储，同时非易失性存储可以在突然掉电的情况下快速恢复数据。
[0081]
在本说明书的描述中，参考术语“一个实施方式”、“一些实施方式”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施方式或示例描述的具体特征、结构、材料或者特点包含于本说明书实施方式的至少一个实施方式或示例中。在本说明书中，对上述术语的示意性表述不必须针对的是相同的实施方式或示例。
[0082]
此外，在不相互矛盾的情况下，本领域的技术人员可以将本说明书中描述的不同实施方式或示例以及不同实施方式或示例的特征进行结合和组合。以上所述仅为本说明书实施方式的实施方式而已，并不用于限制本说明书实施方式。对于本领域技术人员来说，本说明书实施方式可以有各种更改和变化。凡在本说明书实施方式的精神和原理之内所作的任何修改、等同替换、改进等，均应包含在本说明书实施方式的权利要求范围之内。