集成电路的制作方法

本发明是有关于一种集成电路及其运算方法，且特别是有关于一种存储器电路。

背景技术：

在以范纽曼型架构(vonneumannarchitecture)设计出的计算器中，数据存储单元与数据处理单元彼此分离。数据必须经由输入/输出端口(input/output，i/o)与总线(bus)而在数据存储单元与数据处理单元之间往返，故耗时与耗能。此外，对于巨量数据的处理，在单元之间的数据往返产生处理效能上的瓶颈。近年来，随着人工智能(artificialintelligence，ai)技术的兴起，计算器所需处理的数据量大幅增加，造成上述的效能瓶颈日益严重。

技术实现要素：

本发明提供一种集成电路，可操作于存储器模式与运算模式中。

本发明的集成电路包括：存储器阵列，包括多个存储器单元，分别经配置以被写入权重；多条字线与多条位线，其中所述多条字线分别连接所述多个存储器单元中的一列存储器单元，所述多条位线分别连接所述多个存储器单元的彼此串联连接的一栏存储器单元，所述多条位线的在所述存储器阵列的一区块中的多者或所述多条字线的在所述存储器阵列的多个区块中的多者经配置以接收多个输入电压，且所述多个存储器单元中接收所述多个输入电压的多者经配置以将写入的所述多个权重中的多者与接收的所述多个输入电压相乘；以及页面缓冲器，耦合至所述存储器阵列，且经配置以感测所述多个权重的所述多者与所述多个输入电压的多个乘积。

在一些实施例中，所述多条位线的在所述区块中的所述多者接收所述多个输入电压，且所述多条字线的在所述区块中的一者经配置以接收读取电压，而所述多条字线的在所述区块中的其他者经配置以接收通行电压。

在一些实施例中，对应于所述多条位线的所述多者与所述多条字线的所述一者的存储器单元经配置以将存储的所述多个权重的所述多者与接收的所述多个输入电压相乘，且产生所述多个乘积。

在一些实施例中，集成电路更包括计数器，其中所述计数器耦合至所述页面缓冲器，且经配置以加总所述多个乘积。

在一些实施例中，所述多个输入电压的至少两者彼此相异。

在一些实施例中，所述多个输入电压彼此相同。

在一些实施例中，所述页面缓冲器包括第一快取以及第二快取。所述第一快取经配置以接收由所述多个权重的所述多者与所述多个输入电压的所述多个乘积转换而成的多个第一逻辑信号，并被预先写入由多个额外输入电压转换而成的多个第二逻辑信号。所述第二快取经配置以将所述多个第一逻辑信号与所述多个第二逻辑信号相乘并累加所述多个第一逻辑信号与所述多个第二逻辑信号的多个乘积。

在一些实施例中，所述多个额外输入电压的至少两者彼此相异且经转换为不同的逻辑信号。

在一些实施例中，所述多条字线的在所述多个区块中的所述多者经配置以接收所述多个输入电压，所述多个区块中的一者的字线电性隔离于所述多个区块的另一者的字线，所述多条位线分别被所述存储器阵列的所述多个区块共享，且所述多条位线的一者经配置以接收读取电压，而所述多条位线的其他者经配置以接收通行电压。

在一些实施例中，对应至所述多条字线的所述多者与所述多条位线的所述一者的存储器单元经配置以将存储的所述多个权重的多者与接收的所述多个输入电压相乘，且产生所述多个乘积。

在一些实施例中，所述多个乘积经由所述多条位线中的所述一者中而被加总。

在一些实施例中，对应至所述多条字线的所述多者与所述多条位线的所述一者的存储器单元具有大于或等于0v的起始电压。

在一些实施例中，所述存储器阵列为与非快闪存储器阵列，且所述多个存储器单元为多个快闪存储器单元。

在一些实施例中，所述页面缓冲器的数量为多数，且所述存储器阵列的一区块具有多个子区块，所述多个子区块分别耦合至所述多个页面缓冲器的一者。

本发明的集成电路的运算方法包括：进行至少一程序化操作，以将多个权重分别写入所述多个存储器单元；将多个输入电压施加至所述多条位线的在所述存储器阵列的一区块中的多者或所述多条字线的在所述存储器阵列的多个区块中的多者，其中接收所述多个输入电压的存储器单元经配置以将存储的所述多个权重中的多者与接收的所述多个输入电压相乘，以得到多个乘积；以及经由所述页面缓冲器或经由所述多条位线的一者加总所述多个乘积。

在一些实施例中，施加所述多个输入电压的步骤与加总所述多个乘积的步骤构成一循环，且所述集成电路的所述运算方法包括进行多次所述循环。

在一些实施例中，所述多次循环的一者的施加所述多个输入电压的步骤在所述多次循环的后一者的施加所述多个输入电压的步骤之前。

在一些实施例中，所述多次循环的一者的施加所述多个输入电压的步骤在时间上交迭于所述多次循环的前一者的加总所述多个乘积的步骤。

在一些实施例中，所述多个输入电压施加至所述多条位线的在所述一区块中的所述多者，且所述页面缓冲器经配置以加总所述多个乘积。

在一些实施例中，所述多个输入电压施加至所述多条字线的在所述多个区块中的所述多者，且所述多个乘积经由所述多条位线中的所述一者而被加总。

基于上述，本发明的集成电路可操作于存储器模式与运算模式中。集成电路包括存储器阵列，例如是与非快闪存储器阵列。集成电路可执行积项之和函数，且可用于人工智能应用、仿神经型态运算系统以及机器学习系统的学习程序。在存储器模式中，将权重写入至存储器阵列的存储器单元中。在运算模式中，将存储的权重与经由位线或字线而传递至存储器单元的输入电压相乘，且累加上述权重与输入电压的乘积。相较于范纽曼型架构在与数据存储单元(例如是存储器集成电路)分离的数据处理单元(例如是中央处理单元)中执行运算，本发明的集成电路可操作于存储器模式与运算模式两者中。因此，数据不再需要往返于数据处理单元与数据存储单元之间，且可显著地提高指令周期。特别来说，使用于将权重写入存储器单元以及接收权重与输入电压的乘积的页面缓冲器通过大量且具有高平行度的位线而耦合至存储器阵列，故页面缓冲器具有相当高的带宽。因此，集成电路可应用于巨量数据的运算，且可能不会出现如范纽曼型架构的效能瓶颈。

为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附附图作详细说明如下。

附图说明

图1a是依照本发明的一些实施例的集成电路的示意图。

图1b是图1a所示例性绘示的集成电路的运算方法的流程图。

图2是依照本发明的一些实施例的集成电路的示意图。

图3是依照本发明的一些实施例的集成电路的示意图。

图4是依照本发明的一些实施例的集成电路的示意图。

【符号说明】

10、10a、10b、20：集成电路

100、100＇、200：存储器阵列

bl：位线

bk1、bk2：区块

bs：子区块间总线系统

ca1：第一快取

ca2：第二快取

ct：计数器

gsl：接地选择线

gst：接地选择晶体管

mc：存储器单元

pb、pb＇：页面缓冲器

s100、s102、s1021、s1022、s102n、s104、s1041、s1042、s104n：步骤

sl：源极线

ssl：串选择线

sst：串选择晶体管

tl：子区块

wi、w1、w2：权重

wl、wl1、wl2、wl3、wln：字线

x、xi、x1、x2：输入电压

具体实施方式

为使本发明的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本发明进一步详细说明。

图1a是依照本发明的一些实施例的集成电路10的示意图。图1b是图1a所示例性绘示的集成电路10的运算方法的流程图。

请参照图1a，集成电路10可为存储器电路，例如是非易失性存储器电路。在一些实施例中，集成电路10为与非快闪存储器(nandflashmemory)电路，且可运用于例如是仿神经型态运算系统(neuromorphiccomputingsystem)、机器学习系统(machinelearningsystem)及人工智能等包括执行乘积累加(multiply-and-accumulate，mac)运算步骤的应用。mac运算步骤可由积项之和(sum-of-products)函数来表示，如式(1)所示：

在式(1)中，经累加的多个积项分别为输入值xi与权重wi的乘积。经累加的多个积项的权重wi值可彼此相异。权重可经指定为一组常数，且多个积项之和随着输入值的改变而变化。此外，在算法执行学习程序(learningprocedure)时，多个学习程序的权重可彼此相异，而从多次积项之和中进行学习。举例而言，经由在计算机中所进行的远程训练取得权重，且将此些权重下载至集成电路10。此些权重随着远程训练的模式更改后，可再下载并更新集成电路10内的权重。

集成电路10包括存储器阵列100。存储器阵列100具有多个存储器单元mc。在一些实施例中，存储器阵列100为三维存储器阵列。如图1a所示，各区块(block)的存储器单元mc经配置为具有多数栏(或称为串(string))与多数列(或称为页(page))。在集成电路10为与非快闪存储器电路的实施例中，存储器单元mc可为浮置栅极晶体管(floatinggatetransistor)、半导体-氧化物-氮化物-氧化物-半导体(semiconductor-oxide-nitride-oxide-semiconductor，sonos)晶体管或其类似者。每一栏(或称串)的存储器单元mc串连连接，且连接于一位线bl与一源极线sl之间。在一些实施例中，多数栏(或称串)的存储器单元mc共享一条源极线sl。另一方面，多条字线wl(如图1a所示，例如是包括字线wl1、字线wl2、字线wl3…与字线wln)中的一者连接每一列(或称页)的存储器单元mc。在一些实施例中，存储器阵列100更包括串选择晶体管sst与接地选择晶体管gst。在此些实施例中，每一栏(或称串)的存储器单元mc连接于串选择晶体管sst与接地选择晶体管gst之间。多个串选择晶体管sst可分别连接至多条位线bl的其中一者，而多个接地选择晶体管gst可连接至源极线sl。此外，串选择线ssl连接一列的串选择晶体管sst，而接地选择线gsl连接一列的接地选择晶体管gst。

集成电路10可操作于存储器模式与运算模式中。在存储器模式中，可运用程序化操作、擦除操作与读取操作而将数据写入于存储器单元mc，或由存储器单元mc读取数据。耦合至存储器阵列100的周边电路可支持上述的程序化操作、擦除操作与读取操作。举例而言，周边电路可包括译码器(未绘示)、页面缓冲器(pagebuffer)pb等。在程序化操作期间，选择一字线wl与一些位线bl，且经由页面缓冲器pb与所选的字线wl而将数据写入对应于所选的字线wl与位线bl的存储器单元mc中。另一方面，在读取操作期间，经由页面缓冲器pb与所选的位线bl而将数据由对应于所选的字线wl与位线bl的存储器单元mc读出。在一些实施例中，每一程序化操作将数据写入一页的存储器单元mc，而每一读取操作将数据由一页的存储器单元mc读出。在集成电路10经配置以执行积项之和函数(如式(1)所示)的实施例中，通过多次上述的程序化操作而将权重wi(例如是包括图1a所示的权重w1与权重w2)写入于多个存储器单元mc中。写入于多个存储器单元mc的权重wi决定此些存储器单元mc的电导(conductance)或跨导(transconductance)。在一些实施例中，通过双位模式(binarymode)而对存储器单元mc进行程序化，且权重wi经存储为双位电平(binarylevels)。在替代实施例中，权重wi经存储为多位电平或模拟码(analogcode)。举例而言，多位电平可为n个电平，其中n为大于2的正整数。

在集成电路10的运算模式中，使存储于存储器单元mc中的权重wi与输入电压xi相乘，且累加多个权重wi与对应输入电压xi的多个乘积。在一些实施例中，存储器阵列100的一区块的多条位线bl经配置以接收输入电压xi(如图1a所示，例如是包括输入电压x1与输入电压x2)。在一些实施例中，此些位线bl所接收的多个输入电压xi具有特定分布(pattern)，且此些输入电压xi的至少两者彼此相异。举例而言，通过双位模式施加多个输入电压xi，且其中输入电压x1为高逻辑电平“1”，而输入电压x2为低逻辑电平“0”。作为替代地，多个输入电压xi可经施加为多位电平(例如是n个电平，其中n为大于2的正整数)或模拟码。存储器阵列100的一区块的多条字线wl的一者经选择而接收读取电压(readvoltage)，而存储器阵列100的此区块的其他字线wl则接收通行电压(passvoltage)。在一些实施例中，连接至经选择的字线wl的一页存储器单元mc接收读取电压而被导通。此外，当位线bl将输入电压xi输入至此些导通的存储器单元mc时，存储于此些导通的存储器单元mc中的多个权重wi与对应的输入电压xi相乘。在输入电压xi经由位线bl而传递至存储器单元mc的实施例中，存储于存储器单元mc的权重wi可视为存储器单元的电导(conductance)，且权重wi与输入电压xi的乘积以电流的形式输出。由于权重wi与输入电压xi的相乘发生于存储器阵列100中，此乘法操作可视为一种存储器内运算(in-memorycomputing)。

在一些实施例中，多个权重wi与对应输入电压xi的多个乘积输出至经由位线bl而耦合至存储器阵列100的页面缓冲器pb。页面缓冲器pb中的感测放大器(senseamplifier，未绘示)可经配置以感测此些输出的电流信号。此外，耦合至页面缓冲器pb的计数器(counter)ct可经配置以加总此些输出的电流信号(亦即多个权重wi与对应输入电压xi的多个乘积)。虽然图1a所绘示的页面缓冲器pb与计数器ct为彼此分离的构件，但页面缓冲器pb与计数器ct也可替代地经整合为单一构件。页面缓冲器pb与计数器ct设置于环绕存储器阵列100的区域中，且紧邻存储器阵列100。因此，经由页面缓冲器pb与计数器ct执行的加法操作可视为一种近存储器运算(near-memorycomputing)。

至此，已通过存储器内运算(将多个权重wi与对应输入电压xi相乘)以及近存储器运算(将多个权重wi与对应输入电压xi的多个乘积加总)来执行积项之和函数(如式(1)所示)。相较于范纽曼型架构在与数据存储单元(例如是存储器集成电路)分离的数据处理单元(例如是中央处理单元)中执行运算，本发明的集成电路10可操作于存储器模式与运算模式两者中。因此，数据不再需要往返于数据处理单元与数据存储单元之间，且可显著地提高指令周期。特别来说，使用于将权重wi写入存储器单元mc以及接收权重wi与输入电压xi的乘积的页面缓冲器pb通过大量且具有高平行度(parallelism)的位线bl而耦合至存储器阵列100，故页面缓冲器pb具有相当高的带宽。因此，集成电路10可应用于巨量数据的运算，且可能不会出现如范纽曼型架构的效能瓶颈。在一些实施例中，页面缓冲器pb可具有大于或等于32kb的带宽。

请参照图1a与图1b，集成电路10的运算方法可包括下列步骤。在步骤s100中，通过进行多次上述的程序化操作而将权重wi写入至多个存储器单元mc。

在步骤s102中，将多个输入电压xi施加至连接于一条字线wl(例如是字线wl1)的一页存储器单元mc。如此一来，权重wi与输入电压xi于存储器单元mc中相乘，且权重wi与输入电压xi的乘积以电流信号的形式经由位线bl而输出。此外，页面缓冲器pb经配置以感测此些输出的电流信号。在步骤s104中，通过例如是计数器ct的构件而加总此些输出的电流信号。步骤s102与步骤s104可构成对于单一页面的存储器单元mc执行积项之和函数的单一循环。随后，进行其他循环，以对于其他页面的存储器单元mc执行积项之和函数。举例而言，其他循环包括含有步骤s1021与步骤s1041的循环、含有步骤s1022与步骤s1042的循环...以及含有步骤s102n与步骤s104n的循环等。在对于相邻页面的存储器单元mc执行积项之和函数的连续两个循环中，将输入电压xi施加至相邻页面的存储器单元mc的步骤中的一者(例如是步骤s1021)在另一者(例如是步骤s102)之后，且可至少部分地重叠于较先进行的循环中加总电流信号的步骤(例如是步骤s104)。基于此管线式流程设计(pipelinetimingflowdesign)，一些步骤在时间上彼此交迭，故可进一步地提高集成电路10的指令周期。

图2是依照本发明的一些实施例的集成电路10a的示意图。参照图2所描述的集成电路10a及其运算方法相似于参照图1a、图1b所描述的集成电路10及其运算方法。以下仅描述两者的差异处，相同或相似的部分则不再赘述。

请参照图2，在一些实施例中，在运算模式中，存储器阵列100的一区块的多条位线bl接收相同的输入电压x。换言之，在此些实施例中，此些位线bl所接收的多个输入电压x并不具有特定分布(pattern)。举例而言，在双位模式下，所有的位线bl可经配置以接收为低逻辑电平“1”的输入电压x。如此一来，存储于多个存储器单元mc内的多个权重wi与相同的输入电压x相乘，且所得的多个乘积以电流信号的形式经由放大传感器(未绘示)转换为逻辑信号(例如是1与0)，而输入至页面缓冲器pb＇。在一些实施例中，页面缓冲器pb＇包括第一快取(cache)ca1与第二快取ca2。第一快取ca1经配置以接收并暂存上述的逻辑信号(以下称第一逻辑信号)，且被预先写入由多个输入电压xi所转换而成的另一些逻辑信号(以下称第二逻辑信号)。此些输入电压xi具有特定分布(pattern)。换言之，多个输入电压xi的至少两者彼此相异。举例而言，在双位模式下，多个输入电压xi的一者可经转换为高逻辑电平信号“1”，而多个输入电压xi的另外一者可经转换为低逻辑电平信号“0”。随后，第二快取ca2内的计数器(未绘示)经配置以对第一逻辑信号与第二逻辑信号执行乘积累加运算。换言之，第二快取ca2经配置以将第一逻辑信号与第二逻辑信号相乘，并将所得的多个乘积加总。至此，已通过乘法操作与加法操作执行积项之和函数，且上述的乘法操作与加法操作均可视为近存储器运算。

图3是依照本发明的一些实施例的集成电路10b的示意图。参照图3所描述的集成电路10b及其运算方法相似于参照图1a、图1b所描述的集成电路10及其运算方法。以下仅描述两者的差异处，相同或相似的部分则不再赘述。

请参照图3，在一些实施例中，集成电路10b的存储器阵列100＇的一区块(block)被分割为多个子区块(tile)。举例而言，如图3所示，存储器阵列100＇的一区块被分割为4个子区块tl。多个子区块tl分别包括存储器阵列100＇的一部分，且多个子区块tl彼此实体上分离。需注意的是，以简洁起见，图3仅绘示出各子区块tl的位线bl与字线wl，而省略绘示各子区块tl的其他构件(例如是包括如图1a所示的存储器单元mc、串选择晶体管sst、接地选择晶体管gst、串选择线ssl以及接地选择线gsl)。多个子区块tl沿着多数栏与多数列阵列排列。在一些实施例中，子区块间总线系统(inter-tilebussystem)bs耦合至多个子区块tl且延伸于多个子区块tl之间。此外，子区块间总线系统bs更可耦合至定序控制器(sequencingcontroller，未绘示)。再者，各子区块tl耦合至包括页面缓冲器pb与计数器ct的周边电路。在一些实施例中，耦合至同一栏中相邻子区块tl的周边电路彼此相向，且耦合至同一列中相邻子区块tl的周边电路位于此些子区块tl的同一侧。然而，本领域技术人员可依据设计需求而调整子区块tl的数量以及子区块tl与周边电路的配置方式，本发明并不以此为限。此外，在一些实施例中，各子区块tl耦合至列译码器与栏译码器(均未绘示)。通过将存储器阵列100＇分割为多个子区块tl，可降低集成电路10b的电阻电容延迟效应(rcdelay)，而可进一步地提高集成电路10b的指令周期。

图4是依照本发明的一些实施例的集成电路20的示意图。参照图4所描述的集成电路20及其运算方法相似于参照图1a、图1b所描述的集成电路10及其运算方法。以下仅描述两者的差异处，相同或相似的部分则不再赘述。

图4绘示出集成电路20的存储器阵列200的多个区块，例如是包括区块bk1与区块bk2。存储器阵列200的各区块相似于图1a所绘示的存储器阵列100的区块，且具有多数栏(或称串)与多数列(或称页)的存储器单元mc。多条字线wl的一者连接每一列的存储器单元mc，而每一栏(或称串)的存储器单元mc连接于位线bl与源极线sl之间。在一些实施例中，同一区块中，多数栏(或称串)的存储器单元mc共享同一源极线sl。此外，一区块(例如是区块bk1)的字线wl与另一区块(例如是区块bk2)的字线wl彼此不相连(或称电性隔离)，而不同区块(例如是区块bk1与区块bk2)的位线bl则彼此相连。换言之，多个区块分别具有独立的字线wl，而具有共享的位线bl。在一些实施例中，不同区块的源极线sl可彼此耦接。在替代实施例中，一区块(例如是区块bk1)的源极线sl与另一区块(例如是区块bk2)的源极线sl彼此不相连(或称电性隔离)。

当集成电路20操作于存储器模式中时，通过参照图1a所描述的多个程序化操作而将多个权重wi写入存储器阵列200的多个存储器单元mc。另一方面，当集成电路20操作于运算模式中时，不同区块的多条字线wl以及不同区块所共享的一条位线bl被选择，且经选择的字线wl接收输入电压xi。在一些实施例中，此些输入电压xi具有特定分布(pattern)，且此些输入电压xi的至少两者彼此相异。举例而言，在双位模式下，多个输入电压xi的一者为高逻辑电平“1”，而多个输入电压xi的另外一者为低逻辑电平“0”。此外，经选择的位线bl接收读取电压，而其他位线bl接收通行电压(例如是0v)。存储于对应至所选择的字线wl与位线的存储器单元mc内的权重wi在此些存储器单元mc中与输入电压xi相乘。在经由字线wl而将输入电压xi传递至存储器单元mc的实施例中，存储在存储器单元mc中的权重wi可视为存储器单元mc的跨导(transconductance)。多个权重wi与对应输入电压xi的多个乘积以电流信号的形式而经由所选择的位线bl输出。由于每一位线bl被存储器阵列200的不同区块共享，此些来自于不同区块的输出电流信号在所选择的位线bl处被累加。在一些实施例中，通过耦合至存储器阵列200的页面缓冲器pb而感测多个权重wi与对应输入电压xi的多个乘积之和。

基于如图4所示的配置方式，乘法操作是在存储器单元mc内进行，而加法操作是经由不同区块所共享的位线bl来进行。因此，乘法操作与加法操作均可视为存储器内运算。

在参照图4所说明的实施例中，在对存储器单元mc进行程序化操作之前，可避免使存储器单元mc过擦除(over-erased)。也就是说，在存储器单元mc为n型晶体管的实施例中，经擦除的存储器单元的起始电压(thresholdvoltage)大于或等于0v。如此一来，在运算模式中，对应于未选的(unselected)字线wl的存储器单元mc可接收例如是0v的通行电压，而可被完全地关闭(turnoff)。因此，输出的电流信号可仅由对应至所选的字线wl与位线bl的存储器单元mc所贡献，故可提升集成电路20的可靠度。

综上所述，本发明的集成电路可操作于存储器模式与运算模式中。集成电路包括存储器阵列，例如是与非快闪存储器阵列。集成电路可执行积项之和函数，且可用于人工智能应用、仿神经型态运算系统以及机器学习系统的学习程序。在存储器模式中，将权重写入至存储器阵列的存储器单元中。在运算模式中，将存储的权重与经由位线或字线而传递至存储器单元的输入电压相乘，且累加上述权重与输入电压的乘积。相较于范纽曼型架构在与数据存储单元(例如是存储器集成电路)分离的数据处理单元(例如是中央处理单元)中执行运算，本发明的集成电路可操作于存储器模式与运算模式两者中。因此，数据不再需要往返于数据处理单元与数据存储单元之间，且可显著地提高指令周期。特别来说，使用于将权重写入存储器单元以及接收权重与输入电压的乘积的页面缓冲器通过大量且具有高平行度的位线而耦合至存储器阵列，故页面缓冲器具有相当高的带宽。因此，集成电路可应用于巨量数据的运算，且可能不会出现如范纽曼型架构的效能瓶颈。

以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。