激活存储器装置的输入/输出线的方法以及相关装置及系统与流程

激活存储器装置的输入/输出线的方法以及相关装置及系统
1.优先权主张
2.本申请案主张2019年10月10日提出申请的美国专利申请案第16/598,938号“激活存储器装置的输入/输出线的方法以及相关装置及系统(methods of activating input/output lines of memory devices,and related devices and systems)”的申请日期的权益。
技术领域
3.本发明的实施例涉及激活存储器装置的输入/输出线。更具体来说，各种实施例涉及经由一定数目个控制信号而激活存储器装置的一定数目个主要输入/输出线，且涉及相关方法、装置及系统。


背景技术：

4.存储器装置通常经提供为计算机或其它电子系统中的内部半导体集成电路。存在许多不同类型的存储器，包含(举例来说)随机存取存储器(ram)、只读存储器(rom)、动态随机存取存储器(dram)、同步动态随机存取存储器(sdram)、电阻式随机存取存储器(rram)、双倍数据速率存储器(ddr)、低功率双倍数据速率存储器(lpddr)、相变存储器(pcm)及快闪存储器。
5.存储器装置通常包含布置于存储器阵列中且能够保持表示数据位的电荷的许多存储器单元。数据可经由输入/输出线(例如局部输入/输出线(lio)及主要输入/输出(mio)线)而被写入到存储器单元或从所述存储器单元被检索。


技术实现要素：

6.本发明的各种实施例可包含一种设备。所述设备可包含存储器阵列，所述存储器阵列包含一定数目个存储器库。所述数目个存储器库中的每一存储器库可包含耦合到第一数目个主要输入/输出(mio)线的第一区域及耦合到第二数目个mio线的第二区域。所述设备还可包含耦合到所述存储器阵列的信号产生器。所述信号产生器可经配置以产生第一控制信号，所述第一控制信号在第一时间激活所述第一数目个mio线。所述信号产生器还可经配置以产生第二控制信号，所述第二控制信号在第二后续时间激活所述第二数目个mio线。
7.本发明的一或多个其它实施例包含一种操作存储器装置的方法。所述方法可包含：产生第一控制信号以在第一时间激活耦合到存储器库的第一数据端子区域的第一数目个主要输入/输出(mio)线。所述方法还可包含产生第二控制信号以在第二后续时间激活耦合到所述存储器库的第二数据端子区域的第二数目个mio线。所述方法可进一步包含响应于命令而将所述第一控制信号及所述第二控制信号中的每一者复位。
8.本发明的额外实施例包含一种电子系统。所述电子系统可包含至少一个输入装置、至少一个输出装置以及以可操作方式耦合到所述输入装置及所述输出装置的至少一个处理器装置。所述电子系统还可包含至少一个存储器装置，所述至少一个存储器装置以可
操作方式耦合到所述至少一个处理器装置且包括控制器。所述控制器可经配置以在第一时间激活存储器库的第一数目个主要输入/输出(mio)线。所述控制器还可经配置以在第二后续时间激活所述存储器库的第二数目个mio线。
附图说明
9.图1是根据本发明的各种实施例的实例性存储器装置的框图。
10.图2是根据本发明的各种实施例的包含一定数目个存储器库群组的实例性存储器装置的另一描绘。
11.图3a描绘根据本发明的各种实施例的包含一定数目个库区域的实例性存储器装置的一部分。
12.图3b图解说明根据本发明的各种实施例的实例性存储器装置的区域。
13.图3c是根据本发明的各种实施例的包含一定数目个数据端子区域中的一定数目个数据端子的实例性存储器装置的另一图解说明。
14.图4展示根据本发明的各种实施例的包含与存储器装置相关联的各种信号的时序图。
15.图5图解说明根据本发明的各种实施例的包含感测放大器、传送门及主要输入/输出的电路。
16.图6描绘根据本发明的各种实施例的信号产生器。
17.图7是根据本发明的各种实施例的操作存储器装置的实例性方法的流程图。
18.图8是根据本发明的各种实施例的存储器装置的简化框图。
19.图9是根据本发明的各种实施例的电子系统的简化框图。
具体实施方式
20.本文中所描述的各种实施例涉及激活设备(例如，存储器装置)的主要输入/输出(mio)线。更具体来说，各种实施例涉及产生控制信号(还在本文中称为“时序信号”)以用于激活存储器装置的存储器库的第一主要输入/输出(mio)，且随后激活存储器库的第二mio。仍更具体来说，各种实施例涉及产生第一控制信号以用于在第一时间激活存储器装置的存储器库的第一数据端子区域(例如，上部数据端子区域)的一定数目个mio线，且产生第二控制信号以用于在第二后续时间激活存储器库的第二数据端子区域(例如，下部数据端子区域)的一定数目个mio线。
21.图1包含根据本发明的各种实施例的实例性存储器装置100的框图。举例来说，存储器装置100可包含dram(动态随机存取存储器)、sram(静态随机存取存储器)、sdram(同步动态随机存取存储器)、ddr sdram(双倍数据速率dram，例如ddr4 sdram等等)或sgram(同步图形随机存取存储器)。可集成于半导体芯片上的存储器装置100可包含存储器阵列102。
22.在图1的实施例中，将存储器阵列102展示为包含八个存储器库：库0到7。更多或更少库可包含于其它实施例的存储器阵列102中。每一存储器库包含一定数目个存取线(字线wl)、一定数目个数据线(位线bl及/bl)及布置于所述数目个字线wl与所述数目个位线bl及/bl的相交点处的一定数目个存储器单元mc。可藉由行解码器104而执行对字线wl的选择且可藉由列解码器106而执行对位线bl及/bl的选择。在图1的实施例中，行解码器104可针
对每一存储器库—库0到7而包含相应行解码器，且列解码器106可针对每一存储器库—库0到7而包含相应列解码器。
23.位线bl及/bl耦合到相应感测放大器samp。来自位线bl或/bl的读取数据可由感测放大器samp放大，且经由互补局部输入/输出线(liot/b)、传送门tg及互补主要输入/输出线(miot/b)而被传送。相反地，可经由互补主要输入/输出线miot/b、传送门tg及互补局部输入/输出线liot/b而将写入数据传送到感测放大器samp，且写入于耦合到位线bl或/bl的存储器单元mc中。
24.存储器装置100可一般经配置以经由各种端子(例如命令及地址端子108、时钟端子110以及数据及数据掩码端子122)而接收各种输入(例如，来自外部控制器)。存储器装置100可包含额外端子，例如电力供应端子124及126。
25.在预期操作期间，可经由命令/地址输入电路112而将经由命令及地址端子108所接收的一或多个命令信号输送到命令解码器116。命令解码器116可包含电路，所述电路经配置以经由对一或多个命令信号com进行解码而产生各种内部命令。内部命令的实例包含激活命令act及读取/写入信号r/w。
26.此外，可经由命令及地址输入电路112而将经由命令及地址端子108所接收的一或多个地址信号add输送到地址解码器114。地址解码器114可经配置以将行地址xadd供应到行解码器104且将列地址yadd供应到列解码器106。
27.激活命令act可包含脉冲信号，响应于指示行存取的命令信号com(例如，激活命令)而激活所述脉冲信号。响应于激活信号act，可激活所指定库地址的行解码器104。因此，可选择并激活由行地址xadd指定的字线wl。
28.读取/写入信号r/w可包含脉冲信号，响应于指示列存取的命令信号com(例如，读取命令或写入命令)而激活所述脉冲信号。响应于读取/写入信号r/w，可激活列解码器106，且可选择由列地址yadd指定的位线bl。
29.响应于激活命令act、读取信号、行地址xadd及列地址yadd，可从由行地址xadd及列地址yadd指定的存储器单元mc读取数据。可经由感测放大器samp、传送门tg、控制电路107、输入/输出电路111及数据端子122而输出所读取数据。此外，响应于激活命令act、写入信号、行地址xadd及列地址yadd，可经由数据端子122、输入/输出电路111、控制电路107、传送门tg及感测放大器samp而将写入数据供应到存储器阵列102。可将写入数据写入到由行地址xadd及列地址yadd指定的存储器单元mc。
30.根据一些实施例，信号产生器109可从列解码器106接收一或多个信号(例如，响应于读取/写入信号r/w(例如，读取命令)或预充电(pre)命令的一或多个信号)且产生一或多个时序信号，可将所述一或多个时序信号输送到存储器阵列102及/或控制电路107。更具体来说，如下文更充分地描述，响应于一或多个所接收信号，信号产生器109可产生一或多个时序信号，可将所述一或多个时序信号输送到感测放大器samp、传送门tg及/或控制电路107。
31.可经由时钟端子110而接收时钟信号wck及/wck。时钟输入电路118可基于时钟信号wck及/wck而产生内部时钟信号iwck。可将内部时钟信号iwck输送到存储器装置100的各种组件。举例来说，可将内部时钟信号iwck输送到输入/输出电路111(例如，以用于控制输入/输出电路111的操作时序)。
32.图2图解说明根据本发明的各种实施例的存储器装置200。存储器装置200(举例来说，其可包含dram)包含一定数目个存储器库群组(即，库群组202(“库群组0”)、库群组204(“库群组1”)、库群组206(“库群组2”)及库群组208(“库群组3”))，其中每一库群组包含一定数目个库(例如，库0、库1、库2及库3)。根据各种实施例，图2中所展示之每一库可包含布置于相关联库群组的区域(例如，上部及下部区域)中的两个部分库(例如，“半库”或“部分”)。更具体来说，举例来说，库群组202包含区域202a及区域202b。在所图解说明实例中，区域202a可包含下部区域，且区域202b可包含上部区域。因此，举例来说，库群组0的库0包含区域202a内的一部分及区域202b内的一部分。类似地，作为另一实例，库群组3的库2包含区域202a内的一部分及区域202b内的一部分。
33.存储器装置200进一步包含控制电路210，所述控制电路可包含(举例来说)命令/地址/控制电路。而且，存储器装置200包含命令/地址(ca)区212，所述ca区包含一或多个ca垫(图2中未展示)。存储器装置200还包含dq垫214及216。此外，根据各种实施例，每一存储器库的第一部分(例如，区域202a内)可耦合到第一数目个dq垫(例如，下部dq垫216，例如dq垫0到7)，且每一存储器库的第二部分(例如，区域202b内)可耦合到第二数目个dq垫(例如，上部dq垫214，例如dq垫8到15)。
34.存储器装置200进一步包含其它电路，例如数字感测放大器(dsa)218及逻辑(例如，行库逻辑)220。举例来说，一或多个库群组内的库可共享电路，例如dsa 218、逻辑220及/或错误校正码(ecc)电路(图2中未展示)。
35.图3a描绘根据本发明的各种实施例的存储器装置300的一部分。存储器装置300包含第一(例如，上部)库区域302及第二(例如，下部)库区域304。第一库区域302及库区域304中的每一者包含第一库(即，库0)305的一部分及第二库(即，库1)307的一部分。在图3b中展示存储器装置300的一部分311，所述部分包含库305及307的区域302。
36.如图3a及3b中所展示，存储器装置300包含经配置以从上部及下部区域驱动列选择(cs)信号的列解码器(“y-dec”)306、308、310及312。虽然在一些实施例中，可使用一个列解码器，但在其它实施例中，可使用多于一个列解码器(例如，两个列解码器)(例如，以驱动相对大的负载)。此外，存储器装置300包含定位于第一库305与第二库307之间的行解码器314及316。
37.图3b进一步图解说明列选择线318及320以及所选择字线322及324(例如，响应于行地址而选择)。此外，如图3b中所图解说明，存储器装置300包含数据端子区域udq及数据端子区域ldq。举例来说，数据端子区域udq还可在本文中称为“上部数据端子区域”，且数据端子区域ldq还可在本文中称为“下部数据端子区域”。
38.图3c是包含一定数目个dq区域中的一定数目个数据端子(dq)的存储器装置300的另一图解说明。图3c进一步描绘列解码器306及310以及行解码器314。如图3c中所展示，存储器装置300包含dq区8到15，其中每一dq区与dq相关联。举例来说，传送到dq x(例如，dq 12；图3c中未展示)/从所述dq x传送的数据可存储于dq x区(例如，图3c中所展示的dq 12区)中。此外，根据一些实施例，dq区8到11与第一区域(例如，图3b中所展示的数据端子区域ldq)相关联且dq区12到15与第二区域(例如，图3b中所展示的数据端子区域udq)相关联。
39.注意，所选择字线322位于数据端子区域udq内，且所选择字线324位于数据端子区域ldq内。因此，在此实例中，可在一个行操作中存取dq 8到15中的每一者。更具体来说，可
经由所选择字线324而在一个操作中存取dq 8到11中的每一者，且经由所选择字线322而在一个操作中存取dq 12到15中的每一者。
40.如将了解，可经由一定数目个相关联mio线而从每一dq区输出数据(例如，数据束)。更具体来说，举例来说，针对图3c中所展示的每一dq区，可经由16个mio线而输出16个数据位。举例来说，在图3c中所展示的配置中，可使用总共128个mio线(即，16个位
×
8dq)来传送128个读取/写入数据位。此外，在其中装置(例如，存储器装置300)经配置以用于错误校正码(ecc)的实施例中，所述装置可包含额外位(例如，校验位)。
41.图3b进一步描绘mio 326及mio 328。mio 326及mio 328中的每一者还可在本文中称为“一定数目个mio线”。在此实例中，与数据端子区域udq相关联的mio 326从电路313延伸穿过数据端子区域udq，且与数据端子区域ldq相关联的mio 328从电路313延伸穿过数据端子区域ldq。在此实施例中，mio 326及328的长度为不相等的。更具体来说，由于mio 326延伸到数据端子区域udq的最上部部分，且mio 328延伸到数据端子区域ldq的最上部部分，因此mio 326具有比mio 320长的长度。换句话说，mio 326的线比mio 328的线长。因此，在操作期间，mio 326的寄生电容及电阻值(“cr”)可比mio 328的cr大。
42.此外，如将了解，在读取及/或写入操作中，mio线(例如，mio 326及mio 328)可被预充电到第一状态(例如，高状态)且以第二状态(例如，低状态)进行操作。此外，在其中第一数目个mio线(即，上部端子区域的)的激活时间将等于第二数目个mio线(即，下部端子区域的)的激活时间的常规装置及/或系统中，基于上部端子区域的mio线而设定所述激活时间(即，因为上部端子区域的mio线具有较大cr且因此需要充分电压来读取及/或写入存储器单元数据)。因此，在常规装置及/或系统中，由于下部端子区域的mio线具有较低cr，因此下部端子区域的mio线上的电压可变得过大，从而增加对下部端子区域的mio线进行预充电所需的电力量。
43.如本文中所揭示的各种实施例可包含相对于与一个端子区域(例如，数据端子区域udq)相关联的mio线的激活而延迟与另一端子区域(例如，数据端子区域ldq)相关联的mio线的激活。更具体来说，举例来说，参考图3b，可相对于与数据端子udq相关联的mio 326的激活时间而延迟与数据端子区域ldq相关联的mio 328的激活时间。举例来说，根据一些实施例，第一控制信号可激活数据端子udq的mio 326(例如，经由传送门，例如图1的tg)，且相对于第一控制信号在时间上延迟的第二控制信号可激活数据端子ldq的mio 326(例如，经由传送门，例如图1的tg)。此外，根据一些实施例，可基于另一信号(例如，pre命令)而将第一控制信号及第二控制信号中的每一者复位(例如，大体上同时)。
44.如将了解，通过延迟数据端子区域ldq的激活时间，与数据端子区域ldq相关联(例如，耦合到所述数据端子区域ldq)的mio线上的电压可减小(例如，数据端子区域ldq的mio线上的电压与数据端子区域udq的mio线上的电压可为相同或类似的)，且因此与常规方法及装置相比，可减少对数据端子区域ldq的mio线进行预充电所需的电力量。
45.至少出于这些原因，如本文中更充分地描述的本发明的各种实施例提供对由人无法合理执行的技术引起的一或多个问题的技术解决方案，且为克服上文所描述的问题及/或挑战，本文中所揭示的各种实施例均源于计算机技术。此外，本文中所揭示的至少一些实施例可通过允许计算机执行先前不可由计算机执行的功能而改进计算机相关技术。
46.图4展示根据本发明的各种实施例的时序图400。时序图400描绘读取命令404及
pre命令405。此外，时序图400描绘列选择信号406、第一行选择信号408及第二行选择信号410。举例来说，第一行选择信号408可用于激活第一数据端子区域(例如，图3b的数据端子区域udq)的mio线(例如，图3b的mio 326)，且相对于第一行选择信号408而延迟(例如，延迟δt)的第二行选择信号410可用于激活第二数据端子区域(例如，图3b的数据端子区域ldq)的mio线(例如，图3b的mio 328)。时序图400进一步包含数字感测放大器启用信号420及数据信号422。
47.时序图400进一步包含指示第一数据端子区域(例如，图3b的数据端子区域udq)的mio线上的电压的信号412、指示第二数据端子区域(例如，图3b的数据端子区域ldq)的mio线上的电压的信号414。此外，为进行比较，信号416表示根据常规方法进行操作(即，不使用时间延迟，使得将第一数据端子区域的mio线与第二数据端子的mio线同时激活)的第二数据端子区域的mio线上的电压。如时序图400中所展示，与常规方法相比，各种实施例可使得第二数据端子的mio线上的电压能够减小，如由箭头418所指示。
48.根据至少实施例，可响应于读取命令(例如，读取命令404)而产生第一行选择信号408及第二行选择信号410中的每一者。此外，可基于pre命令(例如，pre命令405)而将第一行选择信号408及第二行选择信号410中的每一者复位。
49.图5图解说明根据本发明的各种实施例的电路500。可包含于存储器装置(例如，图3的存储器装置300)内的电路500(还在本文中称为“数据路径电路”)包含感测放大器(samp)502、传送门(tg)508、主要输入/输出(mio)504及耦合到全局总线(gbus)的数字放大器(damp)506。举例来说，图1的samp可包含samp 502，图1的传送门tg可包含电路500的传送门tg 508，且图1的mio线可包含mio 504。电路500还包含切换元件510，所述切换元件包含经配置以用于将局部输入/输出线(liot/liob)耦合到外围电路电源vperi的开关(例如，晶体管)。
50.可经由列选择信号acyst(例如，图4的列选择信号406)而选择耦合到samp 502的位线blt及blb。从位线blt或blb读取的数据可由感测放大器samp 502放大，且经由互补局部输入/输出线(liot/b)、传送门tg 508及主要输入/输出线miot而被传送到全局总线gbus。相反地，可经由主要输入/输出线miot、传送门tg及互补局部输入/输出线liot/b而将写入数据传送到samp 502，且写入于耦合到位线blt或blb的存储器单元(图5中未展示)中。
51.传送门508包含晶体管m1到m3。晶体管m1耦合于liot与miot之间，且晶体管m1的栅极经配置以接收信号rs_mio_0，所述信号rs_mio_0可取决于哪一数据端子区域与电路500相关联而包含(举例来说)行选择信号408(参见图4)或行选择信号410(参见图4)。更具体来说，举例来说，如果电路500与图3b的数据端子区域udq相关联，那么信号rs_mio_0可包含用以激活miot的行选择信号408。此外，如果电路500与图3b的数据端子区域ldq相关联，那么信号rs_mio_0可包含用以激活miot的行选择信号410。
52.晶体管m2耦合于miot与晶体管m3之间，晶体管m3进一步耦合到参考(例如，接地)。晶体管m2的栅极耦合到liob，且晶体管m3的栅极经配置以接收信号rs_mio_0。如将理解，当liot为高时，liob为低，晶体管m2为关断，且liot上的信号被传送到miot。此外，当liob为高时，晶体管m1可为关断，且晶体管m2接通以将liob上的信号传送到miot。
53.电路500提供为存储器单元与gbus之间的非限制性实例性数据路径，且可使用其它数据路径电路来执行本发明的各种实施例。此外，虽然将电路500展示为实施单端mio结
构，但本发明的其它实施例可包含差分mio结构，所述差分mio结构包含互补主要输入/输出线(miot/b)。
54.图6描绘根据本发明的一或多个实施例的信号产生器600。仅举例来说，图1的信号产生器109可包含信号产生器600。包含一定数目个可编程延迟元件602、604、606及608以及一定数目个触发器610、612及614的信号产生器600经配置以产生各种信号，所述各种信号包含时间偏移的两个控制信号。更具体来说，包含一定数目个信号路径的信号产生器600可产生行选择信号408及行选择信号410(参见图4)，其中行选择信号410相对于行选择信号408在时间上延迟。
55.更具体来说，在预期操作期间，信号产生器600可接收信号int_read或信号int_pre。举例来说，可由列解码器(例如，图1的列解码器106)响应于读取命令而产生信号int_read，且可由列解码器(例如，列解码器106)响应于pre命令而产生信号int_pre。在一些实施例(例如，其中使用ecc)中，可由列解码器(例如，列解码器106)响应于写入命令而产生信号int_read。
56.响应于接收到信号int_read，信号int_read可穿过延迟元件602传播到触发器610，所述触发器可产生列选择信号622(例如，图4的列选择信号406)。此外，信号int_read可从延迟元件602的输出穿过延迟元件604传播到触发器612，所述触发器可产生第一行选择信号624(例如，图4的行选择信号408)。如将了解，第一行选择信号624的产生可相对于列选择信号622在时间上延迟(即，由于延迟元件604)。此外，信号int_read可从延迟元件604的输出穿过延迟元件606传播到触发器614，所述触发器可产生第二行选择信号626(例如，图4的行选择信号410)。如将了解，第二行选择信号626的产生可相对于第一行选择信号624在时间上延迟(即，由于延迟元件606)。此外，信号int_read可从延迟元件606的输出传播穿过延迟元件608，所述延迟元件可输出dsa信号620。如将了解，dsa信号620的产生可相对于第二行选择信号626在时间上延迟(即，由于延迟元件608)。此外，响应于信号int_pre(例如，响应于pre命令而产生)，可将触发器610、612及614中的每一者复位，且因此可将列选择信号622、第一行选择信号624及第二行选择信号626复位。
57.因此，如所属领域的技术人员将了解，响应于命令(例如，读取或写入命令)，可启用列选择信号622，且随后可启用第一行选择信号624。在启用第一行选择信号624之后，可启用第二行选择信号626。此外，在启用第一行选择信号624及第二行选择信号626之后，可启用dsa信号620。另外，响应于另一命令(例如，pre命令)，可将列选择信号622、第一行选择信号624及第二行选择信号626中的每一者复位。
58.信号产生器600提供为非限制性实例性信号产生器，且根据本发明的各种实施例的用于产生控制信号的其它信号产生器可在本发明的范围内。
59.图7是根据本发明的各种实施例的操作存储器装置的实例性方法700的流程图。方法700可根据本发明中所描述的至少一个实施例来布置。在一些实施例中，方法700可由装置或系统执行，例如图1的存储器装置100、图2的存储器装置200、图3的存储器装置300、图5的电路500、图6的信号产生器600、图8的存储器装置800及/或图9的系统900，或者另一装置或系统。虽然图解说明为离散块，但可取决于所要实施方案而将各种块划分成额外块、组合成更少块或消除。
60.方法700可在框702处开始，其中产生第一控制信号，所述第一控制信号用以在第
一时间激活耦合到存储器库的第一数据端子区域的第一数目个mio线，且方法700可继续进行到框704。举例来说，可经由图6的信号产生器600而产生可包含图6的行选择信号622的第一控制信号。此外，可响应于与存储器库相关联的命令(例如读取命令或写入命令)而产生第一控制信号。根据一些实施例，所述第一数目个mio线可包含图3b的mio 326，且第一数据端子区域可包含存储器库的上部数据端子区域，例如图3b中所展示的数据端子区域udq。
61.在框704处，产生第二控制信号，所述第二控制信号用以在第二后续时间激活耦合到存储器库的第二数据端子区域的第二数目个mio线，且方法700可继续进行到框706。举例来说，可经由图6的信号产生器600而产生可包含图6的行选择信号624的第二控制信号。此外，可响应于与存储器库相关联的命令(例如读取命令或写入命令)而产生第二控制信号。根据一些实施例，所述第二数目个mio线可包含图3b的mio 328，且第二数据端子区域可包含存储器库的下部数据端子区域，例如图3b中所展示的数据端子区域ldq。
62.在框706处，可将第一控制信号及第二控制信号中的每一者复位。举例来说，可响应于例如pre命令等命令而将第一控制信号及第二控制信号中的每一者复位。更具体来说，举例来说，可响应于信号int_pre而将信号产生器600的触发器612及614复位，从而将第一控制信号及第二控制信号中的每一者复位。
63.可在不背离本发明的范围的情况下做出对方法700的修改、添加或省略。举例来说，可以不同次序来实施方法700的操作。此外，所概述操作及动作仅提供为实例，且所述操作及动作中的一些操作及动作可为任选的，在不有损于所揭示实施例的实质的情况下组合成更少操作及动作或扩展成额外操作及动作。举例来说，方法可包含一或多个行动，其中可将第一控制信号及第二控制信号中的每一者输送到传送门，例如图1及5中所展示的传送门tg。此外，方法可包含在第一时间激活存储器库的所述第一数目个mio线，且在第二后续时间激活存储器库的所述第二数目个mio线。此外，在一些实施例中，方法可包含在产生第一控制信号之前产生列选择信号及/或在产生第二控制信号之后产生dsa信号。
64.本发明还揭示存储器装置。根据各种实施例，存储器装置可包含一或多个存储器单元阵列，例如存储器单元阵列102(参见图1)。一或多个存储器单元阵列可包含一定数目个存储器单元。
65.图8是根据本文中所描述的一或多个实施例实施的存储器装置800的简化框图。存储器装置800(举例来说，其可包含半导体装置)包含存储器阵列802及控制器804。存储器阵列802(其可包含一定数目个存储器库)可包含一定数目个存储器单元。
66.控制器804可与存储器阵列802以操作方式耦合以便对存储器阵列802内的任何或所有存储器单元进行读取、写入或刷新。控制器804可经配置以用于执行本文中所揭示的一或多个实施例。举例来说，在一些实施例中，根据本文中所揭示的各种实施例，控制器804(举例来说，其可包含图1的信号产生器109及/或图6的信号产生器600)可经配置以产生用于激活一定数目个mio线的一或多个控制信号(例如，行选择信号)。
67.本发明还揭示系统。根据各种实施例，系统可包含存储器装置，所述存储器装置包含一定数目个存储器库，每一存储器库具有存储器单元阵列。每一存储器单元可包含存取晶体管及与存取晶体管以可操作方式耦合的存储元件。
68.图9是根据本文中所描述的一或多个实施例实施的电子系统900的简化框图。电子系统900包含至少一个输入装置902，所述至少一个输入装置可包含(举例来说)键盘、鼠标
或触摸屏。电子系统900进一步包含至少一个输出装置904，例如显示屏、触摸屏或扬声器。输入装置902及输出装置904不必为可彼此分离的。电子系统900进一步包含存储装置906。输入装置902、输出装置904及存储装置906可耦合到处理器908。电子系统900进一步包含耦合到处理器908的存储器装置910。存储器装置910(其可包含图8的存储器装置800)可包含存储器单元阵列。举例来说，电子系统900可包含计算、处理、工业或消费型产品。举例来说(不加限制地)，系统900可包含个人计算机或计算机硬件组件、服务器或其它联网硬件组件、数据库引擎、入侵防护系统、手持式装置、平板计算机、电子笔记本、相机、电话、音乐播放器、无线装置、显示器、芯片集、游戏、交通工具或其它已知系统。
69.本发明的各种实施例可包含一种设备。设备可包含存储器阵列，所述存储器阵列包含一定数目个存储器库。所述数目个存储器库中的每一存储器库可包含耦合到第一数目个主要输入/输出(mio)线的第一区域及耦合到第二数目个mio线的第二区域。设备还可包含耦合到存储器阵列的信号产生器。信号产生器可经配置以产生在第一时间激活所述第一数目个mio线的第一控制信号。信号产生器还可经配置以产生在第二后续时间激活所述第二数目个mio线的第二控制信号。
70.本发明的一或多个其它实施例包含一种操作存储器装置的方法。方法可包含产生第一控制信号，所述第一控制信号用以在第一时间激活耦合到存储器库的第一数据端子区域的第一数目个主要输入/输出(mio)线。方法还可包含产生第二控制信号，所述第二控制信号用以在第二后续时间激活耦合到存储器库的第二数据端子区域的第二数目个mio线。方法可进一步包含响应于命令而将第一控制信号及第二控制信号中的每一者复位。
71.本发明的额外实施例包含一种电子系统。电子系统可包含至少一个输入装置、至少一个输出装置以及以可操作方式耦合到输入装置及输出装置的至少一个处理器装置。电子系统还可包含以可操作方式耦合到至少一个处理器装置且包括控制器的至少一个存储器装置。控制器可经配置以在第一时间激活存储器库的第一数目个主要输入/输出(mio)线。控制器还可经配置以在第二后续时间激活存储器库的第二数目个mio线。
72.根据常见实践，图式中所图解说明的各种特征可未按比例绘制。本发明中所呈现的图解说明不打算为任何特定设备(例如，装置、系统等)或方法的实际视图，而仅为用于描述本发明的各种实施例的理想化表示。因此，为清晰起见可任意地扩大或减小各种特征的尺寸。另外，为清晰起见可简化图式中的一些图式。因此，图式可并未描绘给定设备(例如，装置)的所有组件或特定方法的所有操作。
73.如本文中所使用，术语“装置”或“存储器装置”可包含具有存储器的装置，但不限于仅具有存储器的装置。举例来说，装置或存储器装置可包含存储器、处理器及/或其它组件或功能。举例来说，装置或存储器装置可包含单芯片系统(soc)。
74.在本文中且尤其在所附权利要求书(例如，所附权利要求书的主体)中所使用的术语一般打算作为“开放”术语(例如，术语“包含(including)”应解释为“包含但不限于”，术语“具有”应解释为“至少具有”，术语“包含(includes)”应解释为“包含但不限于”等)。
75.另外，如果打算采用特定数目的所介绍权利要求陈述，那么将在权利要求中明确陈述此意图，且在不具有此陈述的情况下，不存在此意图。举例来说，作为理解的辅助，以下所附权利要求书可含有介绍性短语“至少一个”及“一或多个”的使用来介绍权利要求陈述。然而，此类短语的使用不应解释为暗指通过不定冠词“一(a或an)”介绍的权利要求陈述将
含有此所介绍权利要求陈述的任何特定权利要求限制于仅含有一个此陈述的实施例，甚至当相同权利要求包含介绍性短语“一或多个”或“至少一个”以及诸如“一(a或an)”等不定冠词(例如，“一(a及/或an)”应通常解释为意指“至少一个”或“一或多个”)时；对于用于介绍权利要求陈述的定冠词的使用也是如此。如本文中所使用，“及/或”包含相关联所列举项目中的一或多者的任何及全部组合。
76.另外，即使明确地陈述特定数目的所介绍权利要求陈述，也应理解，此陈述通常应解释为意指至少所陈述数目(例如，“两个陈述”的明了陈述，而无其它修饰语，意指至少两个陈述，或者两个或多于两个陈述)。此外，在其中使用类似于“a、b及c等中的至少一者”或“a、b及c等中的一或多者”的惯例的那些实例中，一般来说此结构打算包含仅a、仅b、仅c、a与b一起、a与c一起、b与c一起或者a、b与c一起等。举例来说，术语“及/或”的使用打算以此方式来解释。
77.此外，无论在说明、权利要求书还是图式中，呈现两个或多于两个替代术语的任何析取词或短语均应理解为预期包含术语中的一者、术语中的任一者或术语两者的可能性。举例来说，短语“a或b”应理解为包含“a”或“b”或者“a及b”的可能性。
78.另外，术语“第一”、“第二”、“第三”等的使用未必在本文中用于表示特定次序或元件数目。一般来说，术语“第一”、“第二”、“第三”等用于作为通用识别符在不同元件之间进行区分。在未表明术语“第一”、“第二”、“第三”等表示特定次序的情况下，这些术语不应理解为表示特定次序。此外，在未表明术语“第一”、“第二”、“第三”等表示特定元件数目的情况下，这些术语不应理解为表示特定元件数目。
79.上文所描述且在附图中所图解说明的本发明的实施例不限制本发明的范围，所述范围由所附权利要求书及其合法等效内容的范围涵盖。任何等效实施例均在本发明的范围内。实际上，除本文中所展示及描述的那些(例如所描述元素的替代性有用组合)之外，所属领域的技术人员依据本说明还将明了本发明的各种修改。此类修改及实施例也归属于所附权利要求书及等效内容的范围内。