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本申请享有以日本专利申请2019-168382号(申请日：2019年9月17日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。
实施方式涉及一种半导体存储装置。
背景技术：
已知有将存储单元三维排列而成的半导体存储装置。
技术实现要素：
实施方式提供一种能够提高写入动作的可靠性的半导体存储装置。
实施方式的半导体存储装置具备：第1存储单元，设置在衬底的上方；第1字线，电连接于所述第1存储单元；第2存储单元，设置在所述第1存储单元的上方，与所述第1存储单元串联连接；第2字线，电连接于所述第2存储单元；第3存储单元，设置在所述第2存储单元的上方，与所述第2存储单元串联连接；第3字线，电连接于所述第3存储单元；第4存储单元，设置在所述第3存储单元的上方，与所述第3存储单元串联连接；第4字线，电连接于所述第4存储单元；以及驱动器，对所述第1、第2、第3、及第4字线施加电压。所述驱动器在用来对所述第2存储单元写入数据的第1写入动作中，对所述第2字线施加第1写入电压，对所述第1字线施加比所述第1写入电压低的第1电压，对所述第3字线及所述第4字线施加比所述第1电压高且比所述第1写入电压低的第2电压。
附图说明
图1是表示第1实施方式的半导体存储装置的构成的框图。
图2是所述半导体存储装置中的存储单元阵列的区块的电路图。
图3是所述存储单元阵列的存储单元晶体管的剖视图。
图4是表示所述存储单元晶体管可采取的阈值电压分布与数据的关系的图。
图5是所述半导体存储装置中的行解码器模块的框图。
图6是所述行解码器模块的区块解码器的电路图。
图7是所述半导体存储装置中的感测放大器模块的框图。
图8是所述感测放大器模块的感测放大器单元的电路图。
图9是表示第1实施方式的半导体存储装置中的写入动作的流程图。
图10是所述写入动作时对选择栅极线、字线及位线施加的电压的时序图。
图11是表示所述字线的剖面、及写入动作时对字线施加的电压的图。
图12是表示在所述写入动作时的a状态的写入中对字线施加的电压的图。
图13是表示在所述写入动作时的b状态的写入中对字线施加的电压的图。
图14是表示在所述写入动作时的c状态的写入中对字线施加的电压的图。
图15是表示在所述写入动作时的d状态的写入中对字线施加的电压的图。
图16是表示在所述写入动作时的e状态的写入中对字线施加的电压的图。
图17是表示在所述写入动作时的f状态的写入中对字线施加的电压的图。
图18是表示在所述写入动作时的g状态的写入中对字线施加的电压的图。
图19是表示所述写入动作时对字线、虚设字线及选择栅极线施加的电压的图。
图20是表示第1实施方式的第1变化例中的写入动作的流程图。
图21是表示第1变化例的写入动作时对字线、虚设字线及选择栅极线施加的电压的图。
图22是表示在对称写入中对字线及虚设字线施加的电压的图。
图23是表示第1实施方式的第2变化例中的写入动作的流程图。
图24是表示第2变化例的写入动作时对字线、虚设字线及选择栅极线施加的电压的图。
图25是表示在比较例1的写入动作中对字线施加的电压的图。
图26是表示在比较例2的写入动作中对字线施加的电压的图。
图27是表示第1实施方式、变化例、及比较例中的存储单元晶体管的阈值电压分布的图。
图28是第2实施方式中的存储单元阵列的存储单元晶体管的剖视图。
图29是表示第2实施方式中的字线的剖面、及写入动作时对字线施加的电压的图。
图30是表示第2实施方式中的字线的剖面、及写入动作时对字线施加的电压的图。
具体实施方式
以下，参照附图对实施方式进行说明。在以下说明中，对具有相同功能及构成的构成要素标注共通的参照符号。另外，以下所示的各实施方式是例示用来使该实施方式的技术思想具体化的装置或方法，并非将构成零件的材质、形状、构造、配置等特定于下述。
各功能区块可设为硬件、计算机软件中任一个或两者的组合来实现。各功能区块无须如以下例那样区分。例如，也可由与例示的功能区块不同的功能区块执行一部分功能。进而也可将例示的功能区块分割为更细微的功能子区块。此处，作为半导体存储装置，以存储单元晶体管积层于半导体衬底的上方的三维积层型nand(notand，与非)型闪速存储器为例来列举进行说明。在本说明书中，有时也将存储单元晶体管称为存储单元。
1.第1实施方式
以下，对第1实施方式的半导体存储装置进行说明。
1.1半导体存储装置的构成
利用图1对第1实施方式的半导体存储装置的构成进行说明。第1实施方式的半导体存储装置例如为可非易失地存储数据的nand型闪速存储器10。
图1是表示第1实施方式的半导体存储装置的构成的框图。nand型闪速存储器10具备存储单元阵列11、输入输出电路12、逻辑控制电路13、就绪/忙碌电路14、寄存器群15、定序器(或控制电路)16、电压产生电路17、驱动器18、行解码器模块19、列解码器20、及感测放大器模块21。寄存器群15包含状态寄存器15a、地址寄存器15b、及指令寄存器15c。
存储单元阵列11具备1个或多个区块blk0、blk1、blk2、…、blkm(m为0以上的整数)。多个区块blk分别包含与行及列建立对应关系的多个存储单元晶体管。存储单元晶体管为可进行电删除及编程的非易失性存储单元。存储单元阵列11包含多个字线、多个位线、及源极线以对存储单元晶体管施加电压。以后，在记为区块blk的情况下，表示区块blk0～blkm的每一个。下文将对区块blk的具体构成进行叙述。
输入输出电路12及逻辑控制电路13经由输入输出端子连接于外部装置(例如存储器控制器)(未图示)。输入输出电路12在与存储器控制器之间经由输入输出端子收发信号dq(例如dq0、dq1、dq2、…、dq7)。
逻辑控制电路13经由输入输出端子从存储器控制器接收外部控制信号。外部控制信号例如包括芯片使能信号cen、指令锁存使能信号cle、地址锁存使能信号ale、写入使能信号wen、读出使能信号ren、及记入保护信号wpn。附记于信号名的“n”表示该信号为低态动作。
芯片使能信号cen可进行nand型闪速存储器10的选择，在选择该nand型闪速存储器10时被断定。指令锁存使能信号cle可将作为信号dq发送的指令锁存在指令寄存器15c。地址锁存使能信号ale可将作为信号dq发送的地址锁存在地址寄存器15b。写入使能信号wen可将作为信号dq发送的数据保存在输入输出电路12。读出使能信号ren可将从存储单元阵列11读出的数据输出作为信号dq。记入保护信号wpn在禁止对nand型闪速存储器10的写入及删除时被断定。
就绪/忙碌电路14根据来自定序器16的控制产生就绪/忙碌信号r/bn。信号r/bn表示nand型闪速存储器10是就绪状态还是忙碌状态。就绪状态表示可受理来自存储器控制器的命令的状态。忙碌状态表示无法受理来自存储器控制器的命令的状态。存储器控制器通过从nand型闪速存储器10接收信号r/bn，可知nand型闪速存储器10是就绪状态还是忙碌状态。
状态寄存器15a保存nand型闪速存储器10的动作所需的状态信息sts，并基于定序器16的指示将该状态信息sts传送到输入输出电路12。地址寄存器15b保存从输入输出电路12传送的地址信息add。地址信息add包括列地址及行地址。行地址例如包括对动作对象的区块blk进行指定的区块地址、及对所指定的区块内的动作对象的字线进行指定的页地址。指令寄存器15c保存从输入输出电路12传送的指令cmd。指令cmd例如包括命令定序器16执行写入动作的写入指令、及命令其执行读出动作的读出指令等。状态寄存器15a、地址寄存器15b、及指令寄存器15c例如使用sram(staticrandomaccessmemory，静态随机存取存储器)。
定序器16从指令寄存器15c接收指令，并按照基于该指令的顺序总括地控制nand型闪速存储器10。定序器16对行解码器模块19、感测放大器模块21、及电压产生电路17等进行控制，而执行写入动作、读出动作、及删除动作。具体来说，定序器16基于从指令寄存器15c接收的写入指令对行解码器模块19、驱动器18、及感测放大器模块21进行控制，而对由地址信息add所指定的多个存储单元晶体管写入数据。另外，定序器16基于从指令寄存器15c接收的读出指令对行解码器模块19、驱动器18、及感测放大器模块21进行控制，而从由地址信息add所指定的多个存储单元晶体管读出数据。
电压产生电路17经由未图示的电源端子从nand型闪速存储器10的外部接收电源电压。使用该电源电压产生写入动作、读出动作、及删除动作所需的多个电压。电压产生电路17将产生的电压供给到存储单元阵列11、驱动器18、及感测放大器模块21等。
驱动器18从电压产生电路17接收多个电压。驱动器18经由多个信号线将由电压产生电路17供给的多个电压中与读出动作、写入动作、及删除动作对应而选择的多个电压供给到行解码器模块19。
行解码器模块19从地址寄存器15b接收行地址，并对该行地址进行解码。行解码器模块19基于行地址的解码结果选择区块blk中任一个，进而选择所选择的区块blk内的字线。进而，行解码器模块19将由驱动器18供给的多个电压传送到所选择的区块blk。
列解码器20从地址寄存器15b接收列地址，并对该列地址进行解码。列解码器20基于列地址的解码结果选择位线。
感测放大器模块21在数据的读出动作时，对从存储单元晶体管读出到位线的数据进行感测及放大。而且，感测放大器模块21暂时保存从存储单元晶体管读出的读出数据dat，并将其传送到输入输出电路12。另外，感测放大器模块21在数据的写入动作时，暂时保存从输入输出电路12传送的写入数据dat。进而，感测放大器模块21将写入数据dat传送到位线。
1.1.1存储单元阵列11的电路构成
接下来，对存储单元阵列11的电路构成进行说明。如上所述，存储单元阵列11具有多个区块blk0～blkm。此处，对1个区块blk的电路构成进行说明，但其它区块的电路构成也相同。
图2是存储单元阵列11内的1个区块blk的电路图。区块blk具备多个串单元su。此处，作为一例，区块blk具备串单元su0、su1、su2、su3。此外，区块blk所具备的串单元的数量可任意设定。以后，在记为串单元su的情况下，表示串单元su0～su3的每一个。
多个串单元su分别具备多个nand串(或存储串)ns。1个串单元su中所包含的nand串ns的数量可任意设定。
nand串ns包含多个存储单元晶体管mt0、mt1、mt2、…、mt7、虚设存储单元晶体管mtdd0、mtdd1、mtds0、mtds1、及选择晶体管st1、st2。此处，为了便于说明，示出nand串ns具备8个存储单元晶体管mt0～mt7、4个虚设存储单元晶体管mtdd0、mtdd1、mtds0、mtds1、及2个选择晶体管st1、st2的例，但nand串ns所具备的存储单元晶体管、虚设存储单元晶体管、及选择晶体管的数量可任意设定。以后，在记为存储单元晶体管mt的情况下，表示存储单元晶体管mt0～mt7的每一个。
存储单元晶体管mt0～mt7分别具备控制栅极及电荷储存层，非易失地存储数据。虚设存储单元晶体管mtdd0、mtdd1、mtds0、mtds1与存储单元晶体管mt相同分别具备控制栅极及电荷储存层，且为不用来存储数据的存储单元晶体管。虚设存储单元晶体管mtdd0、mtdd1、存储单元晶体管mt0～mt7、及虚设存储单元晶体管mtds0、mtds1串联连接于选择晶体管st1的源极与选择晶体管st2的漏极之间。
存储单元晶体管mt可存储1比特数据、或2比特以上的数据。存储单元晶体管mt可为使用绝缘膜作为电荷储存层的monos(metal-oxide-nitride-oxide-silicon，金属-氧化物-氮化物-氧化物-硅)型，也可为使用导电层作为电荷储存层的fg(floatinggate，浮栅)型。
串单元su0中所包含的多个选择晶体管st1的栅极连接于选择栅极线sgd0。同样，串单元su1～su3各自的选择晶体管st1的栅极分别连接于选择栅极线sgd1～sgd3。选择栅极线sgd0～sgd3可分别由行解码器模块19独立控制。
串单元su0中所包含的多个选择晶体管st2的栅极连接于选择栅极线sgs。同样，串单元su1～su3各自的选择晶体管st2的栅极连接于选择栅极线sgs。选择晶体管st1用于各种动作中的串单元su的选择。此外，也可在区块blk中所包含的串单元su0～su3分别连接个别的选择栅极线sgs。在此情况下，选择晶体管st1及st2用于各种动作中的串单元su的选择。
区块blk中所包含的存储单元晶体管mt0～mt7、及虚设存储单元晶体管mtdd0、mtdd1、mtds0、mtds1的控制栅极分别连接于字线wl0～wl7及字线wldd0、wldd1、wlds0、wlds1。字线wl0～wl7、及字线wldd0、wldd1、wlds0、wlds1可分别由行解码器模块19独立控制。
位线bl0～bli(i为0以上的整数)分别连接于多个区块blk，且连接于位于区块blk中所包含的串单元su内的1个nand串ns。也就是说，位线bl0～bli分别连接于在区块blk内呈矩阵状配置的nand串ns中的位于同一列的多个nand串ns的选择晶体管st1的漏极。另外，源极线sl连接于多个区块blk。另外，源极线sl连接于区块blk中所包含的多个选择晶体管st2的源极。
总之，串单元su包含多个连接于不同位线bl，且连接于同一选择栅极线sgd的nand串ns。另外，区块blk包含共用字线wl的多个串单元su。进而，存储单元阵列11包含共用位线bl的多个区块blk。
区块blk例如为数据的删除单位。也就是说，同一区块blk内包含的存储单元晶体管mt所保存的数据被一次删除。此外，数据也能以串单元su为单位被删除，另外，也能以未达串单元su的单位为单位被删除。
将在1个串单元su内共用字线wl的多个存储单元晶体管mt称为组单元cu。将组单元cu中所包含的多个存储单元晶体管mt分别存储的1比特数据的集合称为页。组单元cu根据存储单元晶体管mt所存储的数据的比特数改变存储容量。例如，组单元cu在各存储单元晶体管mt存储1比特数据的情况下存储1页数据，在存储2比特数据的情况下存储2页数据，在存储3比特数据的情况下存储3页数据。
对组单元cu的写入动作及读出动作是以页为写入单位或读出单位而进行。换句话说，读出及写入动作是在一次写入动作或一次读出动作中，对与配设在1个串单元su的1条字线wl连接的多个存储单元晶体管mt进行。
另外，存储单元阵列11的构成也可为其它构成。也就是说，存储单元阵列11的构成例如记载于题为“三维积层非易失性半导体存储器(threedimensionalstackednonvolatilesemiconductormemory)”的在2009年3月19日提出申请的美国专利申请12/407,403号。另外，记载于题为“三维积层非易失性半导体存储器(threedimensionalstackednonvolatilesemiconductormemory)”的在2009年3月18日提出申请的美国专利申请12/406,524号、题为“非易失性半导体存储装置及其制造方法(non-volatilesemiconductorstoragedeviceandmethodofmanufacturingthesame)”的在2010年3月25日提出申请的美国专利申请12/679,991号、及题为“半导体存储器及其制造方法(semiconductormemoryandmethodformanufacturingsame)”的在2009年3月23日提出申请的美国专利申请12/532,030号。这些专利申请是通过参照而将其全部援用到本申请说明书中。
1.1.2存储单元阵列11的剖面构造
接下来，对存储单元阵列11中的存储单元晶体管的剖面构造进行说明。图3是第1实施方式中的存储单元阵列11内的存储单元晶体管的剖视图。包括图3在内的以后的图中，将与半导体衬底30面平行且相互正交的2个方向设为x方向与y方向，将与包含这些x方向及y方向的面(xy面)正交的方向设为z方向(积层方向)。此外，在图3中省略导电层间的层间绝缘膜。
如图3所示，存储单元阵列11包含半导体衬底30、导电层31～34、存储柱mp、及接触插塞cp1。在半导体衬底30的上方设置着导电层31。导电层31形成为与xy面平行的平板状，作为源极线sl发挥功能。此外，半导体衬底30的主面与xy面对应。导电层31例如包含掺杂有杂质的多晶硅。
在导电层31上沿y方向排列着沿着xz面的多个狭缝slt。导电层31上且相邻的狭缝slt间的构造体(或积层体)例如与1个串单元su对应。
在导电层31上且相邻的狭缝slt间从下层起依序设置着导电层32、多个导电层33、导电层34、及导电层35。这些导电层中的在z方向上相邻的导电层介隔层间绝缘膜而积层。导电层32～34形成为分别与xy面平行的平板状。导电层32作为选择栅极线sgs发挥功能。多个导电层33从下层起依序分别作为虚设字线wlds0、wlds1、字线wl0～wl7、虚设字线wldd0、wldd1发挥功能。导电层34作为选择栅极线sgd发挥功能。导电层32～34例如包含钨(w)。
多个存储柱mp例如在x方向及y方向上排列成错位状。多个存储柱mp分别在狭缝slt间的积层体内沿z方向延伸(或贯通)。各存储柱mp以从导电层34的上表面到达导电层31的上表面的方式通过导电层34、33、32而设置。各存储柱mp作为1个nand串ns发挥功能。
存储柱mp例如具有阻挡绝缘层40、电荷储存层41、隧道绝缘层(也称为隧道绝缘膜)42、及半导体层43。具体来说，在用来形成存储柱mp的存储孔的内壁设置着阻挡绝缘层40。在阻挡绝缘层40的内壁设置着电荷储存层41。在电荷储存层41的内壁设置着隧道绝缘层42。进而，在隧道绝缘层42的内侧设置着半导体层43。此外，存储柱mp也可设为在半导体层43的内部设置着核心绝缘层的构造。
在这种存储柱mp的构成中，存储柱mp与导电层32交叉的部分作为选择晶体管st2发挥功能。存储柱mp与导电层33交叉的部分分别作为虚设存储单元晶体管mtds0、mtds1、存储单元晶体管mt0～mt7、虚设存储单元晶体管mtdd1、mtdd0发挥功能。进而，存储柱mp与导电层34交叉的部分作为选择晶体管st1发挥功能。
半导体层43作为虚设存储单元晶体管mtds、mtdd、存储单元晶体管mt、及选择晶体管st1、st2的信道层发挥功能。在半导体层43的内部形成有nand串ns的电流路径。
电荷储存层41在存储单元晶体管mt中具有存储从半导体层43注入的电荷的功能。电荷储存层41例如包含氮化硅膜。
隧道绝缘层42在从半导体层43向电荷储存层41注入电荷时，或者在储存于电荷储存层41的电荷向半导体层43扩散时，作为电位障壁发挥功能。隧道绝缘层42例如包含氧化硅膜。
区块绝缘膜40防止储存在电荷储存层41的电荷向导电层33(字线wl)扩散。阻挡绝缘层40例如包含氧化硅层及氮化硅层。
在存储柱mp的上表面的上方介隔层间绝缘膜而设置着导电层35。导电层35是沿y方向延伸的线状配线层，作为位线bl发挥功能。多个导电层35沿x方向排列，导电层35与对应于每个串单元su的1个存储柱mp电连接。具体来说，在各串单元su中，在各存储柱mp内的半导体层43上设置着接触插塞cp1，在接触插塞cp1上设置着1个导电层35。导电层35例如包含铝(al)或钨(w)。接触插塞cp1包含导电层，例如钨(w)。
另外，字线wl、以及选择栅极线sgd及sgs的条数分别根据存储单元晶体管mt、以及选择晶体管st1及st2的个数进行变更。选择栅极线sgs也可包含分别设置为多层的多个导电层。选择栅极线sgd也可包含分别设置为多层的多个导电层。
1.1.3存储单元晶体管的阈值电压分布
接下来，对存储单元晶体管mt可采取的阈值电压分布与数据进行说明。图4是表示存储单元晶体管mt可采取的阈值电压分布与数据的关系的图。此处，作为存储单元晶体管mt的存储方式，示出应用在1个存储单元晶体管mt可存储3比特数据的tlc(triple-levelcell，三级单元)方式的例。此外，本实施方式也可应用于使用在1个存储单元晶体管mt可存储1比特数据的slc(single-levelcell，单级单元)方式、在1个存储单元晶体管mt可存储2比特数据的mlc(multi-levelcell，多级单元)方式、在1个存储单元晶体管mt可存储4比特数据的qlc(quad-levelcell，四级单元)方式等其它存储方式的情况。
存储单元晶体管mt可存储的3比特数据由下位(lower)比特、中位(middle)比特、及上位(upper)比特规定。在存储单元晶体管mt存储3比特的情况下，存储单元晶体管mt可采取与多个阈值电压对应的8种状态(state)中任一状态。将8种状态从较低的状态起依序称为状态“er”、“a”、“b”、“c”、“d”、“e”、“f”、“g”。属于状态“er”、“a”、“b”、“c”、“d”、“e”、“f”、“g”的每一个的多个存储单元晶体管mt形成如图4所示的阈值电压的分布。
对状态“er”、“a”、“b”、“c”、“d”、“e”、“f”、“g”例如分别分配有数据“111”、“110”、“100”、“000”、“010”、“011”、“001”、“101”。如果设为下位比特“x”、中位比特“y”、上位比特“z”，那么比特的排列为“z、y、x”。阈值电压分布与数据的分配可任意设定。
为了读出存储在读出对象的存储单元晶体管mt的数据，而判定存储单元晶体管mt的阈值电压所属的状态。为了判定状态，使用读出电压ar、br、cr、dr、er、fr、gr。
状态“er”例如相当于将数据删除的状态(删除状态)。属于状态“er”的存储单元晶体管mt的阈值电压具有比电压ar低的值，例如负值。
状态“a”～“g”相当于将电荷注入到电荷储存层而对存储单元晶体管mt写入数据的状态，属于状态“a”～“g”的存储单元晶体管mt的阈值电压例如具有正值。属于状态“a”的存储单元晶体管mt的阈值电压比读出电压ar高，且为读出电压br以下。属于状态“b”的存储单元晶体管mt的阈值电压比读出电压br高，且为读出电压cr以下。属于状态“c”的存储单元晶体管mt的阈值电压比读出电压cr高，且为读出电压dr以下。属于状态“d”的存储单元晶体管mt的阈值电压比读出电压dr高，且为读出电压er以下。属于状态“e”的存储单元晶体管mt的阈值电压比读出电压er高，且为读出电压fr以下。属于状态“f”的存储单元晶体管mt的阈值电压比读出电压fr高，且为读出电压gr以下。属于状态“g”的存储单元晶体管mt的阈值电压比读出电压gr高，且比电压vread低。
电压vread是对连接于非读出对象的组单元cu的存储单元晶体管mt的字线wl施加的电压，比处于任一状态的存储单元晶体管mt的阈值电压高。因此，对控制栅极施加电压vread的存储单元晶体管mt无关于所保存的数据，而为接通状态。
另外，对相邻的阈值分布之间分别设定写入动作中所使用的验证电压。具体来说，与状态“a”、“b”、“c”、“d”、“e”、“f”、“g”对应分别设定验证电压av、bv、cv、dv、ev、fv、gv。例如，验证电压av、bv、cv、dv、ev、fv、gv分别设定得比读出电压ar、br、cr、dr、er、fr、gr高若干。
如上，各存储单元晶体管mt可设定为8种状态中任一种，存储3比特数据。另外，写入及读出是以1个组单元cu内的页为单位而进行。在存储单元晶体管mt存储3比特数据的情况下，对1个组单元cu内的3个页分别分配下位比特、中位比特、及上位比特。在一次写入动作中对下位比特、中位比特、及上位比特写入或在一次读出动作中读出的页，即组单元cu所保存的下位比特的集合、中位比特的集合、及上位比特的集合分别被称为下位(lower)页、中位(middle)页、及上位(upper)页。
在应用如上所述的数据的分配的情况下，下位页由使用读出电压ar、er的读出动作确定。中位页由使用读出电压br、dr、fr的读出动作确定。上位页由使用读出电压cr、gr的读出动作确定。
1.1.4行解码器模块19的构成
接下来，对图1所示的行解码器模块19的构成进行说明。图5是第1实施方式中的行解码器模块19的框图。
行解码器模块19具备多个行解码器rd0、rd1、rd2、…、rdm。行解码器rd0～rdm与区块blk0～blkm分别对应设置。以后，在记为行解码器rd的情况下，表示行解码器rd0～rdm的每一个。
行解码器rd具备区块解码器bd、及传送开关群sw。传送开关群sw具备n信道mos(metaloxidesemiconductor，金属氧化物半导体)晶体管tt0、tt1、tt2、…、tt13、udt0、ust。对晶体管tt0～tt13、udt0、ust使用高耐压晶体管。
对晶体管tt0～tt13的栅极输入信号blksel。晶体管tt2～tt9的漏极分别连接于信号线cg2～cg9，晶体管tt2～tt9的源极分别连接于字线wl0～wl7。晶体管tt10、tt11的漏极分别连接于信号线cg10、cg11，晶体管tt10、tt11的源极分别连接于虚设字线wldd1、wldd0。晶体管tt0、tt1的漏极分别连接于信号线cg0、cg1，晶体管tt0、tt1的源极分别连接于虚设字线wlds0、wlds1。晶体管tt12、tt13的漏极分别连接于信号线sgdd0、sgsd，晶体管tt12、tt13的源极分别连接于选择栅极线sgd0、sgs。
对晶体管udt0、ust的栅极输入信号rdecadn。晶体管udt0的漏极连接于选择栅极线sgd0，晶体管udt0的源极连接于被施加接地电压vss的接地端子。晶体管ust的漏极连接于选择栅极线sgs，其源极连接于被施加接地电压vss的接地端子。
区块解码器bd对从地址寄存器15b接收的区块地址进行解码。区块解码器bd基于区块地址的解码结果，在与区块解码器bd对应的区块blk为应选择的区块blk的情况下，输出高电平的信号blksel、及低电平的信号rdecadn。
由此，在与所选择的区块blk对应的传送开关群sw中，晶体管tt0～tt13成为接通状态，晶体管udt0、ust成为断开状态。由此，字线wl0～wl7分别连接于信号线cg2～cg9。虚设字线wldd0、wldd1、wlds0、wlds1分别连接于信号线cg11、cg10、cg0、cg1。进而，选择栅极线sgd0、sgs分别连接于信号线sgdd0、sgsd。
另一方面，区块解码器bd在对应的区块blk并非应选择的区块blk的情况下，输出低电平的信号blksel、及高电平的信号rdecadn。
由此，在与非选择的区块blk对应的传送开关群sw中，晶体管tt0～tt13成为断开状态，晶体管udt0、ust成为接通状态。由此，字线wl0～wl7分别与信号线cg2～cg9分离。虚设字线wldd0、wldd1、wlds0、wlds1分别与信号线cg11、cg10、cg0、cg1分离。进而，选择栅极线sgd0、sgs分别与信号线sgdd0、sgsd分离。
驱动器18按照从地址寄存器15b接收的地址，对信号线cg0～cg11、sgdd0及sgsd供给电压。由驱动器18供给的电压经由与所选择的区块blk对应的传送开关群sw内的晶体管tt0～tt13，传送到所选择的区块blk内的字线wl、及选择栅极线sgd0、sgs。
接下来，对行解码器rd中所包含的区块解码器bd的构成的一例进行说明。图6是图5所示的区块解码器bd的电路图。区块解码器bd具备nand栅极nd、逆变器inv、及电平位移器ls。
从地址寄存器15b向nand栅极nd的输入端子输入区块地址blkadd。关于区块地址blkadd，在应选择的区块中，所有比特成为高电平，在非选择的区块中至少1个比特成为低电平。nand栅极nd输出信号rdecadn。
逆变器inv的输入端子连接于nand栅极nd的输出端子。逆变器inv输出信号rdecad。信号rdecad输入到电平位移器ls。
对电平位移器ls供给升压电压vpph。电平位移器ls以升压电压vpph为目标电压将信号rdecad升压。作为升压的结果，电平位移器ls输出信号blksel。
根据以上构成，区块解码器bd将具有互不相同的逻辑电平的信号blksel、及信号rdecadn输出到传送开关群sw。
1.1.5感测放大器模块21的构成
接下来，对图1所示的感测放大器模块21的构成进行说明。图7是第1实施方式中的感测放大器模块21的框图。
感测放大器模块21具备与位线bl0～bli对应的感测放大器单元sau0～saui。以后，在记为感测放大器单元sau的情况下，表示感测放大器单元sau0～saui的每一个。感测放大器单元sau具备感测放大器sa、及数据锁存电路adl、bdl、cdl、sdl、tdl、xdl。感测放大器sa、及数据锁存电路adl、bdl、cdl、sdl、tdl、xdl以能够相互传送数据的方式连接。
数据锁存电路adl、bdl、cdl、sdl、tdl暂时保存数据。写入动作时，感测放大器sa根据数据锁存电路sdl所保存的数据控制位线bl的电压。数据锁存电路tdl用于感测放大器模块21内的数据运算。数据锁存电路adl、bdl、cdl在存储单元晶体管mt保存2比特以上的数据的情况下，用于多值动作。也就是说，数据锁存电路adl用来保存下位页的比特，数据锁存电路bdl用来保存中位页的比特，数据锁存电路cdl用来保存上位页的比特。感测放大器单元sau所具备的数据锁存电路的数量可根据1个存储单元晶体管mt所保存的比特数任意设定。
数据锁存电路xdl暂时保存数据。数据锁存电路xdl连接于输入输出电路12。数据锁存电路xdl暂时保存从输入输出电路12传送的写入数据，另外，暂时保存从数据锁存电路sdl等传送的读出数据。更具体来说，输入输出电路12与感测放大器模块21之间的数据传送是经由1页的数据锁存电路xdl进行。输入输出电路12所接收的写入数据经由数据锁存电路xdl传送到数据锁存电路adl、bdl、cdl中任一个。由感测放大器sa读出的读出数据经由数据锁存电路xdl传送到输入输出电路12。将数据锁存电路xdl的组也称为数据高速缓冲存储器。
感测放大器sa在读出动作时感测读出到对应的位线bl的数据，并判定是数据“0”与数据“1”中的哪一个。另外，感测放大器sa在写入动作时基于写入数据对位线bl施加电压。
接下来，对感测放大器模块21中所包含的感测放大器单元sau的具体构成例进行说明。图8是感测放大器模块21内的感测放大器单元sau的电路图。对感测放大器单元sau供给的多个信号由定序器16控制。
首先，对感测放大器sa的电路构成进行说明。感测放大器sa例如具备p信道mos晶体管tr1、n信道mos晶体管tr2～tr9、及电容器cap。
晶体管tr1的源极连接于被供给感测放大器用的电源电压vddsa的电源端子，其漏极连接于晶体管tr2的漏极，其栅极连接于数据锁存电路sdl内的节点inv_s。晶体管tr2的源极连接于节点com，对其栅极输入信号blx。
晶体管tr3的漏极连接于节点com，对其栅极输入信号blc。晶体管tr4的漏极连接于晶体管tr3的源极，其源极连接于对应的位线bl，对其栅极输入信号bls。晶体管tr4为高耐压的mos晶体管。
晶体管tr5的漏极连接于节点com，其源极连接于节点src，其栅极连接于节点inv_s。对节点src例如供给接地电压vss。晶体管tr6的漏极连接于节点sen，其源极连接于节点com，对其栅极输入信号xxl。晶体管tr7的漏极连接于晶体管tr1的漏极，其源极连接于节点sen，对其栅极输入信号hll。
晶体管tr8的源极连接于被供给接地电压vss的接地端子，其栅极连接于节点sen。晶体管tr9的源极连接于晶体管tr8的漏极，晶体管tr9的漏极连接于总线lbus，对其栅极输入信号stb。信号stb对判定读出到位线bl的数据的时点进行控制。
电容器cap的一电极连接于节点sen，对电容器cap的另一电极输入时钟信号clk。
接下来，对数据锁存电路sdl的电路构成进行说明。数据锁存电路sdl具备逆变器in1、in2、及n信道mos晶体管tr10、tr11。
逆变器in1的输入端子连接于节点lat_s，其输出端子连接于节点inv_s。逆变器in2的输入端子连接于节点inv_s，其输出端子连接于节点lat_s。晶体管tr10的一端连接于节点inv_s，其另一端连接于总线lbus，对其栅极输入信号sti。晶体管tr11的一端连接于节点lat_s，其另一端连接于总线lbus，对其栅极输入信号stl。例如，保存在节点lat_s的数据相当于保存在数据锁存电路sdl的数据，保存在节点inv_s的数据相当于保存在节点lat_s的数据的反转数据。数据锁存电路adl、bdl、cdl、tdl、xdl的电路构成与数据锁存电路sdl的电路构成相同，因此省略说明。
1.2第1实施方式的写入动作
接下来，对第1实施方式的nand型闪速存储器10中的写入动作进行说明。图9是表示nand型闪速存储器10中的写入动作的流程图。写入动作是以1个字线wl为单位执行。如图9所示，对字线wl0～wl7的写入顺序例如为，对连接于字线wl0的多个存储单元晶体管mt进行写入(步骤s0)，接着，对连接于字线wl1、wl2、以及依序连接到字线wl7(步骤s1～s7)为止的各个字线的存储单元晶体管mt进行写入。以下，对写入中的写入对象为字线wln的情况进行叙述。
首先，利用图10对写入时对选择栅极线sgd、sgs、字线wl、及位线bl施加的电压及其施加时点进行说明。图10是对字线wln写入时施加于选择栅极线sgd、sgs、字线wl、及位线bl的电压的时序图。
在时刻t0，感测放大器模块21对非选择(或禁止写入)的位线bl施加电压vddsa。另外，感测放大器模块21对所选择的位线bl供给电压vss。电压vddsa在对所选择的选择栅极线sgd施加电压vsgd时，为选择晶体管st1成为断开状态的电压。电压vss为nand型闪速存储器10中的接地电压(例如0v)。
接下来，在时刻t1，行解码器模块19对所选择的选择栅极线sgd施加电压vsgd。另外，对非选择的选择栅极线sgd供给电压vss。电压vsgd是比电压vss高的电压。感测放大器模块21维持对非选择的位线bl施加电压vddsa，另外，维持对所选择的位线bl施加电压vss。
接下来，在时刻t2，行解码器模块19对所选择的字线wln、及非选择的字线wln－3～wln 3施加以下电压。对字线wln－3及wln－2施加电压vpass1，对字线wln－1施加电压vpass4。对字线wln 1及wln 2施加电压vpass3，对字线wln 3施加电压vpass2。进而，对字线wln例如施加电压vpass3。此外，对字线wln施加的电压也可为电压vpass1～vpass4中任一电压，此处，施加与字线wln相邻的字线wln 1或wln－1的电压中较高的电压。
此外，于在wln－3与选择栅极线sgs之间存在另一wl的情况下，与wln－3相同对该另一wl施加电压vpass1。另外，于在wln 3与选择栅极线sgd之间存在另一wl的情况下，与wln 3相同对该另一wl施加电压vpass2。
接下来，在时刻t3，行解码器模块19对所选择的字线wln施加写入电压vpgm。其它非选择的各字线wl、各选择栅极线sgd、及各位线bl的电压维持在时刻t2被施加的电压。写入电压vpgm是用来向写入对象的存储单元晶体管mt的电荷储存层注入电子的电压。写入电压vpgm比电压vpass1～vpass4中任一电压高。
通过施加该写入电压vpgm，将电子注入到与所选择的字线wln连接的写入对象的存储单元晶体管mt的电荷储存层而进行写入。另外，在所选择的字线wln的非写入对象的存储单元晶体管mt中，将存储单元晶体管的信道电位升压，也就是信道电位上升，基本上不向电荷储存层注入电荷。
接下来，在时刻t4，行解码器模块19将对所选择的字线wln施加的电压从写入电压vpgm变更为在时刻t2被施加的电压(在本实施方式中为电压vpass3)。其它非选择的各字线wl、各选择栅极线sgd、及各位线bl的电压维持在时刻t2被施加的电压。
接下来，在时刻t5，行解码器模块19对所选择的字线wln施加电压vss。对其它非选择的各字线wl、各选择栅极线sgd、及各位线bl也施加电压vss。其后，在时刻t6，字线wl、选择栅极线sgd、及各位线bl的电压成为电压vss。
图11是表示字线wln－3～wln 3的剖面、及对字线wln写入时(时刻t3～t4)施加于字线wln－3～wln 3的电压的图。
如上所述，在对字线wln的写入中，对所选择的字线wln施加写入电压vpgm(例如14～20v)。对非选择的字线wln 1、wln 2施加电压vpass3(例如8v)，对非选择的字线wln－1施加电压vpass4(例如6v)。进而，对非选择的字线wln－3及wln－2施加电压vpass1(例如4～10v)，对非选择的字线wln 3施加电压vpass2(例如5～10v)。以后，将像这样在对所选择的字线wln施加写入电压vpgm时，对非选择的字线wln 1、wln 2施加电压vpass3，对非选择的字线wln－1施加与电压vpass3不同的电压vpass4的写入称为非对称写入。
图11所示的写入电压vpgm及电压vpass1以及vpass2根据应对存储单元晶体管mt写入的阈值电压而不同，也就是根据使存储单元晶体管mt保存a～g状态中哪一状态而不同。
图12～图18是表示在写入动作中的a～g状态各自的写入中对字线wln－3～wln 3施加的电压的图。
如图12所示，在对连接于字线wln的存储单元晶体管mt写入a状态的情况下，行解码器模块19对字线wln施加例如14v作为写入电压vpgm，对字线wln 1及wln 2施加例如8v作为电压vpass3，对字线wln－1施加例如6v作为电压vpass4。进而，行解码器模块19对字线wln－3及wln－2施加例如4v作为电压vpass1，对字线wln 3施加例如5v作为电压vpass2。
在写入a状态的情况下，例如电压vpass1～vpass4的大小关系如下。电压vpass3比写入电压vpgm低且比电压vpass4高。电压vpass4比电压vpass3低且比电压vpass1及vpass2高。电压vpass2比电压vpass4低且比电压vpass1高。电压vpass1比电压vpass2低。
另外，如图13所示，在对字线wln的存储单元晶体管mt写入b状态的情况下，行解码器模块19对字线wln施加例如15v作为写入电压vpgm，对字线wln 1及wln 2施加例如8v作为电压vpass3，对字线wln－1施加例如6v作为电压vpass4。进而，行解码器模块19对字线wln－3及wln－2施加例如5v作为电压vpass1，对字线wln 3施加例如6v作为电压vpass2。
在写入b状态的情况下，例如电压vpass1～vpass4的大小关系如图13所示。
另外，如图14所示，在对字线wln的存储单元晶体管mt写入c状态的情况下，行解码器模块19对字线wln施加例如16v作为写入电压vpgm，对字线wln 1及wln 2施加例如8v作为电压vpass3，对字线wln－1施加例如6v作为电压vpass4。进而，行解码器模块19对字线wln－3及wln－2施加例如6v作为电压vpass1，对字线wln 3施加例如7v作为电压vpass2。
在写入c状态的情况下，例如电压vpass1～vpass4的大小关系如图14所示。
另外，如图15所示，在对字线wln的存储单元晶体管mt写入d状态的情况下，行解码器模块19对字线wln施加例如17v作为写入电压vpgm，对字线wln 1及wln 2施加例如8v作为电压vpass3，对字线wln－1施加例如6v作为电压vpass4。进而，行解码器模块19对字线wln－3及wln－2施加例如7v作为电压vpass1，对字线wln 3施加例如8v作为电压vpass2。
在写入d状态的情况下，例如电压vpass1～vpass4的大小关系如下。电压vpass3比写入电压vpgm低且比电压vpass4高，与电压vpass2大致相同。电压vpass4比电压vpass3、vpass2及vpass1低。电压vpass2与电压vpass3大致相同且比电压vpass4及vpass1高。电压vpass1比电压vpass3及vpass2低且比电压vpass4高。
另外，如图16所示，在对字线wln的存储单元晶体管mt写入e状态的情况下，行解码器模块19对字线wln施加例如18v作为写入电压vpgm，对字线wln 1及wln 2施加例如8v作为电压vpass3，对字线wln－1施加例如6v作为电压vpass4。进而，行解码器模块19对字线wln－3及wln－2施加例如8v作为电压vpass1，对字线wln 3施加例如9v作为电压vpass2。
在写入e状态的情况下，例如电压vpass1～vpass4的大小关系如下。电压vpass3比写入电压vpgm低且比电压vpass4高。电压vpass4比电压vpass3、vpass2及vpass1低。电压vpass2比电压vpass3、电压vpass4及vpass1高。电压vpass1比vpass2低且比电压vpass4高。
另外，如图17所示，在对字线wln的存储单元晶体管mt写入f状态的情况下，行解码器模块19对字线wln施加例如19v作为写入电压vpgm，对字线wln 1及wln 2施加例如8v作为电压vpass3，对字线wln－1施加例如6v作为电压vpass4。进而，行解码器模块19对字线wln－3及wln－2施加例如9v作为电压vpass1，对字线wln 3施加例如10v作为电压vpass2。
在写入f状态的情况下，例如电压vpass1～vpass4的大小关系如图17所示。
另外，如图18所示，在对字线wln的存储单元晶体管mt写入g状态的情况下，行解码器模块19对字线wln施加例如20v作为写入电压vpgm，对字线wln 1及wln 2施加例如8v作为电压vpass3，对字线wln－1施加例如6v作为电压vpass4。进而，行解码器模块19对字线wln－3及wln－2施加例如10v作为电压vpass1，对字线wln 3施加例如11v电压vpass2。
在写入g状态的情况下，例如电压vpass1～vpass4的大小关系如下。电压vpass3比写入电压vpgm低且比电压vpass4高。电压vpass4比电压vpass3、vpass2及vpass1低。电压vpass2比电压vpass3、电压vpass4及vpass1高。电压vpass1比vpass2低且比电压vpass3及电压vpass4高。
此外，在所述写入动作中，对2条字线wln 1及wln 2施加电压vpass3，但不应限于此，也可对3条字线wln 1～wln 3、或4条以上的字线施加电压vpass3。
接下来，利用图19对在对字线wl0～wl7的写入中施加于字线wl0～wl7、虚设字线wlds0、wlds1、wldd0、wldd1、及选择栅极线sgd、sgs的电压进行说明。
图19是表示在写入动作中对字线wl0～wl7、虚设字线wlds0、wlds1、wldd0、wldd1、及选择栅极线sgd、sgs施加的电压的图。图19表示对连接于字线wl0～wl7的每一个的存储单元晶体管mt写入a状态的情况。
在对所选择的字线wl0的写入中，对字线wl0施加写入电压vpgm(例如14v)。对字线wl1、wl2分别施加电压vpass3(例如8v)，对虚设字线wlds1施加电压vpass5(例如6v)。
对虚设字线wlds0施加电压vpass4(例如6v)。对字线wl3～wl7分别施加电压vpass2(例如5v)。对虚设字线wldd1施加电压vpass5(例如6v)，对虚设字线wldd0施加电压vpass6(例如3.4v)。进而，对选择栅极线sgs施加电压vsgs(例如0v)，对选择栅极线sgd施加电压vsgd(例如3v)。
在对所述字线wl0的写入中，相当于字线wln－1的是虚设字线wlds1，因此对虚设字线wlds1施加的电压并非电压vpass4，而是施加电压vpass5。
另外，在对所选择的字线wl1的写入中，对字线wl1施加写入电压vpgm(例如14v)。对字线wl2、wl3分别施加电压vpass3(例如8v)，对字线wl0施加电压vpass4(例如6v)。
对虚设字线wlds1施加电压vpass5(例如6v)，对虚设字线wlds0施加电压vpass4(例如6v)。对字线wl4～wl7分别施加电压vpass2(例如5v)。对虚设字线wldd1施加电压vpass5(例如6v)，对虚设字线wldd0施加电压vpass6(例如3.4v)。进而，对选择栅极线sgs施加电压vsgs(例如0v)，对选择栅极线sgd施加电压vsgd(例如3v)。
在对所选择的字线wl2～wl5的写入中所施加的电压如图19所示。
另外，在对所选择的字线wl6的写入中，对字线wl6施加写入电压vpgm(例如14v)。对字线wl7施加电压vpass3(例如8v)，对虚设字线wldd1施加电压vpass5(例如6v)。对字线wl5施加电压vpass4(例如6v)。
对虚设字线wldd0施加电压vpass6(例如3.4v)。对字线wl0～wl4分别施加电压vpass1(例如4v)。对虚设字线wlds1施加电压vpass5(例如6v)，对虚设字线wlds0施加电压vpass6(例如3.4v)。进而，对选择栅极线sgs施加电压vsgs(例如0v)，对选择栅极线sgd施加电压vsgd(例如3.0v)。
在对所述字线wl6的写入中，相当于字线wln 2的是虚设字线wldd1，因此对虚设字线wldd1施加的电压并非电压vpass3，而是施加电压vpass5。
另外，在对所选择的字线wl7的写入中，对字线wl7施加写入电压vpgm(例如14v)。对虚设字线wldd1施加电压vpass5(例如6v)，对虚设字线wldd0施加电压vpass6(例如3.4v)。对字线wl6施加电压vpass4(例如6v)。
对字线wl0～wl5分别施加电压vpass1(例如4v)。对虚设字线wlds1施加电压vpass5(例如6v)，对虚设字线wlds0施加电压vpass6(例如3.4v)。进而，对选择栅极线sgs施加电压vsgs(例如0v)，对选择栅极线sgd施加电压vsgd(例如3.0v)。
在对所述字线wl7的写入中，相当于字线wln 1、wln 2的是虚设字线wldd1、wldd0，因此对虚设字线wldd1、wldd0施加的电压并非电压vpass3，而是分别施加电压vpass5、vpass6。
1.3第1变化例的写入动作
接下来，对第1变化例的写入动作进行说明。在图9所示的第1实施方式的写入动作中，对所有字线wl0～wl7依序执行非对称写入，但在该第1变化例中，对最靠近源极线sl(或选择栅极线sgs)的字线wl0执行对称写入，对其它字线wl1～wl7执行非对称写入。
如图11及图12所示，非对称写入是对靠近所选择的字线wln的字线wln 1、wln 2与字线wln－1施加不同电压的写入。对称写入是对靠近所选择的字线wln的字线wln 1与字线wln－1施加相同电压的写入。下文将对该对称写入的详情进行叙述。
首先，利用图20对第1变化例的写入动作的流程进行说明。图20是表示第1变化例中的写入动作的流程图。在第1变化例中，对字线wl0执行对称写入(步骤s10)，接着对字线wl1到字线wl7依序执行非对称写入(步骤s11～s17)。
接下来，利用图21对在第1变化例中对字线wl0～wl7写入时施加于字线、虚设字线、及选择栅极线的电压进行说明。图21是表示在第1变化例中对字线wl0～wl7、虚设字线wlds0、wlds1、wldd0、wldd1、及选择栅极线sgd、sgs施加的电压的图。图21表示对连接于字线wl0～wl7的每一个的存储单元晶体管mt写入a状态的情况。
在对所选择的字线wl0的写入中执行对称写入。对字线wl0施加写入电压vpgm(例如14v)。对虚设字线wlds1及字线wl1施加电压vpass7(例如10v)。
对虚设字线wlds0施加电压vpass4(例如6v)，对字线wl2～wl7施加电压vpass2(例如5v)。对虚设字线wldd1施加电压vpass5(例如6v)，对虚设字线wldd0施加电压vpass6(例如3.4v)。进而，对选择栅极线sgs施加电压vsgs(例如0v)，对选择栅极线sgd施加电压vsgd(例如3.0v)。
在对所选择的字线wl1～wl7的写入中所施加的电压与所述图19所示的电压相同。
接下来，利用图22详细叙述对字线wl0执行的对称写入。图22是表示对称写入中的a状态的写入时对字线wl0～wln 3及虚设字线wlds0、wlds1施加的电压的图。
在对称写入中，在对连接于字线wl0的存储单元晶体管mt写入a状态的情况下，对字线wl0施加写入电压vpgm(例如14v)。对与字线wl0相邻的虚设字线wlds1及字线wln 1施加同一电压vpass7(例如8v)。进而，对虚设字线wlds0施加电压vpass4(例如6v)，对字线wln 2及wln 3分别施加电压vpass2(例如5v)。
第1变化例与第1实施方式的不同点在于：对所选择的字线wl0的写入为对称写入，而不是非对称写入。
1.4第2变化例的写入动作
接下来，对第2变化例的写入动作进行说明。在第2变化例中，对最靠近源极线sl(或选择栅极线sgs)的字线wl0、及最靠近位线bl(或选择栅极线sgd)的字线wl7执行对称写入，对其它字线wl1～wl6执行非对称写入。
首先，利用图23对第2变化例的写入动作的流程进行说明。图23是表示第2变化例中的写入动作的流程图。在第2变化例中，对字线wl0执行对称写入(步骤s20)，接着对字线wl1到字线wl6依序执行非对称写入(步骤s21～s26)，进而对字线wl7执行对称写入(步骤s27)。
接下来，利用图24对在第2变化例中对字线wl0～wl7的写入时施加于字线、虚设字线、及选择栅极线的电压进行说明。图24是表示在第2变化例中对字线wl0～wl7、虚设字线wlds0、wlds1、wldd0、wldd1、及选择栅极线sgd、sgs施加的电压的图。图24也与图21相同，表示对连接于字线wl0～wl7的每一个的存储单元晶体管mt写入a状态的情况。
与第1变化例相同，在对所选择的字线wl0的写入中，执行对称写入，在对所选择的字线wl1～wl6的写入中，执行非对称写入。
在对所选择的字线wl7的写入中，执行对称写入。对字线wl7施加写入电压vpgm(例如14v)。对字线wl6及虚设字线wldd1施加电压vpass7(例如10v)。
对字线wl0～wl5施加电压vpass1(例如4v)。对虚设字线wlds1施加电压vpass5(例如6v)，对虚设字线wlds0施加电压vpass6(例如3.4v)。对虚设字线wldd0施加电压vpass2(例如5v)，进而，对选择栅极线sgs施加电压vsgs(例如0v)，对选择栅极线sgd施加电压vsgd(例如3v)。
第2变化例与第1实施方式的不同点在于：对所选择的字线wl0及wl7的写入为对称写入，而不是非对称写入。
1.5第1实施方式的效果
根据第1实施方式、第1及第2变化例，可提供一种能够提高写入动作的可靠性的半导体存储装置。
以下，对与第1实施方式及其变化例相关的比较例1、2进行说明，接下来，对第1实施方式及其变化例中的效果进行说明。图25表示在比较例1的写入动作中对字线wl施加的电压，图26表示在比较例2的写入动作中对字线wl施加的电压。图27表示第1实施方式及变化例、及比较例1、2中的存储单元晶体管的阈值电压分布。
在比较例1中，如图25所示，例如在对连接于字线wln的存储单元晶体管写入a状态的动作中，对写入对象的字线wln施加写入电压vpgm(例如14v)。进而，对字线wln－1及wln 1施加10v，对字线wln－3及wln－2施加4v，对字线wln 2及wln 3施加5v。在这种写入动作中，因相邻字线干扰效果(neighboringwordlineinterference)，而存在如图27中虚线27a所示那样，存储单元晶体管mt所具有的阈值电压分布的周边扩大的情况。
在比较例2中，如图26所示，例如在对字线wln的存储单元晶体管写入a状态的动作中，对写入对象的字线wln施加写入电压vpgm(例如14v)。进而，对字线wln－1施加6v，对字线wln 1施加10v，对字线wln－3及wln－2施加4v，对字线wln 2及wln 3施加5v。在这种写入动作中，非写入对象的存储单元晶体管mt中的信道的升压变差，也就是说，通过字线电压的升压而上升的非写入对象的存储单元晶体管mt的信道电位下降。因此，存在如图27中虚线27b所示那样，产生存储单元晶体管所具有的er状态的阈值电压分布接近a状态的阈值电压分布的现象(以下，er状态的阈值电压分布变差)的情况。
针对这些，在第1实施方式、第1及第2变化例中，在对字线wln的写入中，对连接于写入对象的存储单元晶体管的字线wln施加写入电压vpgm(例如14v)。进而，对字线wln－1施加电压vpass4，对字线wln 1及wln 2施加比电压vpass4高的电压vpass3。
详细来说，在比较例1、2中，对字线wln 1施加10v，但在第1实施方式、第1及第2变化例中，对2条字线wln 1及wln 2施加低于比较例1、2中施加的10v的电压vpass3(例如8v)。这样一来，通过对2条字线wln 1及wln 2施加低于比较例1、2中施加的10v的电压vpass3(8v)，利用字线wln 1及wln 2的电压vpass3的升压使存储单元晶体管mt的信道电位与比较例1、2相比上升。由此，能够如图27中虚线27d所示那样，减少er状态的阈值电压分布变差。
另外，在比较例1中，对字线wln－1施加10v，但在第1实施方式、第1及第2变化例中，对字线wln－1施加低于比较例1中施加的10v的电压vpass4(例如6v)。这样一来，通过对字线wln－1施加低于比较例1中施加的10v的电压vpass4(6v)，能够如图27中虚线27c所示那样，减少因相邻字线干扰效果导致的存储单元晶体管mt所具有的阈值电压分布的周边扩大。
进而，在第1实施方式、第1及第2变化例中，仅使对字线wln－1、wln 1及wln 2施加的电压vpass4及vpass3的电压上升或下降，因此不会使写入动作速度下降。
如上所述，在第1实施方式、第1及第2变化例中，能够减少存储单元晶体管mt所具有的阈值电压分布的周边扩大，并且能够抑制存储单元晶体管mt所具有的er状态的阈值电压分布接近a状态的阈值电压分布的现象。由此，在第1实施方式中，能够提高写入动作的可靠性。
进而，在第1变化例中，对最靠近源极线sl的字线wl进行对称写入，对其它字线wl进行非对称写入。由此，能够在对字线wl0的写入中提高存储单元晶体管mt的信道的升压效率，能够减少该写入时所产生的写入干扰。
在第2变化例中，对最靠近源极线sl的字线wl0、及最靠近位线bl的字线wl7进行对称写入，对其它字线wl进行非对称写入。由此，能够在对字线wl0及wl7的写入中提高存储单元晶体管mt的信道的升压效率，能够减少这些写入时所产生的写入干扰。
2.第2实施方式
接下来，对第2实施方式的半导体存储装置进行说明。第2实施方式的半导体存储装置具有积层有多个字线的积层体在衬底上配置成上下2段的构造。其它构成与第1实施方式相同。在第2实施方式中，主要对与第1实施方式的不同点进行说明。
首先，利用图28对第2实施方式中的存储单元阵列11的存储单元晶体管的剖面构造进行说明。图28是存储单元阵列11的存储单元晶体管的剖视图。在图28中省略导电层间的层间绝缘膜。
存储单元阵列11具备设置在半导体衬底30上的下层积层体50、及设置在积层体50上的上层积层体51。积层体50具有多个导电层32、33、及多个下部存储柱lmp。积层体51具有多个导电层33、34、及多个上部存储柱ump。在下部存储柱lmp与上部存储柱ump之间设置着接合层52。接合层52将下部存储柱lmp与上部存储柱ump51电连接。接合层52例如包含半导体层。1个存储柱mp具有下部存储柱lmp、接合层52、及上部存储柱ump。
利用图28详细叙述，在半导体衬底30的上方设置着导电层31。导电层31形成为与xy面平行的平板状，作为源极线sl发挥功能。半导体衬底30的主面与xy面对应。
在导电层31上沿y方向排列着沿着xz面的多个狭缝slt。导电层31上且相邻的狭缝slt间的积层体(或构造体)50、积层体51及接合层52的装配例如与1个串单元su对应。
在导电层31上且相邻的狭缝slt间从下层起依序设置着导电层32、多个导电层33、接合层52、导电层34、及导电层35。这些导电层中的沿z方向相邻的导电层介隔层间绝缘膜而积层。导电层32～34形成为分别与xy面平行的平板状。
导电层32作为选择栅极线sgs发挥功能。多个导电层33从下层起依序分别作为虚设字线wlds0、wlds1、字线wl0～wl7、虚设字线wldl、wldu、字线wl8～wl15、及虚设字线wldd1、wldd0发挥功能。导电层34作为选择栅极线sgd发挥功能。
多个存储柱mp例如在x方向及y方向上排列成错位状。多个存储柱mp分别在狭缝slt间的积层体50、51内沿z方向延伸(或贯通)。各存储柱mp以从导电层34的上表面到达导电层31的上表面的方式通过导电层34、33、32而设置。各存储柱mp作为1个nand串ns发挥功能。
存储柱mp例如具有阻挡绝缘层40、电荷储存层41、隧道绝缘层(也称为隧道绝缘膜)42、及半导体层43。具体来说，在用来形成存储柱mp的存储孔的内壁设置着阻挡绝缘层40。在阻挡绝缘层40的内壁设置着电荷储存层41。在电荷储存层41的内壁设置着隧道绝缘层42。进而，在隧道绝缘层42的内侧设置着半导体层43。此外，存储柱mp也可设为在半导体层43的内部设置着核心绝缘层的构造。
在各存储柱mp上设置着接触插塞cp1。进而，在接触插塞cp1上设置着导电层35。导电层35作为位线bl发挥功能。导电层35经由接触插塞cp1电连接于存储柱mp的半导体层43。
接下来，利用图29及图30对第2实施方式中的写入动作的一例进行说明。图29是表示对字线wl7(wln)写入时施加于字线wl5～wl11的电压的图。图29表示对连接于字线wl7的存储单元晶体管mt写入a状态的情况。
在对字线wl7(wln)的写入中，对所选择的字线wl7施加例如14v作为写入电压vpgm。对虚设字线wldl(wln 1)及wldu(wln 2)施加例如8v作为电压vpass3，对非选择的字线wl6(wln－1)施加例如6v作为电压vpass4。对非选择的字线wl5(wln－2)施加例如4v作为电压vpass1，对非选择的字线wl8(wln 3)～wl11(wln 6)施加例如5v作为电压vpass2。
在第2实施方式中，在字线wl7与wl8之间设置着虚设字线wldl及wldu。这样一来，于在字线wl间具有虚设字线的情况下，虚设字线无须设定为写入对称的字线wln，但存在设为与写入对称的字线wln相邻的字线wln 1、wln 2或wln－1，被施加电压vpass3或电压vpass4的情况。
在图29所示的例中，虚设字线wldl及wldu无须设定为写入对称的字线wln，即所选择的字线wln。但是，虚设字线wldl及wldu设定为与所选择的字线wln相邻的字线wln 1及wln 2，被施加电压vpass3(例如8v)。
图30是表示对字线wl8(wln)写入时施加于字线wl5～wl11的电压的图。图30也与图29相同，表示对连接于字线wl8的存储单元晶体管mt写入a状态的情况。
在对字线wl8(wln)的写入中，对所选择的字线wl8施加例如14v作为写入电压vpgm。对字线wl9(wln 1)及wl10(wln 2)施加例如8v作为电压vpass3，对虚设字线wldu(wln－1)施加例如6v作为电压vpass4。对虚设字线wldl(wln－2)、非选择的字线wl7(wln－3)～wl5(wln－5)施加例如4v作为电压vpass1，对非选择的字线wl11(wln 3)施加例如5v作为电压vpass2。
在图30所示的例中，虚设字线wldl及wldu无须设定为写入对称的字线wln，即所选择的字线wln。但是，虚设字线wldu设定为与所选择的字线wln相邻的字线wln－1，被施加电压vpass4(例如6v)。
2.2第2实施方式的效果
根据第2实施方式，与第1实施方式及其变化例相同，可提供一种能够提高写入动作的可靠性的半导体存储装置。
进而，本说明书中揭示的写入动作也可应用于在积层有字线wl的多个积层体间设置着虚设字线的情况。
3.其它变化例等
关于所述实施方式，作为半导体存储装置，以nand型闪速存储器为例而进行了说明，但并不限于nand型闪速存储器，也可应用于其它所有半导体存储器，还可应用于半导体存储器以外的各种存储装置。
已对本发明的若干实施方式进行了说明，但这些实施方式是作为例而提出的，并不意图限定发明的范围。这些实施方式能以其它多种方式实施，能够在不脱离发明主旨的范围内进行各种省略、替换、变更。这些实施方式或其变化包含在发明的范围或主旨中，同样包含在权利要求书中所记载的发明及其均等的范围内。
[符号的说明]
10nand型闪速存储器
11存储单元阵列
12输入输出电路
13逻辑控制电路
14就绪/忙碌电路
15寄存器群
16定序器(或控制电路)
17电压产生电路
18:驱动器
19行解码器模块
20列解码器
21感测放大器模块
30半导体衬底
31～35导电层
40阻挡绝缘层
41电荷储存层
42隧道绝缘层
43半导体层
bl、bl0～bli位线
blk、blk0～blkm区块
mp存储柱
mt、mt0～mt7存储单元晶体管
sgd、sgd0～sgd3选择栅极线
sgs选择栅极线
sl源极线
st1、st2选择晶体管
su、su0～su3串单元
wl、wl0～wl7字线
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