用于提供多相时钟的设备和方法与流程

本申请涉及半导体存储器，并且更具体地涉及用于提供多相时钟的设备和方法。

背景技术：

半导体存储器在很多电子系统中被用于存储稍后时间可以检索到的数据。由于越来越多地要求电子系统更快、计算能力更强并且消耗功率更少，因此一直在不断开发存取更快、存储数据更多且使用功率更少的半导体存储器，以满足变化的需要。

通常通过为半导体存储器提供命令信号、地址信号、时钟信号来控制所述存储器。命令信号可以控制半导体存储器以执行各种存储器操作，例如，从存储器检索数据的读取操作和将数据存储到存储器的写入操作。

关于写入操作，数据可以串行地提供给存储器，即，作为逐位地提供给存储器的数据端的连续数据位。串行数据由存储器内部地解串行，以并行提供数据用于存储在存储器阵列中。对解串行操作的时序由时钟控制，例如，相对于其它多相时钟具有相位关系的多相时钟。

多相时钟可以由内部时钟电路提供。然而，由于存储器的操作条件，内部时钟电路可能经受性能的变化。例如，改变操作条件可以使得内部时钟电路无意地改变多相时钟的时序，如为多相时钟中的一或多个多相时钟提供毛刺(glitch)或时钟电平的意外变化。时钟毛刺可以使得依赖于时钟的电路(例如，用于执行解串行操作的电路)不可预测地且错误地操作。结果，并行提供用于存储到存储器阵列的数据相对于连续提供的数据可能是不准确的。

因此，提供多相时钟的电路可能是期望的，所述电路抵抗时钟电平的意外变化(如时钟毛刺等)。

技术实现要素：

本申请的一个实施例提供了一种设备，其包括：多个时钟电路，每个时钟电路包含输入节点、输出节点、复位节点和控制时钟节点，所述多个时钟电路中的每个时钟电路被配置成基于所述输入节点处的相应的输入在所述输出节点处提供相应的输出时钟，所述多个时钟电路中的第一个时钟电路被配置成在所述输入节点处接收命令；第一控制电路，所述第一控制电路包含第一输入和第二输入以及输出，所述第一控制电路被耦接以在所述第一输入处接收由除了所述多个时钟电路中的最后一个时钟电路之外的所述多个时钟电路中的一个时钟电路提供的第一输出时钟，并且被耦接以在所述第二输入处接收复位信号，所述第一控制电路被配置成基于所述第一输出时钟和所述复位信号向所述多个时钟电路中的所述最后一个时钟电路的所述复位节点提供输出信号；以及第二控制电路，所述第二控制电路包含第一输入和第二输入以及输出，所述第二控制电路被耦接以在所述第一输入处接收控制时钟，并且被耦接以在所述第二输入处接收由所述多个时钟电路中的所述最后一个时钟电路提供的输出时钟，所述第二控制电路被配置成基于所述控制时钟和所述输出时钟向所述多个时钟电路中的所述最后一个时钟电路的所述控制时钟节点提供输出信号。

本申请的另一个实施例提供了一种设备，其包括：输入数据缓冲器，所述输入数据缓冲器包含多个输入电路，每个输入电路被配置成接收相应的数据、控制时钟和参考电压，并且每个输入电路进一步被配置成基于相对于所述参考电压的所述相应的数据并且响应于所述控制时钟来提供内部数据；解串行器，所述解串行器包含多个解串行器电路，每个解串行器电路被配置成从所述多个输入电路中的相应的输入电路中串行地接收所述内部数据，并接收多相时钟中的至少一个多相时钟，每个解串行器电路进一步被配置成响应于所述至少一个多相时钟并行提供所述内部数据；以及数据锁存器，所述数据锁存器包含多个锁存器电路，每个锁存器电路被配置成从所述解串行器电路中的相应的解串行器电路接收所述内部数据并接收写入时钟，每个锁存器电路进一步被配置成响应于所述写入时钟提供来自所述解串行器电路中的所述相应的解串行器电路的所述内部数据作为内部写入数据，数据时钟电路，所述数据时钟电路被配置成接收数据时钟并包含数据时钟输入缓冲器，所述数据时钟输入缓冲器被配置成接收所述数据时钟并响应于所述数据时钟提供所述控制时钟，并且所述数据时钟电路进一步包含多相时钟电路，所述多相时钟电路被配置成接收所述控制时钟和内部写入命令并响应于所述控制时钟和有效写入命令提供所述多相时钟，所述数据时钟电路进一步包含写入时钟电路，所述写入时钟电路被配置成接收所述多相时钟中的至少一个多相时钟并响应于所述多相时钟中的所述至少一个多相时钟提供所述写入时钟，其中所述多相时钟电路包括：多个时钟电路，每个时钟电路被配置成响应于相应的输入时钟来提供所述多相时钟中的一个多相时钟；第一控制电路，所述第一控制电路被配置成接收所述多相时钟中的第一个多相时钟和提供给所述多个时钟电路的复位信号，并且所述第一控制电路被配置成提供第一控制信号以复位所述多个时钟电路中基于所述多相时钟中的所述第一个多相时钟和所述复位信号的时钟电路；以及第二控制电路，所述第二控制电路被配置成接收所述控制时钟和所述多相时钟中的第二个多相时钟，并且提供第二控制信号以时控所述多个时钟电路中基于所述控制时钟和所述多相时钟中的所述第二个多相时钟的所述时钟电路。

本申请的又另一个实施例提供了一种方法，其包括：响应于内部命令和控制时钟提供第一时钟；响应于所述第一时钟和所述控制时钟提供第二时钟和第三时钟；响应于所述第三时钟以及所述控制时钟或所述第二时钟中的至少一个提供第四时钟；防止所述第四时钟响应于有效第四时钟和高时钟电平控制时钟而改变时钟电平；以及响应于有效第一时钟复位所述第四时钟。

附图说明

图1是根据本公开的实施例的半导体装置的框图。

图2是根据本公开的实施例的输入数据缓冲器、解串行器、数据锁存器和内部数据时钟电路的框图。

图3是示出根据本公开的实施例的输入电路、解串行器电路和数据锁存器电路的操作的图。

图4是根据本公开的实施例的多相时钟电路的示意图。

图5是图4的多相时钟电路的操作期间各种时钟和信号的时序图。

图6a和6b是根据本公开的实施例的解串行器电路和数据锁存器电路的框图。

图7是根据本公开的实施例的多相时钟电路的示意图。

图8是图7的多相时钟电路的操作期间各种时钟和信号的时序图。

图9是示出根据本公开的实施例的输入电路、解串行器电路和数据锁存器电路的示例操作的图。

具体实施方式

以下将参考附图详细解释本公开的各个实施例。以下详细描述参考了附图，所述附图通过说明的方式示出了本公开的具体方面和实施例。详细描述包含足够的细节以使本领域技术人员能够实践本公开的实施例。在不脱离本公开的范围的情况下，可以利用其它实施例，并且可以进行结构、逻辑和电气改变。本文所公开的各个实施例不必相互排斥，因为一些已公开的实施例可以与一或多个其它已公开的实施例组合以形成新的实施例。

图1是根据本公开的实施例的半导体装置100的框图。半导体装置100可以包含存储器单元阵列145，所述存储器单元阵列包含多个组0-n。每个组0-n包含多个字线wl、多个位线bl和布置在所述多个字线wl和所述多个位线bl的交叉点处的多个存储器单元mc。由对应的行解码器130执行对每个组的字线wl的选择，并且由对应的列解码器140执行对位线bl的选择。所述多个感测放大器150被提供用于其对应的位线bl，并且被耦接到至少一个相应的本地i/o线liot/b。本地i/o线liot/b通过用作开关的传输门tg195进一步耦接到至少两个主i/o线对miot/b中的相应的主i/o线对。

命令/地址输入电路115可以通过命令/地址总线110在命令/地址端处从外部(例如，通过存储器控制器)接收地址信号和组地址信号，并且可以将地址信号和组地址信号传输到地址解码器120。地址解码器120可以对从命令/地址输入电路115接收到的地址信号进行解码并且将行地址信号xadd提供给行解码器130并将列地址信号yadd提供给列解码器140。地址解码器120也可以接收组地址信号并且将组地址信号提供给行解码器130和列解码器140。

命令/地址输入电路115也可以通过命令/地址总线110在命令/地址端处从外部接收命令信号和芯片选择信号，并且可以将命令信号和芯片选择信号提供给命令解码器125。命令信号可以包含各种存储器命令，如激活、读取、写入等命令。芯片选择信号选择半导体装置100以响应提供给命令端和地址端的命令和地址。命令解码器125可以对命令信号进行解码以生成各种内部命令信号。例如，内部命令信号可以包含执行读取操作的读取命令信号rd和执行写入操作的写入命令信号wrdin。内部命令信号可以被提供给半导体装置100的其它电路，以执行对应的存储器操作。

当用行地址发出激活命令并且用读取命令及时地供应列地址时，从存储器单元阵列145中由行地址和列地址指定的存储器单元中读取读取数据。读取命令可以由命令解码器125接收。串行器/解串行器(serdes)电路系统165的读取/写入放大器可以接收读取数据并将所述读取数据提供给输入/输出(i/o)电路160。i/o电路160可以通过数据端dq和dm将读取数据提供到外部。类似地，当用行地址发出激活命令，并且用写入命令及时地供应列地址时，i/o电路160的输入缓冲器可以在数据端dq处接收写入数据连同数据屏蔽dm信号。i/o电路160通过serdes电路系统165的读取/写入放大器向存储器单元阵列145提供写入数据。因此，可以将写入数据写入由行地址和列地址指定的存储器单元中。数据时钟端dqs、dqsb被提供有数据时钟，并且被数据时钟电路155接收。数据时钟电路155向i/o电路160和serdes电路系统165提供内部数据时钟(例如，int_dqs、dclk0-3、dgdwclk)，所述内部数据时钟可以用于i/o电路160的电路的时序操作，以接收写入数据和/或提供读取数据。数据时钟电路155进一步被提供有来自命令解码器125的wrdin信号，并且数据时钟电路155可以至少部分基于wrdin信号提供内部数据时钟中的一或多个内部数据时钟。

电源端可以接收电源电压vdd1、vdd2和vss。可以将这些电源电压vdd1、vdd2和vss供应到电压发生器电路190。电压发生器电路190可以基于电源电压vdd1、vdd2和vss生成各种内部电压vpp、vod、vary、vperi、vib等。例如，内部电压vib可以使用vdd1电压生成。内部电压vib可以具有比电源电压vdd2更大的幅度。内部电压vpp可以在行解码器130和列解码器140中使用。内部电压vod和vary可以在存储器单元阵列145中包含的感测放大器150中使用。内部电压vib(连同电源电压vdd2)可以在数据时钟(wck)输入电路105和/或分频器和缓冲电路107中使用。内部电压vperi可以在许多其它电路块中使用。i/o电路160可以接收电源电压vddq和vssq。电源电压vddq和vssq可以分别是与电源电压vdd2和vss相同的电压。然而，专用电源电压vddq和vssq可以用于i/o电路160。

时钟端wck_t和wck_n可以分别接收外部时钟信号wck__t和互补的外部时钟信号wck_n。wck_t时钟信号和wck_n时钟信号可以被供应给wck输入电路105。wck输入电路105可以基于wck_t时钟信号和wck_n时钟信号生成互补的内部时钟信号t和n。wck输入电路105可以向分频器和缓冲电路107提供t时钟信号和n时钟信号。分频器和缓冲电路107可以基于t时钟信号和n时钟信号以及时钟使能信号cke(图1中未示出)生成相位和频率控制的内部时钟信号ph0-ph3。在本公开的一些实施例中，ph0-ph3时钟信号可以相对于彼此相移90度。例如，ph0时钟信号相对于内部时钟信号t相移0度，ph1时钟信号相对于内部时钟信号t相移90度，ph2时钟信号相对于内部时钟信号t相移180度，并且ph3时钟信号相对于内部时钟信号t相移270度。

serdes电路系统165可以通过对写入数据进行解串行以及对高速读取数据进行串行化来支持读取操作和写入操作。例如，在写入操作期间，serdes电路系统165可以被配置成从i/o电路160接收串行化的写入数据，并对所述串行化的写入数据进行解串行(例如，使其并行)，以向存储器单元阵列145提供解串行的写入数据。另外，可以从存储器单元阵列145接收解串行的读取数据，并且serdes电路系统165可以被配置成对解串行的读取数据进行串行化，以向i/o电路160提供串行化的读取数据。

图2是根据本公开的实施例的输入数据缓冲器210、解串行器220、数据锁存器230和内部数据时钟电路240的框图。输入数据缓冲器210、解串行器220和数据锁存器230中的每一个都可以包含在半导体装置的一或多个电路中，如输入输出电路、串行器/解串行器(serdes)电路系统或其它电路。例如，在本公开的一些实施例中，输入数据缓冲器210、解串行器220和数据锁存器230中的每一个都可以包含在图1的半导体装置100的输入-输出电路160和/或串行器/解串行器电路165中。在本公开的一些实施例中，内部数据时钟电路240可以包含在图1的内部数据时钟电路155中。

内部数据时钟电路240包含数据时钟(dqs)输入缓冲器242、多相时钟电路244和写入时钟电路246。dqs输入缓冲器242接收外部数据时钟dqs和dqsb，并基于dqs时钟和dqsb时钟提供内部数据时钟int_dqs。dqs时钟和dqsb时钟可以是互补的，并且int_dqs时钟可以具有与dqs时钟和dqsb时钟相同的时钟频率。int_dqs时钟被提供给多相时钟电路244。多相时钟电路244也接收内部写入命令信号wrdin。wrdin信号可以由命令解码器响应于写入命令来提供。例如，在本公开的一些实施例中，wrdin信号可以由图1的命令解码器125提供。多相时钟电路244基于int_dqs时钟和wrdin信号提供时钟dclk0-dclk3。dclk0-dclk3时钟可以具有相对于彼此的相位关系。例如，dclk0-dclk3时钟可以具有相对于彼此90度的相位关系(例如，dclk0时钟可以处于0度相位，dclk1时钟处于90度相位，dclk2时钟处于180度相位，并且dclk3处于270度相位)。dclk0-dclk3时钟也可以具有不同于int_dqs时钟的时钟频率。例如，在本公开的一些实施例中，dclk0-dclk3时钟的时钟频率可以是int_dqs时钟的时钟频率的一半。dclk0-dclk3时钟中的时钟被提供给写入时钟电路246，所述写入时钟电路基于dclk0-dclk3时钟中的时钟提供时钟dgdwclk。例如，在本公开的一些实施例中，dclk3时钟被提供给写入时钟电路246，所述写入时钟电路基于dclk3时钟提供dgdwclk时钟。在本公开的一些实施例中，可以提供除dclk3时钟之外的时钟。

内部数据时钟发生器240向输入数据缓冲器210提供int_dqs时钟，向解串行器220提供dclk0-dclk3时钟，并且向数据锁存器230提供dgdwclk时钟。

输入数据缓冲器210包含输入电路215(0)-215(3)，每个输入电路从内部数据时钟电路240接收int_dqs时钟并接收参考电压vref。参考电压vref可以由参考电压电路提供，所述参考电压电路可以包含在电压发生器(例如，图1的电压发生器190)中。输入电路215中的每个输入电路也从相应的数据端dq接收数据。数据以串行方式提供给输入电路215中的每个输入电路。例如，用于每个输入电路215的数据包含逐位提供给输入电路215的连续数据位。输入电路215基于int_dqs时钟的时序锁存来自相应的数据端dq的数据。例如，当int_dqs时钟从低时钟电平转变到高时钟电平(例如，int_dqs时钟的上升沿)时，从相应的数据端dq接收到的数据被锁存，并且当int_dqs时钟从高时钟电平转变到低时钟电平(例如，int_dqs时钟的下降沿)时，所述数据被锁存。由输入电路215接收到的数据的逻辑状态基于表示数据的数据信号相对于vref电压的电压来确定。例如，具有大于vref电压的电压的数据信号可以被锁存为具有高逻辑状态(例如，逻辑“1”)的数据，并且具有小于vref电压的电压的数据信号可以被锁存为具有高逻辑状态(例如，逻辑“0”)的数据。将已锁存数据提供给解串行器220。每个输入电路215可以在一或多条相应的信号线上提供已锁存数据。例如，在本公开的一些实施例中，每个输入电路在两条信号线上提供已锁存数据。由输入电路215在int_dqs时钟的上升沿处锁存的数据可以被提供在一条信号线上，并且由输入电路215在int_dqs时钟的下降沿处锁存的数据可以被提供在另一条信号线上。

解串行器220包含解串行器电路225(0)-225(3)，每个解串行器电路接收dclk0-dclk3时钟中的一或多个时钟，并且接收来自输入数据缓冲器210的输入电路215的相应的输入电路的数据。每个解串行器电路225锁存由相应的输入电路215提供的数据，并基于所述一或多个dclk0-dclk3时钟的时序并行(例如，同时)提供多个已锁存数据位。例如，从相应的输入电路215接收到的数据由解串行器电路225锁存，并且当已经锁存了多个位时，当dclk0-dclk3时钟中的相应的一或多个时钟在高时钟电平与低时钟电平之间转变时(例如，dclk0-dclk3时钟中的一或多个时钟的上升沿和/或下降沿)，提供多个数据位。多个数据位由输入电路225(0)-225(3)并行提供给数据锁存器230。

在本公开的一些实施例中，每个解串行器电路225并行提供四个数据位。在本公开的此类实施例中，串行数据位可以以四位的脉冲串(例如，脉冲串长度bl＝4)提供给数据输入缓冲器210。在本公开的一些实施例中，每个解串行器电路225并行提供八个数据位。本公开的其它实施例可以并行提供更多或更少的位。在本公开的此类实施例中，串行数据位可以以八位的脉冲串(例如，脉冲串长度bl＝8)提供给数据输入缓冲器210。

数据锁存器230包含数据锁存器电路235(0)-235(3)，每个数据锁存器电路接收dgdwclk时钟并从解串行器220的解串行器电路225中的相应的解串行器电路中接收数据。每个数据锁存器电路235基于dgdwclk时钟的时序锁存来自相应的解串行器电路225的数据。例如，当dgdwclk时钟从高时钟电平转变到低时钟电平(例如，dgdwclk时钟的下降沿)时，数据被锁存。数据由数据锁存器电路235(0)-235(3)提供给相应的内部数据线。在本公开的一些实施例中，提供给内部数据线的数据可以存储在存储器阵列中，例如，图1的存储器单元阵列145。

图3是示出根据本公开的实施例的输入电路、解串行器电路和数据锁存器电路的操作的图。在本公开的一些实施例中，输入电路、解串行器电路和数据锁存器电路包含在图2的输入数据缓冲器210、解串行器220、数据锁存器230和内部数据时钟电路240中，并且如图3所示进行操作。将参考图2的输入电路215、解串行器电路225和数据锁存器电路235来描述图3的操作。

数据d0-d3由输入电路215从相应的数据端dq串行地接收。数据d0-d3表示4位的数据脉冲串(例如，脉冲串长度bl为4)。在数据端dq上，在时间ta0与ta1之间提供数据d0，在时间ta1与ta2之间提供数据d1，在时间ta2与ta3之间提供数据d2，在时间ta3与ta4之间提供数据d3。时间ta0-ta1、ta1-ta2、ta2-ta3和ta3-ta4之间的时间可以彼此相等。当int_dqs时钟在高时钟电平与低时钟电平之间转变时，数据d0-d3被锁存。例如，数据d0和d2分别在时间ta0与ta1之间以及时间ta2与ta3之间的int_dqs时钟的上升时钟沿处被锁存，并且数据d1和d3在时间ta1与ta2之间以及时间ta3与ta4之间的int_dqs时钟的下降时钟沿处被锁存。

输入电路215在两条信号线上提供已锁存数据，其中在第一信号线上提供数据d0和d2(例如，上升沿数据)，并且在第二信号线上提供数据d1和d3(例如，下降沿数据)。在第一信号线上，在时间tb0与tb2之间提供数据d0，并且在时间tb2与tb4之间提供数据d2。在第二信号线上，在时间tb1与tb3之间提供数据d1，并且在时间tb3与tb5之间提供数据d3。时间tb0-tb2、tb1-tb3、tb2-tb4和tb3-tb5之间的时间可以彼此相等。在第一信号线或第二信号线上提供数据位的时间大于在数据端dq上提供数据位的时间。例如，针对时间tb0-tb2，在第一信号线上提供数据位d0，而针对时间ta0-ta1，在数据端dq上提供数据位d0。时间tb0-tb2大于时间ta0-ta1。在本公开的一些实施例中，时间tb0-tb2是时间ta0-ta1的两倍长。

当dclk0-dclk3时钟中的一或多个时钟在高时钟电平与低时钟电平之间转变时，由输入电路215在两条信号线上提供的数据d0-d3被解串行器225锁存。在图3的实例中，解串行器225使用两个时钟dclk0和dclk1来锁存数据d0-d3。例如，数据d0在时间tb0与tb2之间在dclk0时钟的上升沿处被锁存，数据d1在时间tb1与tb3之间在dclk1时钟的上升沿处被锁存，数据d2在时间tb2与tb4之间在dclk0时钟的下降沿处被锁存，并且数据d3在时间tb3与tb5之间在dclk1时钟的下降沿处被锁存。在本公开的一些实施例中，用于解串行器225的时钟可以是不同的。

解串行器电路225在相应的信号线上提供已锁存数据。在时间tc0与tc1之间提供数据d0-d3。在相应的信号线上提供数据位的时间大于在第一信号线或第二信号线上提供数据位的时间(并且也大于在数据端dq上向输入电路215提供数据位的时间)。例如，在时间tc0-tc1之间提供数据d0的时间可以大于在时间tb0-tb2之间提供数据d0的时间(并且大于时间ta0-ta1之间的时间)。在本公开的一些实施例中，时间tc0-tc1是时间tb0-tb2的四倍长(并且是时间ta0-ta1的八倍长)。

相应信号线上的数据被提供给数据锁存器电路235，所述数据锁存器电路基于dgdwclk时钟锁存数据。然后，由数据锁存器电路235将已锁存数据提供给内部数据线，以写入存储器阵列。例如，在示例操作中，dgdwclk时钟在时间tc2处变得有效，并且已锁存数据在时间tc3处提供。在本公开的一些实施例中，dgdwclk时钟是基于dclk3时钟的。

如由图3的示例操作所示，在数据端dq上连续提供的数据可以被解串行并并行提供，例如，用于写入到存储器阵列。数据可以由数据锁存器电路235并行提供，时间比在数据端dq上提供给输入电路215的时间长。以此方式，用于执行内部操作(如将数据写入到存储器阵列)的时序裕度更大。

图4是根据本公开的实施例的多相时钟电路400的示意图。在本公开的一些实施例中，多相时钟电路400可以包含在图2的多相时钟电路244中。在本公开的一些实施例中，多相时钟电路400可以包含在图1的内部数据时钟电路155中。

多相时钟电路400包含时钟电路410、415、420和425，以及控制电路430和控制电路435。时钟电路410、415、420和425中的每个时钟电路都可以包含时控电路。例如，在本公开的一些实施例中，时钟电路410和420可以包含触发器(ff)电路，并且时钟电路415和425可以包含锁存器电路。控制电路430和435可以包含逻辑门，例如，在本公开的一些实施例中，控制电路430和435包含or逻辑门(or)。

时钟电路410和420以及时钟电路415被提供有内部数据时钟int_dqs和复位信号rst。int_dqs时钟也被提供给控制电路430，并且rst信号也被提供给控制电路435。多相时钟电路400提供相对于彼此具有90度相位关系的时钟dclk0-dclk3。dclk0-dclk3时钟的时钟频率是int_dqs时钟的时钟频率的一半。

时钟电路410接收内部写入命令信号wrdin，并且当int_dqs时钟从低时钟电平改变为高时钟电平时，提供具有对应于wrdin信号的逻辑电平的时钟电平的时钟dclk0。dclk0时钟被提供给时钟电路415和时钟电路420。dclk0也被提供给控制电路435。

当int_dqs时钟是低时钟电平时，时钟电路415提供时钟dclk1，所述时钟具有对应于dclk0时钟的时钟电平的时钟电平。当int_dqs从低时钟电平改变为高时钟电平时，时钟电路415锁存dclk0的时钟电平，并提供具有已锁存dclk0时钟的时钟电平的dclk1时钟。当被锁存时(例如，int_dqs时钟为高时钟电平)，尽管dclk0改变时钟电平，但时钟电路415继续提供已锁存时钟电平作为dclk1时钟。当int_dqs时钟从低时钟电平改变为高时钟电平时，时钟电路420提供具有对应于dclk0时钟的时钟电平的时钟电平的时钟dclk2。dclk2时钟被提供给时钟电路425。

当int_dqs时钟为低时钟电平且dclk3时钟处于低时钟电平时，时钟电路425提供具有dclk2时钟的时钟电平的时钟dclk3。当int_dqs时钟或dclk3时钟从低时钟电平改变为高时钟电平时，时钟电路425锁存dclk2时钟的时钟电平，并提供具有已锁存dclk2时钟的时钟电平的dclk3时钟。当被锁存时(例如，int_dqs时钟或dclk3时钟为高时钟电平)，尽管dclk2改变时钟电平，但时钟电路425继续提供已锁存时钟电平作为dclk3时钟。控制电路430防止时钟电路425改变dclk3时钟的时钟电平，直到时钟电路425被从低时钟电平改变为高时钟电平的int_dqs再次锁存(和/或针对dclk0时钟的上升时钟沿被控制电路435复位)。

时钟电路410和420以及时钟电路415被复位，以在rst信号有效(例如，有效高逻辑电平)时提供具有已知时钟电平(例如，低时钟电平)的dclk0-dclk2时钟。当rst信号有效时或当dclk0时钟为高时钟电平时(例如，在dclk3时钟的下一个上升时钟沿之前)，时钟电路425被复位以提供具有已知时钟电平(例如，低时钟电平)的dclk3时钟。虽然图4示出了提供给控制电路435的用于复位时钟电路425(例如，将dclk3复位到低时钟电平)的dclk0时钟，但是本公开的实施例不限于使用dclk0来复位时钟电路425。本公开的实施例包含向控制电路435提供dclk0-dclk2时钟中的一或多个来复位时钟电路425。例如，在本公开的一些实施例中，dclk1时钟用于(另外地或可替代地用于dclk0时钟)复位dclk3时钟。在本公开的一些实施例中，dclk2时钟用于(另外地或可替代地用于dclk0时钟)复位dclk3时钟。

将参考图5描述多相时钟电路400的操作。图5是多相时钟电路400的操作期间各种时钟和信号的时序图。

图5示出了外部时钟wck_t和int_dqs时钟，连同对应的数据dq和内部写入命令wrdin。数据示出为四位的脉冲串长度。由多相时钟电路400提供的多相时钟dclk0-dclk3被示出具有90度相位关系，并且相对于dclk0-dclk3时钟示出了时钟dgdwclk和内部数据信号线rwbs。

在时间t0处，内部写入命令wrdin变得有效(例如，有效高逻辑电平)。int_dqs时钟的上升时钟沿r0使得时钟电路410在传播延迟之后(例如，在时间t1处，如以下所描述的)稍后提供具有对应于内部写入命令wrdin的高逻辑电平的高时钟电平的dclk0时钟。int_dqs时钟的r0时钟沿使得时钟电路415锁存低时钟电平，并提供具有对应于dclk0时钟的低时钟电平的低时钟电平的dclk1时钟。r0时钟沿使得时钟电路420提供具有对应于dclk0时钟的低时钟电平的低时钟电平的dclk2时钟，并且也使得时钟电路425锁存dclk2时钟的低时钟电平并提供具有低时钟电平的dclk3时钟。

在传播延迟之后，在时间t1处，由时钟电路410提供的dclk0时钟从低时钟电平改变为高时钟电平(例如，dclk0变得有效)。高时钟电平dclk0时钟复位时钟电路425，以提供低时钟电平dclk3时钟(例如，dclk变得无效)，如果尚未处于低时钟电平的话。int_dqs时钟的下降时钟沿f0使得时钟电路415基于dclk0时钟的高时钟电平，在传播延迟之后(例如，在时间t2处，如以下所描述的)稍后提供具有高时钟电平的dclk1时钟。时钟电路420继续提供低时钟电平dclk2时钟，并且时钟电路425继续提供低时钟电平dclk3时钟。

在传播延迟之后，在时间t2处，由时钟电路415提供的dclk1时钟从低时钟电平改变为高时钟电平(例如，dclk1变得有效)。int_dqs时钟的上升时钟沿r1使得时钟电路410在传播延迟之后(例如，在时间t3处，如以下所描述的)稍后提供具有对应于内部写入命令wrdin的低逻辑电平的低时钟电平的dclk0时钟。r1时钟沿使时钟电路415锁存高时钟电平dclk0时钟，以继续提供高时钟电平dclk1时钟。r1时钟沿也使得时钟电路420基于dclk0时钟的高时钟电平，在传播延迟之后(例如，在时间t3处，如以下所描述的)稍后提供具有高时钟电平的dclk2时钟。r1时钟沿使得时钟电路425锁存低时钟电平dclk2时钟，以继续提供低时钟电平dclk3时钟。

在传播延迟之后，在时间t3处，由时钟电路410提供的dclk0时钟从高时钟电平改变为低时钟电平(例如，dclk0变得无效)，并且由时钟电路420提供的dclk2时钟从低时钟电平改变为高时钟电平(例如，dclk2变得有效)。

int_dqs时钟的下降时钟沿f1使得时钟电路415基于dclk0时钟的低时钟电平，在传播延迟之后(例如，在时间t4处，如以下所描述的)稍后提供具有低时钟电平的dclk1时钟。f1时钟沿也使得时钟电路425基于dclk2时钟的高时钟电平，在传播延迟之后(例如，在时间t4处，如以下所描述的)稍后提供具有高时钟电平的dclk3时钟。

在传播延迟之后，在时间t4处，由时钟电路415提供的dclk1时钟从高时钟电平改变为低时钟电平(例如，dclk1变得无效)，并且由时钟电路425提供的dclk3时钟从低时钟电平改变为高时钟电平(例如，dclk3变得有效)。dclk3时钟可以用于提供dgdwclk时钟。如先前所描述的，可以将dgdwclk时钟提供给数据锁存器电路(例如，图2的数据锁存器230)，所述数据锁存器电路锁存数据并将数据提供给内部数据线，如图5中作为rwbs所示出的。

int_dqs时钟的上升时钟沿r2使得时钟电路420基于dclk0时钟的低时钟电平，在传播延迟之后(例如，在时间t5处，如以下所描述的)稍后提供具有低时钟电平的dclk2时钟。时钟电路410基于低逻辑电平wrdin命令继续提供低时钟电平dclk0时钟。

在传播延迟之后，在时间t5处，由时钟电路420提供的dclk2时钟从高时钟电平改变为低时钟电平(例如，dclk2变得无效)。由于int_dqs时钟保持为高时钟电平，因此dclk0-dclk3的时钟电平在时间t5之后保持不变。

int_dqs时钟的上升时钟沿r3使得时钟电路425锁存dclk2时钟的低时钟电平，以在传播延迟之后(例如，在时间t6处)稍后提供具有低时钟电平(例如，dclk3变得无效)的dclk3时钟。因此，当dclk3时钟处于高时钟电平时，int_dqs时钟的上升时钟沿可以使得dclk3时钟改变为低时钟电平。

上升时钟沿r3和有效内部写入命令wrdin表示用于提供如先前所描述的dclk0-dclk3时钟的新周期的开始，其中时钟沿r3、f3、r4、f4和r5表示时钟沿r0、f0、r1、f1和r2。当int_dqs时钟在时钟沿r3、f3、r4、f4和r5处在高时钟电平与低时钟电平之间变化时，在时间t6-t10之间提供dclk0-dclk3时钟的新周期，如先前关于时间t1-t5所描述的。

在int_dqs时钟的时钟沿r5之后，图5示出了int_dqs时钟的示例噪声(例如，毛刺)(例如，以虚线示出)。噪声会引起int_dqs时钟的时钟电平的计划外的变化。例如，噪声使得int_dqs时钟在时间tn0-tn1之间在高时钟电平与低时钟电平之间变化。

尽管int_dqs时钟由于噪声而在高时钟电平与低时钟电平之间变化，但是dclk3时钟不受影响，并保持为高时钟电平直到上升时钟沿r6使得时钟电路425锁存dclk2时钟的低时钟电平并且在传播延迟之后(例如，在时间t11处)稍后提供具有已锁存低时钟电平的dclk3时钟。因此，int_dqs时钟中的噪声被时钟电路425忽略，以防止dclk3时钟的时钟电平的意外改变。意外改变，例如，dclk3时钟意外地改变为低时钟电平可能使得无法提供dgdwclk时钟，并且因此无法对数据锁存器电路进行时控以向内部数据线rwbs提供数据。

图6a和6b是根据本公开的实施例的解串行器电路610和数据锁存器电路650的框图。解串行器电路610在图6a中示出，并且数据锁存器电路650在图6b中示出。在本公开的一些实施例中，解串行器电路610和/或数据锁存器电路650包含在图2的解串行器电路225和/或数据锁存器电路235中。对于被提供有串行数据的每个外部数据端，可以包含解串行器电路610和数据锁存器电路650。

解串行器电路610包含第一数据路径和第二数据路径。第一数据路径从设置在第一数据信号线上的输入电路(例如，图2的输入电路215)接收数据dr，并且第二数据路径从设置在第二数据信号线上的输入电路接收数据df。在本公开的一些实施例中，在第一数据信号线上接收到的数据dr对应于由输入电路在int_dqs时钟的第一时钟沿(如int_dqs时钟的上升时钟沿)处锁存的数据，并且在第二数据信号线上接收到的数据df对应于由输入电路在int_dqs时钟的第二时钟沿(如int_dqs时钟的下降时钟沿)处锁存的数据。参考图3的示例操作，在本公开的一些实施例中，第一数据线上的数据dr对应于数据d0和d2，并且第二数据线上的数据df对应于数据d1和d3。

第一数据路径包含锁存器电路620、触发器电路622和624以及锁存器电路630和632。dclk0时钟被提供给锁存器电路620，以及触发器电路622和624，并且dclk1时钟被提供给锁存器电路630和632。复位信号drst被提供给锁存器电路620以及触发器电路622和624，并且复位信号的互补信号drstf被提供给锁存器电路630和632。触发器电路622和624、锁存器电路620以及锁存器电路630和632被复位，以在drst信号有效时(例如，有效高逻辑电平)提供具有已知逻辑电平的相应的输出。当dclk0时钟为高时钟电平时，锁存器电路620从第一数据信号线接收输入数据dr，并提供具有对应于输入数据dr的逻辑电平的逻辑电平的输出数据dlat0。当dclk0从低时钟电平改变为高时钟电平时，锁存器电路620锁存输入数据dr的逻辑电平，并且当dclk0改变为低时，所述620锁存器将已锁存数据dlat0提供给时钟电路622。

当dclk0时钟从高时钟电平改变为低时钟电平时，时钟电路622提供具有对应于来自锁存器电路620的数据dlat0的逻辑电平的逻辑电平的输出数据dff0。而且，当dclk0时钟从高时钟电平改变为低时钟电平时，时钟电路624提供输出数据dff2，所述输出数据具有对应于提供给第一数据路径的后续输入数据dr的逻辑电平的逻辑电平。因此，当dclk0时钟改变为低时钟电平时，时钟电路622提供在第一时间处由第一数据路径接收的数据dff0，并且时钟电路624提供在第一时间之后的第二时间处由第一数据路径接收的数据dff2。

数据dff0和dff2分别由时钟电路622和624提供给锁存器电路630和632。当dclk1时钟为高时钟电平时，锁存器电路630锁存具有对应于数据dff0的逻辑电平的逻辑电平的输出数据dd0，并且锁存器电路632也锁存具有对应于数据dff2的逻辑电平的逻辑电平的输出数据dd2。当dclk1时钟从高时钟电平改变为低时钟电平时，锁存器电路630和632提供数据dff0和dff2的逻辑电平。

第二数据路径包含锁存器电路621以及触发器电路623和625。dclk1时钟被提供给锁存器电路621以及触发器电路623和625。复位信号drst被提供给锁存器电路621以及触发器电路623和625。触发器电路623和625以及锁存器电路621被复位，以在drst信号有效时(例如，有效高逻辑电平)提供具有已知逻辑电平的相应的输出。当dclk1时钟为高时钟电平时，锁存器电路621从第二数据信号线接收输入数据df，并提供具有对应于输入数据df的逻辑电平的逻辑电平的输出数据dlat1。当dclk1从低时钟电平改变为高时钟电平时，锁存器电路621锁存输入数据的逻辑电平。

当dclk1时钟从高时钟电平改变为低时钟电平时，时钟电路623提供具有对应于来自锁存器电路621的数据dlat1的逻辑电平的逻辑电平的输出数据dd1。而且，当dclk1时钟从高时钟电平改变为低时钟电平时，时钟电路625提供输出数据dd3，所述输出数据具有对应于提供给第二数据路径的后续输入数据df的逻辑电平的逻辑电平。因此，当dclk1时钟改变为低时钟电平时，时钟电路623提供在第一时间处由第二数据路径接收的数据dd1，并且时钟电路625提供在第一时间之后的第二时间处由第二数据路径接收的数据dd3。

如先前所描述的，对于第一数据路径来说，当dclk1时钟为低时钟电平时，锁存器电路630和632提供输出数据dd0和dd2，并且对于第二数据路径来说，当dclk1时钟改变为低时钟电平时，时钟电路623和625提供输出数据dd1和dd3。因此，当dclk1时钟改变为低时钟电平时，输出数据dd0-dd3由解串行器电路610并行提供。

在本公开的一些实施例中，锁存器电路620、621、630和632以及触发器电路622、623、624和625被提供有互补时钟。例如，锁存器电路620和触发器电路622和624被提供有dclk0时钟，并且也被提供有dclk0时钟的互补时钟，并且锁存器电路621、630和632以及触发器电路623和625被提供有dclk1时钟，并且也被提供有dclk1时钟的互补时钟。在本公开的一些实施例中，互补时钟可以由时钟电路提供。在本公开的一些实施例中，互补时钟电路可以包含在分频器和缓冲电路(例如，图1的分频器和缓冲电路107)中。在本公开的一些实施例中，互补时钟电路可以包含在包含解串行器电路的解串行器中。然而，当没有将互补时钟提供给锁存器电路和触发器电路和/或互补时钟已经在没有任何另外的时钟电路的情况下被提供时，可能不需要互补时钟电路，并且因此在本公开的一些实施例中是任选的。

输出数据dd0-dd3被并行提供给数据锁存器电路650。数据锁存器电路650包含缓冲电路660-663和锁存器电路670-673。缓冲电路660-663缓冲数据dd0-dd3中相应的数据，并将已缓冲数据bdd0-bdd3提供给锁存器电路670-673中相应的锁存器电路。时钟dgdwclk以及drstf信号被提供给锁存器电路670-673。dgdwclk时钟使得锁存器电路670-673提供并锁存数据bdd0-bdd3的逻辑电平，并提供具有对应的已锁存逻辑电平的数据dqn_d0-d3。例如，当dgdwclk改变为高时钟电平时，锁存器电路670-673提供相应的数据dqn_d0-d3。数据dqn_d0-d3可以被提供给内部数据线，并且例如被写入到存储器阵列。

图7是根据本公开的实施例的多相时钟电路700的示意图。在本公开的实施例中，多相时钟电路700可以包含在图2的多相时钟电路244中，用于对8位串行数据脉冲串进行解串行以并行提供8个数据位。在本公开的一些实施例中，多相时钟电路700可以包含在图1的内部数据时钟电路155中。

多相时钟电路700提供相对于彼此具有相位关系的时钟dclk0-dclk7，其中dclk0-dclk7时钟中的每一个相对于其它dclk0-dclk7时钟中的至少一个偏移int_dqs时钟的半个时钟周期。多相时钟电路700包含时钟电路710、715、720、725、740、745、750和755。多相时钟电路700进一步包含控制电路730、735、760和765。时钟电路710、715、720、725、740、745、750和755中的每个时钟电路都可以包含时控电路。例如，在本公开的一些实施例中，时钟电路710、720、740和750可以包含触发器(ff)电路，并且时钟电路715、725、745和755可以包含锁存器电路。控制电路730、735、760和765可以包含逻辑门，例如，在本公开的一些实施例中，控制电路730、735、760和765包含or逻辑门(or)。

时钟电路710接收内部写入命令信号wrdin，并且当int_dqs时钟从低时钟电平改变为高时钟电平时，提供具有对应于wrdin信号的逻辑电平的时钟电平的时钟dclk0。dclk0时钟被提供给时钟电路715和时钟电路720。dclk0也被提供给控制电路735和765。

当int_dqs时钟为低时钟电平时，时钟电路715提供具有对应于dclk0时钟的时钟电平的时钟电平的时钟dclk1。当int_dqs从低时钟电平改变为高时钟电平时，时钟电路715锁存dclk0的时钟电平，并提供具有已锁存dclk0时钟的时钟电平的dclk1时钟。当被锁存时(例如，int_dqs时钟为高时钟电平)，尽管dclk0改变时钟电平，但时钟电路715继续提供已锁存时钟电平作为dclk1时钟。当int_dqs时钟从低时钟电平改变为高时钟电平时，时钟电路720提供具有对应于dclk0时钟的时钟电平的时钟电平的时钟dclk2。dclk2时钟被提供给时钟电路725。

当int_dqs时钟为低时钟电平且dclk3时钟处于低时钟电平时，时钟电路725提供具有dclk2时钟的时钟电平的时钟dclk3。当int_dqs时钟或dclk3时钟从低时钟电平改变为高时钟电平时，时钟电路725锁存dclk2时钟的时钟电平，并提供具有已锁存dclk2时钟的时钟电平的dclk3时钟。当被锁存时(例如，int_dqs时钟或dclk3时钟为高时钟电平)，尽管dclk2改变时钟电平，但时钟电路725继续提供已锁存时钟电平作为dclk3时钟。控制电路730防止时钟电路725改变dclk3时钟的时钟电平，直到时钟电路725被从低时钟电平改变为高时钟电平的int_dqs再次锁存(和/或针对dclk0时钟的上升时钟沿被控制电路735复位)。

时钟电路740接收dclk2时钟，并且当int_dqs时钟从低时钟电平改变为高时钟电平时，提供具有对应于dclk2时钟的逻辑电平的时钟电平的时钟dclk4。dclk4时钟被提供给时钟电路745和时钟电路750。

当int_dqs时钟为低时钟电平时，时钟电路745提供具有对应于dclk4时钟的时钟电平的时钟电平的时钟dclk5。当int_dqs从低时钟电平改变为高时钟电平时，时钟电路745锁存dclk4时钟的时钟电平，并提供具有已锁存dclk4时钟的时钟电平的dclk5时钟。当被锁存时(例如，int_dqs时钟为高时钟电平)，尽管dclk4改变时钟电平，但时钟电路745继续提供已锁存时钟电平作为dclk5时钟。当int_dqs时钟从低时钟电平改变为高时钟电平时，时钟电路750提供具有对应于dclk4时钟的时钟电平的时钟电平的时钟dclk6。dclk6时钟被提供给时钟电路755。

当int_dqs时钟为低时钟电平且dclk7时钟处于低时钟电平时，时钟电路755提供具有dclk6时钟的时钟电平的时钟dclk7。当int_dqs时钟或dclk7时钟从低时钟电平改变为高时钟电平时，时钟电路755锁存dclk6时钟的时钟电平，并提供具有已锁存dclk6时钟的时钟电平的dclk7时钟。当被锁存时(例如，int_dqs时钟或dclk7时钟为高时钟电平)，尽管dclk6改变时钟电平，但时钟电路755继续提供已锁存时钟电平作为dclk7时钟。控制电路760防止时钟电路755改变dclk7时钟的时钟电平，直到时钟电路755被从低时钟电平改变为高时钟电平的int_dqs再次锁存(和/或针对dclk1时钟的上升时钟沿被控制电路765复位)。

时钟电路710、720、740和750以及时钟电路715和745被复位，以在rst信号有效(例如，有效高逻辑电平)时提供具有已知时钟逻辑电平(例如，低时钟电平)的相应的时钟。当rst信号有效时或当dclk0时钟为高时钟电平时(例如，在dclk3时钟的下一个上升时钟沿之前)，时钟电路725被复位以提供处于已知时钟电平(例如，低时钟电平)的dclk3时钟。当rst信号有效时或当dclk1时钟为高时钟电平时(例如，在dclk7时钟的下一个上升时钟沿之前)，时钟电路755被复位以提供处于已知时钟电平(例如，低时钟电平)的dclk7时钟。虽然图7示出了如提供给控制电路735的用于复位时钟电路725(例如，将dclk3复位到低时钟电平)的dclk0时钟和提供给控制电路765的用于复位时钟电路755(例如，将dclk7复位到低时钟电平)的dclk1时钟，但是本公开的实施例不限于分别使用dclk0和dclk7来复位时钟电路725和735。本公开的实施例包含向控制电路735提供dclk0-dclk2时钟中的一或多个来复位时钟电路725，和/或向控制电路765提供dclk0-dclk6时钟中的一或多个来复位时钟电路755。

将参考图8描述多相时钟电路700的操作。图8是多相时钟电路700的操作期间各种时钟和信号的时序图。

图8示出了外部时钟wck_t和int_dqs时钟，连同对应的数据dq。数据示出为八位的脉冲串长度。由多相时钟电路700提供的多相时钟dclk0-dclk7被示出为具有时钟的相位相对于另一个时钟偏离了int_dqs时钟的半个时钟周期的相位关系。

在时间t0之前，内部写入命令wrdin(图8中未示出)变得有效(例如，有效高逻辑电平)。int_dqs时钟的上升时钟沿r0使得时钟电路710在传播延迟之后(例如，在时间t0处)稍后提供具有对应于内部写入命令wrdin的高逻辑电平的高时钟电平的dclk0时钟。int_dqs时钟的r0时钟沿使得时钟电路715锁存低时钟电平，并提供具有对应于dclk0时钟的低时钟电平的低时钟电平的dclk1时钟。r0时钟沿使得时钟电路720提供具有对应于dclk0时钟的低时钟电平的低时钟电平的dclk2时钟，并且也使得时钟电路725锁存dclk2时钟的低时钟电平并提供具有低时钟电平的dclk3时钟。

在传播延迟之后，在时间t0处，由时钟电路710提供的dclk0时钟从低时钟电平改变为高时钟电平。高时钟电平dclk0时钟复位时钟电路725，以提供低时钟电平dclk3时钟，如果尚未处于低时钟电平的话。int_dqs时钟的下降时钟沿f0使得时钟电路715基于dclk0时钟的高时钟电平，在传播延迟之后(例如，在时间t1处)稍后提供具有高时钟电平的dclk1时钟。时钟电路720继续提供低时钟电平dclk2时钟，并且时钟电路725继续提供低时钟电平dclk3时钟。

在传播延迟之后，在时间t1处，由时钟电路715提供的dclk1时钟从低时钟电平改变为高时钟电平。高时钟电平dclk1时钟复位时钟电路755，以提供低时钟电平dclk7时钟，如果尚未处于低时钟电平的话。int_dqs时钟的上升时钟沿r1使得时钟电路710在传播延迟之后(例如，在时间t2处)稍后提供具有对应于内部写入命令wrdin(未示出)的低逻辑电平的低时钟电平的dclk0时钟。r1时钟沿使时钟电路715锁存高时钟电平dclk0时钟，以继续提供高时钟电平dclk1时钟。r1时钟沿也使得时钟电路720基于dclk0时钟的高时钟电平，在传播延迟之后(例如，在时间t2处)稍后提供具有高时钟电平的dclk2时钟。r1时钟沿使得时钟电路725锁存低时钟电平dclk2时钟，以继续提供低时钟电平dclk3时钟。

在传播延迟之后，在时间t2处，由时钟电路710提供的dclk0时钟从高时钟电平改变为低时钟电平，并且由时钟电路720提供的dclk2时钟从低时钟电平改变为高时钟电平。

int_dqs时钟的下降时钟沿f1使得时钟电路715基于dclk0时钟的低时钟电平，在传播延迟之后(例如，在时间t3处)稍后提供具有低时钟电平的dclk1时钟。f1时钟沿也使得时钟电路725基于dclk2时钟的高时钟电平，在传播延迟之后(例如，在时间t3处)稍后提供具有高时钟电平的dclk3时钟。

在传播延迟之后，在时间t3处，由时钟电路715提供的dclk1时钟从高时钟电平改变为低时钟电平，并且由时钟电路725提供的dclk3时钟从低时钟电平改变为高时钟电平。

int_dqs时钟的上升时钟沿r2使得时钟电路720基于dclk0时钟的低时钟电平，在传播延迟之后(例如，在时间t4处)稍后提供具有低时钟电平的dclk2时钟。时钟电路710基于低逻辑电平wrdin命令继续提供低时钟电平dclk0时钟。上升时钟沿r2进一步使得时钟电路740基于dclk2时钟的高时钟电平，在传播延迟之后(例如，在时间t4处)稍后提供具有高时钟电平的dclk4时钟。

在传播延迟之后，在时间t4处，由时钟电路720提供的dclk2时钟从高时钟电平改变为低时钟电平，并且由时钟电路740提供的dclk4时钟从低时钟电平改变为高时钟电平。int_dqs时钟的下降时钟沿f2使得时钟电路745基于dclk4时钟的高时钟电平，在传播延迟之后(例如，在时间t5处)稍后提供具有高时钟电平的dclk5时钟。当时钟电路725保持被控制电路730提供的高逻辑电平锁存时，dclk3时钟保持为高时钟电平。时钟电路750继续提供低时钟电平dclk6时钟，并且时钟电路755继续提供低时钟电平dclk7时钟。

在传播延迟之后，在时间t5处，由时钟电路745提供的dclk5时钟从低时钟电平改变为高时钟电平。int_dqs时钟的上升时钟沿r3使得时钟电路740在传播延迟之后(例如，在时间t6处)稍后提供具有对应于dclk2时钟的低时钟电平的低时钟电平的dclk4时钟。r3时钟沿使得时钟电路745锁存高时钟电平dclk4时钟，以继续提供高时钟电平dclk5时钟。r3时钟沿也使得时钟电路750基于dclk4时钟的高时钟电平，在传播延迟之后(例如，在时间t6处)稍后提供具有高时钟电平的dclk6时钟。r3时钟沿使得时钟电路755锁存低时钟电平dclk6时钟，以继续提供低时钟电平dclk7时钟。

在传播延迟之后，在时间t6处，由时钟电路740提供的dclk4时钟从高时钟电平改变为低时钟电平，并且由时钟电路750提供的dclk6时钟从低时钟电平改变为高时钟电平。

int_dqs时钟的下降时钟沿f3使得时钟电路745基于dclk4时钟的低时钟电平，在传播延迟之后(例如，在时间t7处)稍后提供具有低时钟电平的dclk5时钟。f3时钟沿也使得时钟电路755基于dclk6时钟的高时钟电平，在传播延迟之后(例如，在时间t7处)稍后提供具有高时钟电平的dclk7时钟。

在传播延迟之后，在时间t7处，由时钟电路755提供的dclk5时钟从高时钟电平改变为低时钟电平，并且由时钟电路755提供的dclk7时钟从低时钟电平改变为高时钟电平。尽管未在图8中示出，但可以基于dclk7时钟提供dgdwclk时钟。如先前所描述的，可以将dgdwclk时钟提供给数据锁存器电路(例如，图2的数据锁存器230)，所述数据锁存器电路锁存数据并将数据提供给内部数据线。

int_dqs时钟的上升时钟沿r4使得时钟电路750基于dclk4时钟的低时钟电平，在传播延迟之后(例如，在时间t8处)稍后提供具有低时钟电平的dclk6时钟。int_dqs时钟的上升时钟沿r4也使得时钟电路755锁存dclk6的高时钟电平，以继续提供高时钟电平dclk7时钟。时钟电路740基于dclk2时钟的低时钟电平继续提供低时钟电平dclk4时钟。

在传播延迟之后，在时间t8处，由时钟电路750提供的dclk6时钟从高时钟电平改变为低时钟电平。由于int_dqs时钟保持为高时钟电平，因此dclk0-dclk7的时钟电平在时间t8之后保持不变。当时钟电路755保持被控制电路760提供的高逻辑电平锁存时，dclk7时钟保持为高时钟电平。

int_dqs时钟的上升时钟沿r5使得时钟电路725锁存dclk2时钟的低时钟电平，以在传播延迟之后(例如，在时间t10处)稍后提供具有低时钟电平的dclk3时钟。int_dqs时钟的下降时钟沿f5使得时钟电路755基于dclk6时钟的低时钟电平，在传播延迟之后(例如，在时间t11处)稍后提供具有低时钟电平的dclk7时钟。在时钟电路725和755通过控制电路730和760分别被int_dqs时钟或相应的dclk时控的情况下，时钟电路725和755忽略int_dqs时钟的时钟电平的无意变化，这可能是由例如int_dqs时钟中的噪声引起的。

上升时钟沿r5表示用于提供如先前所描述的dclk0-dclk7时钟的新周期的开始，其中时钟沿r5、f5、r6、f6、r7、f7、r8、f8和r9表示时钟沿r0、f0、r1、f1、r2、f2、r3、f3、r4。当int_dqs时钟在时钟沿r5、f5、r6、f6、r7、f7、r8、f8和r9处在高时钟电平与低时钟电平之间变化时，在时间t10-t18之间提供dclk0-dclk7时钟的新周期，如先前针对时间t0-t8所描述的。

图9是示出根据本公开的实施例的输入电路、解串行器电路和数据锁存器电路的示例操作的图。在本公开的一些实施例中，输入电路、解串行器电路和数据锁存器电路包含在图2的输入数据缓冲器210、解串行器220、数据锁存器230和内部数据时钟电路240中，并且如图3所示进行操作。将参考图2的输入电路215、解串行器电路225和数据锁存器电路235来描述图3的操作。

数据d0-d7由输入电路215从相应的数据端dq串行地接收。数据d0-d7表示8位的数据脉冲串(例如，脉冲串长度bl为8)。在时间ta0与ta1之间在数据端dq上提供数据d0，在时间ta1与ta2之间提供数据d1，在时间ta2与ta3之间提供数据d2，在时间ta3与ta4之间提供数据d3，在时间ta4与ta5之间提供数据d4，在时间ta5与ta6之间提供数据d5，在时间ta6与ta7之间提供数据d6，并且在时间ta7与ta8之间提供数据d7。时间ta0-ta1、ta1-ta2、ta2-ta3、ta3-ta4、ta4-ta5、ta5-ta6、ta6-ta7、ta7-ta8之间的时间可以彼此相等。当int_dqs时钟在高时钟电平与低时钟电平之间转变时，数据d0-d7被锁存。例如，数据d0、d2、d4和d6分别在时间ta0与ta1、ta2与ta3、ta4与ta5以及ta6与ta7之间在int_dqs时钟的上升时钟沿处被锁存，并且数据d1、d3、d5和d7在时间ta1与ta2、ta3与ta4、ta5与ta6以及ta7与ta8之间在int_dqs时钟的下降时钟沿处被锁存。

输入电路215在两条信号线上提供已锁存数据，其中在第一信号线上提供数据d0、d2、d4和d6(例如，上升沿数据)，并且在第二信号线上提供数据d1、d3、d5和d7(例如，下降沿数据)。在第一信号线上，在时间tb0与tb2之间提供数据d0，在时间tb2与tb4之间提供数据d2，在时间tb4与tb6之间提供数据d4，并且在时间tb6与tb8之间提供数据d6。在第二信号线上，在时间tb1与tb3之间提供数据d1，在时间tb3与tb5之间提供数据d3，在时间tb5与tb7之间提供数据d5，并且在时间tb7与tb9之间提供数据d7。时间tb0-tb2、tb1-tb3、tb2-tb4、tb3-tb5、tb4-tb6、tb5-tb7、tb6-tb8和tb7-tb9之间的时间可以彼此相等。在第一信号线或第二信号线上提供数据位的时间大于在数据端dq上提供数据位的时间。例如，针对时间tb0-tb2，在第一信号线上提供数据位d0，而针对时间ta0-ta1，在数据端dq上提供数据位d0。时间tb0-tb2大于时间ta0-ta1。在本公开的一些实施例中，时间tb0-tb2是时间ta0-ta1的两倍长。

当dclk0-dclk7时钟中的一或多个时钟在高时钟电平与低时钟电平之间转变时，由输入电路215在两条信号线上提供的数据d0-d7被解串行器225锁存。在图9的示例中，解串行器225使用四个时钟dclk0和dclk4以及dclk1和dclk5来锁存数据d0-d7。例如，数据d0在时间tb0与tb2之间在dclk0时钟的上升沿处被锁存，数据d2在时间tb2与tb4之间在dclk0时钟的下降沿处被锁存，数据d4在时间tb4与tb6之间在dclk4时钟的上升沿处被锁存，并且数据d6在时间tb6与tb8之间在dclk4时钟的下降沿处被锁存。数据d1在时间tb1与tb3之间在dclk1时钟的上升沿处被锁存，数据d3在时间tb3与tb5之间在dclk1时钟的下降沿处被锁存，数据d5在时间tb5与tb7之间在dclk5时钟的上升沿处被锁存，数据d7在时间tb7与tb9之间在dclk5时钟的下降沿处被锁存。

解串行器电路225在相应的信号线上提供已锁存数据。在时间tc0与tc2之间提供数据d0-d3，并且在时间tc1与tc3之间提供数据d4-d7。在相应的信号线上提供数据位的时间大于在第一信号线或第二信号线上提供数据位的时间(并且也大于在数据端dq上向输入电路215提供数据位的时间)。例如，在时间tc0-tc2之间提供数据d0的时间可以大于在时间tb0-tb2之间提供数据d0的时间(并且大于时间ta0-ta1之间的时间)。在本公开的一些实施例中，时间tc0-tc2是时间tb0-tb2的四倍长(并且是时间ta0-ta1的八倍长)。

相应的信号线上的数据被提供给数据锁存器电路235。数据由数据锁存器电路235锁存，并且然后提供给内部数据线以写入到存储器阵列。例如，数据d0-d3可以由数据锁存器电路235基于dclk3时钟锁存，并且数据d4-d7可以由数据锁存器电路235基于dclk7时钟锁存。数据锁存器电路235可以基于dgdwclk时钟向内部数据线提供数据d0-d7。例如，在示例操作中，dgdwclk时钟在时间tc4处变得有效，并且已锁存数据在时间tc5处提供。dgdwclk时钟在数据d0-d7同时可用的时间处(即在时间tc1与tc2之间)变得有效。在本公开的一些实施例中，dgdwclk时钟是基于dclk7时钟的。

如由图9的示例操作所示，在数据端dq上连续提供的数据可以被解串行并并行提供，例如，用于写入到存储器阵列。数据可以由数据锁存器电路235并行提供，时间比在数据端dq上提供给输入电路215的时间长。以此方式，用于执行内部操作(如将数据写入到存储器阵列)的时序裕度更大。

根据前述内容，应了解，尽管出于说明的目的已经描述了本公开的具体实施例，但是可以在不背离本公开的精神或范围的情况下作出各种修改。因此，本公开的范围不应局限于本文描述的任何特定实施例。