芯片接口的测试方法、装置、计算机设备和存储介质与流程

1.本技术涉及芯片技术领域，特别是涉及一种芯片接口的测试方法、装置、计算机设备和存储介质。


背景技术：

2.随着汽车电子化进程的快速发展,汽车功能的不断增多，对于核心车载芯片的多功能、高性能、低成本、高安全性的要求变得越来越强烈。比如：车载电源芯片、车载导航芯片、车载摄像头芯片、重力传感器芯片等等，对汽车的性能起着至关重要的作用。车载芯片的高效传输是影响数据传输的重要因素，且直接影响车载网络的数据延迟和网关路由等网络性能。
3.车载芯片内部包括fpga（field programmable gate array，现场可编程门阵列）、dsp（digital signal processing，数字信号处理）处理器及arm处理器等，emif（external memory interface，外部存储器接口）是一种嵌入式硬件平台常用高速并行接口，可为车载芯片提供与不同类型存储器、高速数据处理器和高速数据收发器之间的连接。
4.新的具备emif接口的芯片生产完成后，需要对emif接口进行时序测试。目前，由于处理器的特性，无法对在不同模式下的通过接口进行测试，因此芯片接口测试的通用性较差。


技术实现要素：

5.基于此，有必要针对上述技术问题，提供一种能够提高芯片接口测试通用性的芯片接口的测试方法、装置、计算机设备和存储介质。
6.第一方面，提供了一种芯片接口的测试方法，该方法包括：获取测试数据以及测试需求；根据测试需求配置时钟速率以及数据处理模式，数据处理模式包括同步模式或异步模式；根据已配置的数据处理模式以及已配置的时钟速率对测试数据进行传输，得到传输结果；根据传输结果得到芯片接口的测试结果。
7.在其中一个实施例中，根据测试需求配置时钟速率以及接口的数据处理模式之后，还包括：当数据处理模式为同步模式时，配置内置同步寄存器以及burst长度；当数据处理模式为异步模式时，配置内置异步寄存器；相应的，根据已配置的数据处理模式以及已配置的时钟速率测试数据进行传输，得到传输结果，包括：根据已配置的数据处理模式、已配置的时钟速率通过已配置的内置寄存器对测试数据进行传输，得到传输结果，已配置的内置寄存器包括已配置的同步寄存器或已配置的
异步寄存器。
8.在其中一个实施例中，根据已配置的数据处理模式、已配置的时钟速率通过已配置的内置寄存器对测试数据进行传输，得到传输结果，包括：当测试需求为同步非burst读操作时，读取内置fifo存储器状态，当fifo存储器状态为非满时，根据同步状态控制策略以及数据地址通过内置同步寄存器直接从外部设备中读取数据，得到传输结果；当测试需求为同步burst读操作时，根据同步状态控制策略以及dma策略通过内置同步寄存器直接从外部设备中进行数据读取，得到传输结果。
9.在其中一个实施例中，根据已配置的数据处理模式、已配置的时钟速率通过已配置的内置寄存器对测试数据进行传输，得到传输结果，包括：当测试需求为同步非burst写操作时，查询内置fifo存储器的存储空间，当存储空间不满时，根据同步状态控制策略以及数据地址通过内置同步寄存器直接对外部设备写入数据，得到传输结果；当测试需求为同步burst写操作时，根据同步状态控制策略以及dma策略通过内置同步寄存器直接对外部设备进行数据写入，得到传输结果。
10.在其中一个实施例中，根据已配置的数据处理模式、已配置的时钟速率通过已配置的内置寄存器对测试数据进行传输，得到传输结果，包括：当测试需求为异步读操作时，读取内置fifo存储器状态，当fifo存储器状态为非满时，根据异步状态控制策略以及数据地址通过内置异步寄存器直接从外部设备中读取数据，得到传输结果。
11.在其中一个实施例中，根据已配置的数据处理模式、已配置的时钟速率通过已配置的内置寄存器对测试数据进行传输，得到传输结果，包括：当测试需求为异步写操作时，查询内置fifo存储器的存储空间，当存储空间不满时，根据异步状态控制策略以及数据地址通过内置异步寄存器直接对外部设备写入数据，得到传输结果。
12.在其中一个实施例中，该方法还包括：根据测试结果进行分析，当传输出错时自动恢复至初始状态。
13.第二方面，提供了一种芯片接口的测试装置，该装置包括：获取模块，用于获取测试数据以及测试需求；配置模块，用于根据测试需求配置时钟速率以及数据处理模式，数据处理模式包括同步模式或异步模式；传输模块，用于根据已配置的数据处理模式以及已配置的时钟速率对测试数据进行传输，得到传输结果；测试模块，用于根据传输结果得到芯片接口的测试结果。
14.第三方面，提供了一种计算机设备，包括存储器和处理器，该存储器存储有计算机程序，该处理器执行该计算机程序时实现以下步骤：获取测试数据以及测试需求；根据测试需求配置时钟速率以及数据处理模式，数据处理模式包括同步模式或异步模式；
根据已配置的数据处理模式以及已配置的时钟速率对测试数据进行传输，得到传输结果；根据传输结果得到芯片接口的测试结果。
15.第四方面，提供了一种计算机可读存储介质，其上存储有计算机程序，该计算机程序被处理器执行时实现以下步骤：获取测试数据以及测试需求；根据测试需求配置时钟速率以及数据处理模式，数据处理模式包括同步模式或异步模式；根据已配置的数据处理模式以及已配置的时钟速率对测试数据进行传输，得到传输结果；根据传输结果得到芯片接口的测试结果。
16.上述芯片接口的测试方法、装置、计算机设备和存储介质，获取测试数据以及测试需求；根据测试需求配置时钟速率以及数据处理模式，数据处理模式包括同步模式或异步模式；根据已配置的数据处理模式以及已配置的时钟速率对测试数据进行传输，得到传输结果；根据传输结果得到芯片接口的测试结果。本方法根据不同的测试需求去配置不同的时钟速率以及数据传输模式，可以在不同的数据传输模式下对数据进行传输，并根据传输结果对传输过程进行评价得到测试结果，提高了芯片接口测试的通用性。
附图说明
17.图1为一个实施例中芯片接口的测试方法的应用环境图；图2为一个实施例中芯片接口的测试方法的流程示意图；图3为一个实施例中芯片接口的设计图；图4为一个实施例中芯片接口的同步模块设计图；图5为一个实施例中同步状态控制策略的状态图；图6为一个实施例中同步读时序图；图7为一个实施例中fifo读取的流程图；图8为一个实施例中同步写时序图；图9为一个实施例中fifo写入的流程图；图10为一个实施例中芯片接口的异步模块设计图；图11为一个实施例中异步状态控制策略的状态图；图12为一个实施例中异步读时序图；图13为一个实施例中异步写时序图；图14为一个实施例中芯片接口的测试装置的结构框图；图15为一个实施例中计算机设备的内部结构图。
具体实施方式
18.为了使本技术的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本技术进行进一步详细说明。应当理解，此处描述的具体实施例仅仅用以解释本技术，并不用于限定本技术。
19.本技术提供的芯片接口的测试方法，可以应用于如图1所示的应用环境中。其中，fpga通过芯片接口与芯片进行通信。本技术以芯片接口为emif接口为例进行解释说明，其他芯片接口的测试方法与本技术类似。
20.在一个实施例中，如图2所示，提供了一种芯片接口的测试方法，以该方法应用于图1中的芯片接口为例进行说明，包括以下步骤：步骤202，获取测试数据以及测试需求。
21.其中，测试数据是指用来对测试芯片接口进行时序测试、稳定性测试的数据。测试需求包括同步读、同步burst读、同步写、同步burst写、异步读、异步写等需求。
22.具体地，芯片接口从fpga中获取测试数据以及测试需求。
23.步骤204，根据测试需求配置时钟速率以及数据处理模式，数据处理模式包括同步模式或异步模式。
24.其中，本实施例中emif接口同步参考时钟≥300mhz，接口有效带宽最大9600mbps；emif接口异步参考时钟≥300mhz，接口有效速率最大960mbps。如图3所示，为emif接口的设计框图，包括控制emif接口协议的主控模块以及emif底层时序的接口。emif_ctrl模块分为两个主模块，同步读写和异步读写模块，emif_ctrl模块完成同步和异步读写操作。
25.具体地，根据测试需求配置emif时钟速率clk_sel为同步速率或者异步速率，根据测试需求将emif接口的emif_mode设置为同步或异步模式。
26.步骤206，根据已配置的数据处理模式以及已配置的时钟速率对测试数据进行传输，得到传输结果。
27.具体地，根据已配置的数据处理模式按照已配置的时钟速率对测试数据进行传输，得到传输成功或者传输失败的结果。
28.步骤208，根据传输结果得到芯片接口的测试结果。
29.具体地，根据传输成功或者传输失败的时间，以及已配置的时钟速率计算传输速率、时延（发送时延、传输时延、处理时延以及排队时延）、利用率、吞吐率等测试指标，将测试指标的值作为测试结果。根据测试结果对接口的性能进行分析，进而对emif接口的主控模块进行调整。
30.上述芯片接口的测试方法，获取测试数据以及测试需求；根据测试需求配置时钟速率以及数据处理模式，数据处理模式包括同步模式或异步模式；根据已配置的数据处理模式以及已配置的时钟速率对测试数据进行传输，得到传输结果；根据传输结果得到芯片接口的测试结果。本方法根据不同的测试需求去配置不同的时钟速率以及数据传输模式，可以在不同的数据传输模式下对数据进行传输，并根据传输结果对传输过程进行评价得到测试结果，提高了芯片接口测试的通用性。
31.在一个可选的实施例中，根据测试需求配置时钟速率以及接口的数据处理模式之后，还包括：当数据处理模式为同步模式时，配置内置同步寄存器以及burst长度；当数据处理模式为异步模式时，配置内置异步寄存器；相应的，根据已配置的数据处理模式以及已配置的时钟速率测试数据进行传输，得到传输结果，包括：根据已配置的数据处理模式、已配置的时钟速率通过已配置的内置寄存器对测试数据进行传输，得到传输结果，已配置的内置寄存器包括已配置的同步寄存器或已配置的异步寄存器。
32.具体地，当测试需求为同步测试时，将emif接口的emif_mode设置为同步模式，同时将同步寄存器syn_wrd设置为工作状态，并配置同步时延syn_delay，还需要配置burst长度。当测试需求为异步测试时，将emif接口的emif_mode设置为异步模式，同时将异步寄存器asyn_wrd设置为工作状态，并配置异步时延asyn_reg。
33.本实施例将burst和非burst统一为一种操作，同步读写的burst和非burst的区别在于bust长度不一样，如果burst长度为0定义为非burst。
34.然后，根据已配置的数据处理模式按照已配置的时钟速率通过已配置的内置寄存器对测试数据进行传输，得到传输结果。
35.在一个可选的实施例中，根据已配置的数据处理模式、已配置的时钟速率通过已配置的内置寄存器对测试数据进行传输，得到传输结果，包括：当测试需求为同步非burst读操作时，读取内置fifo（first input first output，先进先出）存储器状态，当fifo存储器状态为非满时，根据同步状态控制策略以及数据地址通过内置同步寄存器直接从外部设备中读取数据，得到传输结果；当测试需求为同步burst读操作时，根据同步状态控制策略以及dma策略通过内置同步寄存器直接从外部设备中进行数据读取，得到传输结果。
36.具体地，当测试需求为同步测试时，emif接口的emif_mode设置为同步模式，同步寄存器syn_delay设置为工作状态，此时emif接口的内部工作图如图4所示，主控模块输入输出接口功能如表1所示。emif_tx_fifo模块完成写数据和地址缓存，在syn_wrd模块的控制下读出数据。为了使测试数据和地址匹配，地址和写数据缓存合并，fifo深度可灵活更改，根据读写指令判断读出的写数据是否有效。emif_clk_gen模块完成emif控制模块时钟选择。该模块将时钟转换输出不同频率的时钟信号，通过clk_sel信号选择输出一路作为emif时钟信号emif_clk。
37.根据syn_wrd模块的同步状态控制策略完成同步非burst读操作，具体同步状态控制策略如图5所示。
38.idle：空闲状态，空闲状态所有信号复位到初始状态。
39.syn_tx：同步发送状态，用于对时序中的同步数据读写状态进行时间和数据控制。
40.syn_wr_end：同步读完成状态，用于对时序中的同步读取完成状态进行时间和数据控制。
41.syn_wr_end：同步写完成状态，用于对时序中的同步写取完成状态进行时间和数据控制。
42.any：在任意状态下，可复位到空闲状态。
43.同步状态控制策略读数据时，将读出的数据写入rx_fifo中供上位机读取，rx_fifo的写使能为soen信号取反。
44.通过同步状态控制策略的非空闲状态标志位判断忙状态，上传到对应寄存器。
45.以同步读时序图6为例，主控模块从addr_fifo中取读地址赋给ea，逻辑相应地拉低、释放ce、aoe、are等信号，根据配置的syncrl，相应地从ed上获取读取结果，存入rx_fifo，读完成之后等待operation_gap个时钟周期，通过图7判断fifo状态寄存器，如果addr_fifo非空，重复上述过程，当addr_fifo为空时停止读取，获得读数据，作为传输结果。
46.同步burst读需要使用dma（direct memory access，直接存储器访问）读，非burst也支持dma读。类似于主控读内存一样，主控模块直接根据syn_wrd模块的同步状态控制策
略完成同步burst读操作，从外部设备中通过dma读直接读取对应地址的数据，获得读数据，作为传输结果。emif接口的主控模块可以通过接口直接访问外设，如同计算机访问自身内存一样，不需要额外配置寄存器。这里的外部设备可以是dsp芯片或者其他类型的外设，本技术在此不作限定。
47.表1 输入输出接口在一个可选的实施例中，根据已配置的数据处理模式、已配置的时钟速率通过已配置的内置寄存器对测试数据进行传输，得到传输结果，包括：当测试需求为同步非burst写操作时，查询内置fifo存储器的存储空间，当存储空间不满时，根据同步状态控制策略以及数据地址通过内置同步寄存器直接对外部设备写入数据，得到传输结果；当测试需求为同步burst写操作时，根据同步状态控制策略以及dma策略通过内置同步寄存器直接对外部设备进行数据写入，得到传输结果。
48.具体地，当测试需求为同步测试时，emif接口的emif_mode设置为同步模式，同步寄存器syn_delay设置为工作状态，此时emif接口的内部工作图如图4所示，主控模块输入输出接口功能如表1所示。
49.根据syn_wrd模块的同步状态控制策略完成同步非burst读操作，具体同步状态控制策略如图5所示。以同步写时序图8为例，同步状态控制策略写数据时，将写地址赋给ea，根据配置的syncwl，从tx_fifo中取得写数据，赋给ed，逻辑相应地拉低、释放ce、are、awe等信号，写完成之后等待operation_gap个时钟周期，通过图9判断fifo状态寄存器，如果addr_fifo非空，重复上述写过程，当addr_fifo为空时停止写入，同步emif写完成，从外部设备获得写入数据，作为传输结果。
50.同步burst写需要使用dma写，非burst也支持dma写。同步burst写可以在测试数据写入的地址上写数据，可连续对外部设备写多个地址和数据，支持dma方式写入，获得写入数据，作为传输结果。
51.在一个可选的实施例中，根据已配置的数据处理模式、已配置的时钟速率通过已配置的内置寄存器对测试数据进行传输，得到传输结果，包括：当测试需求为异步读操作时，读取内置fifo存储器状态，当fifo存储器状态为非满时，根据异步状态控制策略以及数据地址通过内置异步寄存器直接从外部设备中读取数据，得到传输结果。
52.具体地，当测试需求为异步测试时，emif接口的emif_mode设置为异步模式，同时将异步寄存器asyn_wrd设置为工作状态，并配置异步时延asyn_reg，此时emif接口的内部工作图如图10所示，主控模块输入输出接口功能如表1所示。
53.根据asyn_wrd模块的异步状态控制策略完成异步读操作，具体异步状态控制策略如图11所示。
54.idle：空闲状态，空闲状态所有信号复位到初始状态。
55.setup：建立时间状态，用于对时序中的建立状态进行时间和数据控制。
56.strob：锁定时间状态，用于对时序中的锁定状态进行时间和数据控制。
57.hold：保持时间状态，用于对时序中的保持状态进行时间和数据控制。
58.gap：间隔时间状态，用于对时序中的间隔状态进行时间和数据控制。
59.any：在任意状态下，可复位到空闲状态。
60.异步状态控制策略读数据时，将读出的数据写入rx_fifo中供上位机读取，rx_fifo的写使能为soen信号取反。
61.通过异步状态控制策略的非空闲状态标志位判断忙状态，上传到对应寄存器。
62.以异步读时序图12为例，主控模块依据read_setup、read_strobe、read_hold等参数，将读地址赋给ea，逻辑相应地拉低、释放ce、aoe、are等信号，从ed上获取读取结果，存入rx_fifo，通过图7判断fifo状态寄存器，如果addr_fifo非空，重复上述过程，当addr_fifo为空时停止读取，获得读数据，作为传输结果。
63.在一个可选的实施例中，根据已配置的数据处理模式、已配置的时钟速率通过已配置的内置寄存器对测试数据进行传输，得到传输结果，包括：当测试需求为异步写操作时，查询内置fifo存储器的存储空间，当存储空间不满时，根据异步状态控制策略以及数据地址通过内置异步寄存器直接对外部设备写入数据，得到传输结果。
64.具体地，当测试需求为异步测试时，emif接口的emif_mode设置为异步模式，同时将异步寄存器asyn_wrd设置为工作状态，并配置异步时延asyn_reg，此时emif接口的内部工作图如图10所示，主控模块输入输出接口功能如表1所示。
65.根据asyn_wrd模块的异步状态控制策略完成异步写操作，具体异步状态控制策略如图11所示。以异步写时序图13为例，主控模块依据write_setup、write_strobe、write_hold等参数，将写地址赋给ea，从tx_fifo中取得写数据，赋给ed，逻辑相应地拉低、释放ce、awe等信号，通过图9判断fifo状态寄存器，如果addr_fifo非空，重复上述写过程，当addr_fifo为空时停止写入，异步emif写完成，从外部设备中获得写入数据，作为传输结果。
66.本实施例中，将各种时序复杂emif接口统一为通用存储器接口；通过寄存器可随时配置接口时钟，异步时序等，配置方式简单；可直接将芯片emif映射到主控内存中；通过同步状态控制策略、异步状态控制策略拆分，时序优化等手段完成高速率传输。本发明具有较好的通用性，可以用于芯片的emif各种时序验证，控制，稳定性测试等多个方面。
67.本技术的测试方法简单方便，可直接将emif接口芯片直接映射到主控内存中，主
控可以像访问自己内存一样访问芯片。本技术可支持的emif接口速率高，可满足常见所有异步emif接口速率要求，支持范围广。本技术接口中各个信号之间的时序可通过配置寄存器配置，配置参数可灵活调整也可动态调整。本技术的芯片接口的稳定性好，可支持设备长时间工作，可以用于复杂环境工作。
68.在一个可选的实施例中，该方法还包括：根据测试结果进行分析，当传输出错时自动恢复至初始状态。
69.具体地，根据测试得到的测试结果与目标结果进行对比，若两者不一致，则判断传输出错，可以通过复位或者自动恢复等方式将芯片接口恢复至正常工作状态。
70.本实施例中，可以在数据传输错误情况下，通过复位和自动恢复两种方式恢复到正常工作状态，增强了芯片接口的稳定性。本技术中提供的emif接口不仅可以应用于车载芯片中，也可以应用于航天通信或者其他通信领域，本技术在此不作限定。
71.应该理解的是，虽然图2的流程图中的各个步骤按照箭头的指示依次显示，但是这些步骤并不是必然按照箭头指示的顺序依次执行。除非本文中有明确的说明，这些步骤的执行并没有严格的顺序限制，这些步骤可以以其它的顺序执行。而且，图2中的至少一部分步骤可以包括多个步骤或者多个阶段，这些步骤或者阶段并不必然是在同一时刻执行完成，而是可以在不同的时刻执行，这些步骤或者阶段的执行顺序也不必然是依次进行，而是可以与其它步骤或者其它步骤中的步骤或者阶段的至少一部分轮流或者交替地执行。
72.在一个实施例中，如图14所示，提供了一种芯片接口的测试装置，包括：获取模块1402、配置模块1404、传输模块1406和测试模块1408，其中：获取模块1402，用于获取测试数据以及测试需求。
73.配置模块1404，用于根据测试需求配置时钟速率以及数据处理模式，数据处理模式包括同步模式或异步模式。
74.传输模块1406，用于根据已配置的数据处理模式以及已配置的时钟速率对测试数据进行传输，得到传输结果。
75.测试模块1408，用于根据传输结果得到芯片接口的测试结果。
76.在一个实施例中，配置模块1404还用于当数据处理模式为同步模式时，配置内置同步寄存器以及burst长度；当数据处理模式为异步模式时，配置内置异步寄存器；以及根据已配置的数据处理模式、已配置的时钟速率通过已配置的内置寄存器对测试数据进行传输，得到传输结果，已配置的内置寄存器包括已配置的同步寄存器或已配置的异步寄存器。
77.在一个实施例中，传输模块1406还用于当测试需求为同步非burst读操作时，读取内置fifo存储器状态，当fifo存储器状态为非满时，根据同步状态控制策略以及数据地址通过内置同步寄存器直接从外部设备中读取数据，得到传输结果；当测试需求为同步burst读操作时，根据同步状态控制策略以及dma策略通过内置同步寄存器直接从外部设备中进行数据读取，得到传输结果。
78.在一个实施例中，传输模块1406还用于当测试需求为同步非burst写操作时，查询内置fifo存储器的存储空间，当存储空间不满时，根据同步状态控制策略以及数据地址通过内置同步寄存器直接对外部设备写入数据，得到传输结果；当测试需求为同步burst写操作时，根据同步状态控制策略以及dma策略通过内置同步寄存器直接对外部设备进行数据写入，得到传输结果。
79.在一个实施例中，传输模块1406还用于当测试需求为异步读操作时，读取内置fifo存储器状态，当fifo存储器状态为非满时，根据异步状态控制策略以及数据地址通过内置异步寄存器直接从外部设备中读取数据，得到传输结果。
80.在一个实施例中，传输模块1406还用于当测试需求为异步写操作时，查询内置fifo存储器的存储空间，当存储空间不满时，根据异步状态控制策略以及数据地址通过内置异步寄存器直接对外部设备写入数据，得到传输结果。
81.在一个实施例中，芯片接口的测试还包括分析模块，用于根据测试结果进行分析，当传输出错时自动恢复至初始状态。
82.关于芯片接口的测试装置的具体限定可以参见上文中对于芯片接口的测试方法的限定，在此不再赘述。上述芯片接口的测试装置中的各个模块可全部或部分通过软件、硬件及其组合来实现。上述各模块可以硬件形式内嵌于或独立于计算机设备中的处理器中，也可以以软件形式存储于计算机设备中的存储器中，以便于处理器调用执行以上各个模块对应的操作。
83.在一个实施例中，提供了一种计算机设备，其内部结构图可以如图3所示。该计算机设备包括通过系统总线连接的处理器、存储器、通信接口、显示屏和输入装置。其中，该计算机设备的处理器用于提供计算和控制能力。该计算机设备的存储器包括非易失性存储介质、内存储器。该非易失性存储介质存储有操作系统和计算机程序。该内存储器为非易失性存储介质中的操作系统和计算机程序的运行提供环境。该计算机设备的通信接口用于与外部的终端进行有线或无线方式的通信，无线方式可通过wifi、运营商网络、nfc（近场通信）或其他技术实现。该计算机程序被处理器执行时以实现一种芯片接口的测试方法。该计算机设备的显示屏可以是液晶显示屏或者电子墨水显示屏，该计算机设备的输入装置可以是显示屏上覆盖的触摸层，也可以是计算机设备外壳上设置的按键、轨迹球或触控板，还可以是外接的键盘、触控板或鼠标等。
84.本领域技术人员可以理解，图3中示出的结构，仅仅是与本技术方案相关的部分结构的框图，并不构成对本技术方案所应用于其上的计算机设备的限定，具体的计算机设备可以包括比图中所示更多或更少的部件，或者组合某些部件，或者具有不同的部件布置。
85.在一个实施例中，提供了一种计算机设备，包括存储器和处理器，存储器中存储有计算机程序，该处理器执行计算机程序时实现以下步骤：获取测试数据以及测试需求；根据测试需求配置时钟速率以及数据处理模式，数据处理模式包括同步模式或异步模式；根据已配置的数据处理模式以及已配置的时钟速率对测试数据进行传输，得到传输结果；根据传输结果得到芯片接口的测试结果。
86.在一个实施例中，处理器执行计算机程序时还实现以下步骤：根据测试需求配置时钟速率以及接口的数据处理模式之后，还包括：当数据处理模式为同步模式时，配置内置同步寄存器以及burst长度；当数据处理模式为异步模式时，配置内置异步寄存器；相应的，根据已配置的数据处理模式以及已配置的时钟速率测试数据进行传输，得到传输结果，包括：根据已配置的数据处理模式、已配置的时钟速率通过已配置的内置寄存器对测试数据
进行传输，得到传输结果，已配置的内置寄存器包括已配置的同步寄存器或已配置的异步寄存器。
87.在一个实施例中，处理器执行计算机程序时还实现以下步骤：根据已配置的数据处理模式、已配置的时钟速率通过已配置的内置寄存器对测试数据进行传输，得到传输结果，包括：当测试需求为同步非burst读操作时，读取内置fifo存储器状态，当fifo存储器状态为非满时，根据同步状态控制策略以及数据地址通过内置同步寄存器直接从外部设备中读取数据，得到传输结果；当测试需求为同步burst读操作时，根据同步状态控制策略以及dma策略通过内置同步寄存器直接从外部设备中进行数据读取，得到传输结果。
88.在一个实施例中，处理器执行计算机程序时还实现以下步骤：根据已配置的数据处理模式、已配置的时钟速率通过已配置的内置寄存器对测试数据进行传输，得到传输结果，包括：当测试需求为同步非burst写操作时，查询内置fifo存储器的存储空间，当存储空间不满时，根据同步状态控制策略以及数据地址通过内置同步寄存器直接对外部设备写入数据，得到传输结果；当测试需求为同步burst写操作时，根据同步状态控制策略以及dma策略通过内置同步寄存器直接对外部设备进行数据写入，得到传输结果。
89.在一个实施例中，处理器执行计算机程序时还实现以下步骤：根据已配置的数据处理模式、已配置的时钟速率通过已配置的内置寄存器对测试数据进行传输，得到传输结果，包括：当测试需求为异步读操作时，读取内置fifo存储器状态，当fifo存储器状态为非满时，根据异步状态控制策略以及数据地址通过内置异步寄存器直接从外部设备中读取数据，得到传输结果。
90.在一个实施例中，处理器执行计算机程序时还实现以下步骤：根据已配置的数据处理模式、已配置的时钟速率通过已配置的内置寄存器对测试数据进行传输，得到传输结果，包括：当测试需求为异步写操作时，查询内置fifo存储器的存储空间，当存储空间不满时，根据异步状态控制策略以及数据地址通过内置异步寄存器直接对外部设备写入数据，得到传输结果。
91.在一个实施例中，处理器执行计算机程序时还实现以下步骤：该方法还包括：根据测试结果进行分析，当传输出错时自动恢复至初始状态。
92.在一个实施例中，提供了一种计算机可读存储介质，其上存储有计算机程序，计算机程序被处理器执行时实现以下步骤：获取测试数据以及测试需求；根据测试需求配置时钟速率以及数据处理模式，数据处理模式包括同步模式或异步模式；根据已配置的数据处理模式以及已配置的时钟速率对测试数据进行传输，得到传输结果；根据传输结果得到芯片接口的测试结果。
93.在一个实施例中，计算机程序被处理器执行时还实现以下步骤：根据测试需求配置时钟速率以及接口的数据处理模式之后，还包括：当数据处理模式为同步模式时，配置内置同步寄存器以及burst长度；当数据处理模式为异步模式时，配置内置异步寄存器；相应的，根据已配置的数据处理模式以及已配置的时钟速率测试数据进行传输，得到传输结果，包括：根据已配置的数据处理模式、已配置的时钟速率通过已配置的内置寄存器对测试数
据进行传输，得到传输结果，已配置的内置寄存器包括已配置的同步寄存器或已配置的异步寄存器。
94.在一个实施例中，计算机程序被处理器执行时还实现以下步骤：根据已配置的数据处理模式、已配置的时钟速率通过已配置的内置寄存器对测试数据进行传输，得到传输结果，包括：当测试需求为同步非burst读操作时，读取内置fifo存储器状态，当fifo存储器状态为非满时，根据同步状态控制策略以及数据地址通过内置同步寄存器直接从外部设备中读取数据，得到传输结果；当测试需求为同步burst读操作时，根据同步状态控制策略以及dma策略通过内置同步寄存器直接从外部设备中进行数据读取，得到传输结果。
95.在一个实施例中，计算机程序被处理器执行时还实现以下步骤：根据已配置的数据处理模式、已配置的时钟速率通过已配置的内置寄存器对测试数据进行传输，得到传输结果，包括：当测试需求为同步非burst写操作时，查询内置fifo存储器的存储空间，当存储空间不满时，根据同步状态控制策略以及数据地址通过内置同步寄存器直接对外部设备写入数据，得到传输结果；当测试需求为同步burst写操作时，根据同步状态控制策略以及dma策略通过内置同步寄存器直接对外部设备进行数据写入，得到传输结果。
96.在一个实施例中，计算机程序被处理器执行时还实现以下步骤：根据已配置的数据处理模式、已配置的时钟速率通过已配置的内置寄存器对测试数据进行传输，得到传输结果，包括：当测试需求为异步读操作时，读取内置fifo存储器状态，当fifo存储器状态为非满时，根据异步状态控制策略以及数据地址通过内置异步寄存器直接从外部设备中读取数据，得到传输结果。
97.在一个实施例中，计算机程序被处理器执行时还实现以下步骤：根据已配置的数据处理模式、已配置的时钟速率通过已配置的内置寄存器对测试数据进行传输，得到传输结果，包括：当测试需求为异步写操作时，查询内置fifo存储器的存储空间，当存储空间不满时，根据异步状态控制策略以及数据地址通过内置异步寄存器直接对外部设备写入数据，得到传输结果。
98.在一个实施例中，计算机程序被处理器执行时还实现以下步骤：该方法还包括：根据测试结果进行分析，当传输出错时自动恢复至初始状态。
99.本领域普通技术人员可以理解实现上述实施例方法中的全部或部分流程，是可以通过计算机程序来指令相关的硬件来完成，所述的计算机程序可存储于一非易失性计算机可读取存储介质中，该计算机程序在执行时，可包括如上述各方法的实施例的流程。其中，本技术所提供的各实施例中所使用的对存储器、存储、数据库或其它介质的任何引用，均可包括非易失性和易失性存储器中的至少一种。非易失性存储器可包括只读存储器（read
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only memory，rom）、磁带、软盘、闪存或光存储器等。易失性存储器可包括随机存取存储器（random access memory，ram）或外部高速缓冲存储器。作为说明而非局限，ram可以是多种形式，比如静态随机存取存储器（static random access memory，sram）或动态随机存取存储器（dynamic random access memory，dram）等。
100.以上实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
101.以上所述实施例仅表达了本技术的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本技术构思的前提下，还可以做出若干变形和改进，这些都属于本技术的保护范围。因此，本技术专利的保护范围应以所附权利要求为准。