半导体装置的制作方法

半导体装置
1.本技术要求于2020年12月24日在韩国知识产权局提交的第10-2020-0183045号韩国专利申请的优先权的权益，该韩国专利申请的公开内容通过引用全部包含于此。
技术领域
2.本发明构思涉及半导体装置及其制造方法。


背景技术：

3.随着对半导体装置的高性能、高速和/或多功能性的需求增加，半导体装置的集成度增加。另外，现在更经常需要半导体装置高速操作，有时需要与其它半导体装置同时高速操作。
4.最近，为了克服由于平面金属氧化物半导体fet(mosfet)的尺寸的减少而导致的操作特性的限制，已经努力开发包括具有三维沟道的finfet的半导体装置。


技术实现要素：

5.本发明构思的一个方面在于提供具有改善的电特性的半导体装置。
6.本发明构思的一个方面在于提供制造具有改善的电特性的半导体装置的方法。
7.根据本发明构思的一个方面，一种半导体装置包括：有源区，设置在基底上并在第一方向上延伸；多个沟道层，设置在有源区上以在与基底的上表面垂直的竖直方向上彼此间隔开；栅极结构，设置在基底上，在第二方向上延伸，与多个沟道层交叉，并且围绕多个沟道层中的每个；以及源区/漏区，在栅极结构的至少一侧上设置在有源区上，并且连接到多个沟道层中的每个，其中，源区/漏区包括：第一外延层，具有下端部分和从下端部分沿着多个沟道层的侧表面连续延伸的侧壁部分，第一外延层掺杂有第一杂质；以及第二外延层，设置在第一外延层上，具有与第一外延层的成分不同的成分，并且掺杂有与第一杂质不同的第二杂质，其中，第一杂质在第一外延层的成分中的扩散率低于第二杂质在第一外延层的成分中将具有的扩散率。
8.根据本发明构思的一个方面，一种半导体装置包括：有源区，设置在基底上并在第一方向上延伸；多个沟道层，设置在有源区上以在与基底的上表面垂直的竖直方向上彼此间隔开；栅极结构，设置在基底上，在第二方向上延伸，与多个沟道层交叉，并且围绕多个沟道层中的每个；以及源区/漏区，在栅极结构的相对侧上设置在有源区上并且连接到多个沟道层中的每个，其中，源区/漏区中的每个包括：第一外延层，具有下端部分和从下端部分沿着多个沟道层的侧表面连续延伸的侧壁部分，第一外延层包括掺杂有从砷(as)和锑(sb)中选择的至少一种第一杂质的硅锗(sige)，以及第二外延层，设置在第一外延层上并且包括掺杂有作为第二杂质的磷(p)的硅(si)。
9.根据本发明构思的一个方面，一种半导体装置包括：有源区，设置在基底上并在第一方向上延伸；多个沟道层，设置在有源区上以在与基底的上表面垂直的竖直方向上彼此间隔开；栅极结构，设置在基底上，在第二方向上延伸，与多个沟道层交叉，并且围绕多个沟
道层中的每个；内部间隔层，设置在多个沟道层中的每个的下方并且设置在栅极结构的在第一方向上的相对侧上；源区/漏区，在栅极结构的相对侧上设置在有源区上，每个源区/漏区连接到多个沟道层中的成组的沟道层，其中，源区/漏区中的每个包括：第一外延层，具有侧壁部分和与侧壁部分连续形成的下端部分，其中，侧壁部分接触多个沟道层中的相应组的沟道层的侧表面，并且第一外延层掺杂有具有第一浓度的第一杂质；以及第二外延层，设置在第一外延层上，具有与第一外延层的成分不同的成分，并且掺杂有与第一杂质不同的具有第二浓度的第二杂质，其中，第一杂质在第一外延层的成分中的扩散率低于由第二杂质被包括在所述第一外延层的所述成分中将产生的扩散率。
10.根据本发明构思的一个方面，一种制造半导体装置的方法包括：形成其中将多个牺牲层和多个半导体层交替堆叠在基底上的有源区中的鳍结构；形成与鳍结构交叉的虚设栅极；通过蚀刻位于虚设栅极的相对侧上的鳍结构的区域来形成凹陷；分别在凹陷的底表面和侧表面上形成掺杂有第一杂质的第一外延层，第一外延层中的每个具有弯曲表面；回流第一外延层以使弯曲表面光滑；以及形成设置在第一外延层上的第二外延层，第二外延层分别具有与第一外延层中的每个的成分不同的成分，并且掺杂有与第一杂质不同的第二杂质，第一杂质的扩散率低于第二杂质在第一外延层中的每个的成分中将具有的扩散率。
附图说明
11.从结合附图进行的以下详细描述将更清楚地理解本发明构思的以上和其他方面、特征和优点。
12.图1是示出根据本发明构思的示例实施例的半导体装置的平面图。
13.图2是沿着线i-i'和ii-ii'截取的图1的半导体装置的剖视图。
14.图3是示出图2的半导体装置的部分“a”的局部放大图。
15.图4a和图4b分别是示出了在硅和锗中根据杂质类型的扩散率的曲线图。
16.图5是示出砷(as)根据锗的成分比的扩散率的曲线图。
17.图6至图8是示出根据本发明构思的各种实施例的半导体装置的剖视图。
18.图9和图10是示出根据本发明构思的各种实施例的半导体装置的剖视图。
19.图11a至图11j是示出根据本发明构思的示例实施例的制造半导体装置的方法的主要工艺的剖视图。
20.图12是示出包括根据本发明构思的实施例的半导体装置的电子装置的框图。
21.图13是示出包括根据本发明构思的实施例的半导体装置的系统的示意图。
具体实施方式
22.在下文中，将参照附图详细描述本发明构思的各种实施例。
23.图1是示出根据本发明构思的示例实施例的半导体装置的平面图，并且图2是沿着线i-i'和ii-ii'截取的图1的半导体装置的剖视图。
24.参照图1和图2，根据本实施例的半导体装置100可以包括：基底101；有源区105，设置在基底101上并且在第一方向(例如，x方向)上延伸；沟道结构140，设置在有源区105上；以及栅极结构160，在与有源区105交叉的第二方向(例如，y方向)上延伸。沟道结构140可以包括设置在有源区105上以在与基底101的上表面垂直的方向(例如，z方向)上彼此间隔开
的多个沟道层141、142和143。
25.另外，半导体装置100还可以包括：源区/漏区150，设置在栅极结构160的两个(例如，相对)侧上并且接触多个沟道层141、142和143；以及接触插塞180，连接到源区/漏区150。将理解的是，当元件被称为“连接”或“结合”到另一元件或在另一元件“上”时，该元件可以直接连接或结合到另一元件或在另一元件上，或者可以存在中间元件。相反，当元件被称为“直接连接”或“直接结合”到另一元件，或者被称为“接触”另一元件或“与”另一元件“接触”时，在接触的点处不存在中间元件。
26.在图1和图2的实施例中，有源区105可以具有在第一方向(例如，x方向)上延伸和突出的鳍结构。例如，基底101可以是半导体基底(诸如硅基底或锗基底)或绝缘体上硅(soi)基底。器件隔离膜110可以限定有源区105，并且可以包括例如氧化物膜、氮化物膜或其组合。器件隔离膜110可以限定在基底101中的有源区105。器件隔离膜110可以设置在基底101上以覆盖基底101的有源区105的侧表面。例如，可以通过浅沟槽隔离(sti)工艺形成器件隔离膜110。在一些实施例中，器件隔离膜110还可以包括在基底101下方具有台阶差并且延伸得更深的区域(例如，深沟槽隔离(dti))。
27.器件隔离膜110可以形成为暴露有源区105的例如相对于器件隔离膜110的上区域。在一些实施例中，器件隔离膜110可以具有随着器件隔离膜110可以与有源区105相邻而具有更高水平的弯曲上表面。器件隔离膜110可以由绝缘材料形成。
28.参照图2，有源区105的上端可以从器件隔离膜110的上表面突出到预定高度。有源区105可以包括基底101的部分或从基底101生长的外延层。有源区105可以被描述为利用基底101设置，或者被描述为形成在基底101上或由基底101形成。在基底101上的有源区105或基底101的有源区105的位于栅极结构160的相对侧上的部分可以凹陷，源区/漏区150可以形成在凹陷区域中。稍后将描述在本实施例中使用的源区/漏区150的细节。
29.如图2中所示，栅极结构160可以包括：栅电极165，在第二方向(例如，y方向)上延伸并且围绕多个沟道层141、142和143；栅极介电层162，设置在栅电极165与多个沟道层141、142和143中的每个沟道层之间；栅极间隔层164(也被描述为栅极间隔件)，设置在栅电极165的侧表面上；以及栅极覆盖层166，设置在栅电极165上。
30.如上所述，根据本实施例的半导体装置100可以是包括沟道结构140、源区/漏区150和栅极结构160的环栅场效应晶体管(例如，n-mos晶体管)。
31.具体地，沟道结构140可以包括设置在有源区105上以在与基底101的上表面垂直的方向(例如，z方向)上彼此间隔开的第一沟道层至第三沟道层141、142和143。第一沟道层至第三沟道层141、142和143在第一方向(x方向)上的两个侧表面可以与源区/漏区150接触。
32.第一沟道层至第三沟道层141、142和143可以分别具有在第二方向(y方向)上与有源区105的宽度相同或类似的宽度，以及在第一方向(x方向)上与栅极结构160的宽度相同或类似的宽度，但不限于此。在一些实施例中，第一沟道层至第三沟道层141、142和143的宽度可以彼此略微不同。例如，第一沟道层141的宽度(在第一方向(x方向)和第二方向(y方向)中的任一方向上)可以比第二沟道层142的相应宽度宽。另外，在一些实施例中，当在第一方向(x方向)上观察时，第一沟道层至第三沟道层141、142和143中的每个在第一方向(x方向)上的宽度可以比栅极结构160的宽度窄，使得第一沟道层至第三沟道层141、142和143
中的每个的侧表面位于栅极结构160的下方(见图9)。诸如“第一”、“第二”、“第三”等的序数可以简单地用作某些元件、步骤等的标签，以将这些元件、步骤等彼此区分开。在说明书中未使用“第一”、“第二”等描述的术语在权利要求中仍然可以被称为“第一”或“第二”。另外，用特定序数(例如，在特定权利要求中的“第一”)指代的术语可以在其他地方用不同的序数(例如，在说明书或另一权利要求中的“第二”)来描述。
33.第一沟道层至第三沟道层141、142和143可以包括能够提供和充当沟道区的半导体材料。例如，第一沟道层至第三沟道层141、142和143可以包括硅(si)、硅锗(sige)和锗(ge)中的至少一种，或者由硅(si)、硅锗(sige)和锗(ge)中的至少一种形成。例如，第一沟道层至第三沟道层141、142和143可以由与基底101的材料相同的材料形成。在一些实施例中，第一沟道层至第三沟道层141、142和143的与源区/漏区150相邻的区域可以包括杂质区域。由于这样的杂质区域具有短沟道效应(sce)，所以制备这样的杂质区域的方式是重要的。在一些实施例中，尽管示出了三(3)个沟道层141、142和143，但是沟道层141、142和143的数量和形状可以各种地改变(见图6至图10)。
34.如以上所描述的，源区/漏区150可以在沟道结构140的两侧上设置在有源区105上。
35.参照图2和图3，在本实施例中使用的源区/漏区150可以包括连续地设置在凹陷中的第一外延层150a和设置在第一外延层150a上的第二外延层150b。第一外延层150a可以具有源区/漏区150的下端部分150a1和从下端部分150a1沿着第一沟道层至第三沟道层141、142和143的侧表面连续延伸的侧壁部分150a2。第一外延层150a的侧壁部分150a2可以沿着凹陷的侧表面连续形成。在本实施例中，第一外延层150a的侧壁部分150a2可以接触多个沟道层141、142和143的侧表面。以这种方式，第一外延层150a可以连续地延伸，以由单个连续的整体结构形成，同时接触多个沟道层141、142和143的侧表面中的每个。在图2和图3的示例中，在第一外延层150a的下端部分150a1和侧壁部分150a2之间不存在晶界。下端部分150a1和侧壁部分150a2可以分别被称为基体部分和延伸部分。下端部分150a1和侧壁部分150a2可以具有相同的材料成分。
36.在图1至图3的实施例中，第一外延层150a的侧壁部分150a2可以具有光滑的表面。第一外延层150a的侧壁部分150a2可以朝向第一外延层150a的上部分(例如，在远离基底101的方向上)变薄。具体地，如图3中所示，侧壁部分150a2的位于第二沟道层142的侧表面上的部分的厚度tb2可以小于侧壁部分150a2的位于第一沟道层141的侧表面上的部分的厚度tb1，并且侧壁部分150a2的位于第三沟道层143的侧表面上的部分的厚度tb3可以小于侧壁部分150a2的位于第二沟道层142的侧表面上的部分的厚度tb2。厚度tb1、tb2和tb3在这里可以分别被称为第一外延层150a的侧壁部分150a2的底部厚度、中间厚度和顶部厚度。因此，侧壁部分150a2可以从底部厚度到中间厚度到顶部厚度变薄。侧壁部分150a2可以具有平均厚度。在一些实施例中，可以将位于第一沟道层141的侧表面上的部分设置为下端部分150a1，而不是侧壁部分150a2。在一些实施例中，侧壁部分150a2的形状可以通过回流工艺来实现(见图11g和图11h)。特别地，第一外延层150a可以具有在第三沟道层143的上表面上方延伸的部分ow，延伸的部分ow可以比第三沟道层143的侧表面上的厚度tb3薄，并且可以朝向第一外延层150a的上部分变薄。第一外延层150a的侧壁部分150a2可以在远离基底101的顶部移动的方向上具有锥形形状。
37.在一个实施例中使用的第一外延层150a中，由于通过在外延生长之后应用的回流工艺将侧壁部分150a2回流到下端部分150a1，因此如上所述的侧壁部分150a2可以变得相对薄并且具有相对光滑的表面，下端部分150a1可以具有比侧壁部分150a2的厚度tb2大的厚度ta。侧壁部分150a2的厚度可以被限定为第一外延层150a的位于第二沟道层142的侧表面上的部分的厚度tb2，第二沟道层142位于多个沟道层141、142和143的中心部分中。例如，在第一外延层150a中，下端部分150a1的厚度ta可以在侧壁部分150a2的厚度tb2的3.5倍至5倍的范围内。在一些实施例中，在第一外延层150a中，下端部分150a1的厚度ta在侧壁部分150a2的平均厚度的3.5倍至5倍的范围内。在一些实施例中，下端部分150a1的厚度ta可以是10nm至25nm，侧壁部分150a2的厚度tb2或平均厚度可以是3nm至7nm，但是这些厚度不限于此。除非另有说明，否则厚度ta和tb1至tb3在这里是指外延层相对于外延层沉积在其上的表面的厚度。因此厚度ta是指在z方向上的厚度，而厚度tb1至tb3是指在x方向上的厚度。
38.第二外延层150b可以设置在第一外延层150a上。第二外延层150b可以在向上方向上具有凸形状，但不限于此。源区/漏区150的下表面的形状被例示以示出在向下的方向上的凸形状，但可以具有诸如平面形状的其它形状。
39.在一个实施例中，第一外延层150a和第二外延层150b可以具有不同的成分。例如，第一外延层150a和第二外延层150b中的每个可以是硅锗(sige)、硅(si)或碳化硅(sic)，或者可以包括硅锗(sige)、硅(si)和碳化硅(sic)中的至少一种。
40.在一些实施例(例如，n-mosfet)中，第一外延层150a可以包括硅锗(sige)，或者可以是硅锗(sige)。ge-ge键能(例如264.4kj/mol)和ge-si键能(例如297kj/mol)可以显著低于si-si键能(例如310kj/mol)。因此，在其中将ge添加到si的材料可以用于第一外延层150a，以降低用于第一外延层150a的回流工艺温度。另外，较低的回流工艺温度可以减少多个沟道层141、142和143的组成材料(例如，si)与第一外延层的组成材料(例如，sige)之间的混合，从而有效地限制短沟道效应(sce)。
41.第二外延层150b可以是硅(si)和/或碳化硅(sic)，或者可以包括硅(si)和/或碳化硅(sic)。例如，在n-mosfet中，第二外延层150b可以向多个沟道层141、142和143(例如，si)提供拉伸应变。
42.如上所述，在本实施例中使用的第一外延层150a可以具有拥有比第二外延层150b的成分低的键能(或键离解能)的成分。结果，当第一外延层150a由sige形成时，第一外延层150a可以通过回流工艺更容易地转变成具有光滑的表面的连续层。
43.在一个实施例中，第一外延层150a可以具有第一杂质，第二外延层150b可以包括与第一杂质不同的第二杂质。
44.在第一外延层150a的成分中，第一杂质可以从具有比第二杂质的扩散率(或扩散系数)低的扩散率(或扩散系数)的元素中选择。例如，在n-mosfet中，第一杂质可以包括砷(as)和锑(sb)中的至少一种，第二杂质可以包括磷(p)。
45.这种杂质的扩散率会极大地受基质的成分(例如，第一外延层150a的成分)的影响。第一外延层150a可以具有满足第一杂质的扩散率比第二杂质的扩散率低的条件的成分。在第一外延层150a的sige中，ge的成分比(例如，ge的原子与si和ge的总原子相比)可以调整为15％或更小，可以进一步调整为10％或更小，使得第一杂质的扩散率可以足够低于第二杂质的扩散率。将参照图4a和图4b以及图5详细描述这些条件。
46.图4a是示出当基质是si时各种杂质根据温度的扩散率的曲线图，图4b是示出当基质是ge时各种杂质根据温度的扩散率的曲线图。
47.参照图4a和图4b，在n型杂质(例如，p、as、sb和bi)中，可以看出，as和sb在si中的扩散率通常比p在si中的扩散率低，而as和sb在ge中的扩散率通常比p在ge中的扩散率高。
48.在n-mosfet中，由于源区/漏区150主要包含硅，因此在控制掺杂剂扩散以防止短沟道效应(sce)的方面，具有比p的扩散率低的扩散率的as和sb作为n型杂质可以是有利的。如上所述，第一外延层150a可以包括si
1-x
ge
x
。参照图4a和图4b，当第一外延层150a中的ge(x)的成分比为高时，as和sb的扩散率可以倾向于比p的扩散率高。
49.图5是示出当基质是si
1-x
ge
x
时，as的扩散率根据ge(0≤x≤1)的成分比的变化的曲线图。
50.参照图5，当ge的成分比小于20％时，as的扩散率可以显著低于as在通常纯ge中的扩散率(见图4b)，并且可以接近于as在纯si中的扩散率(见图4a)。考虑到回流工艺温度，5％或更高的ge的成分比可以被视为适当的范围(r)。在第一外延层150a中，ge的成分比可以为15％或更小，进一步为10％或更小，使得as的扩散率可以足够低于p的扩散率。
51.以这种方式，可以适当地限制第一外延层150a中的ge的成分比，以使用回流工艺改善结构，并且控制杂质的掺杂以减少短沟道效应。在一些实施例中，第一外延层150a可以是sige，ge的成分比可以为5％或更大且15％或更小。优选地，ge的成分比为10％或更小。
52.此外，考虑到在确保导电性的同时减少短沟道效应，可以适当地限制第一外延层150a中的杂质浓度。在as的情况下，进行了实验，显示第一外延层150a中的杂质浓度在0.3at％(原子百分比)或更高且8.0at％或更低是最佳的，特别是在使用诸如如上所述的sige成分的情况下。
53.第二外延层150b可以包括与第一杂质不同的第二杂质，以便确保足够的导电性。例如，在n-mosfet的情况下，第二杂质可以包括p。第二外延层150b可以具有比第一外延层150a的杂质浓度高的杂质浓度。在一些实施例中，第二外延层150b的杂质浓度可以具有在第一外延层150a的杂质浓度的1.5倍至15倍的范围内的值。
54.在一些实施例中，第二外延层150b的第二杂质中的一些可以扩散到与第一外延层150a相邻的区域中。在一些实施例中，第一外延层150a和第二外延层150b两者通过外延工艺与杂质一起形成。在这种情况下，由于可以防止由离子注入工艺引起的对膜质量的损坏，因此可以改善半导体装置100的电特性。
55.在一些实施例中，由于sb也具有扩散趋势，因此以与as类似的方式(见图4a和图4b)，sb可以用作第一外延层150a的第一杂质，并且可以单独使用或与其他杂质(例如，as)一起使用。在一些实施例中，与n-mosfet类似，在p-mosfet中，由图4a和图4b中的虚线指示的p型杂质(例如，b、al、ga和in)也可以根据基体材料的扩散率的差异而使用，以被选择为第一和第二外延层的杂质。
56.如上所述，第一外延层150a可以具有与第二外延层150b的成分不同的成分(具有相对低的键能的成分)，因此可以使用回流工艺而具有拥有光滑的表面的连续表面。可以改善由于从每个沟道层141、142和143的不连续生长而导致的结构缺陷(例如，空隙的出现)，并且可以抑制最上面的沟道层143的过度生长以控制其形状。
57.另外，第一外延层150a可以具有与第二外延层150b的杂质不同的杂质，并且第一
外延层150a可以具有满足第一杂质的扩散率低于第二杂质如果包括在第一外延层150a中将具有的扩散率的条件的成分。可以控制与沟道层141、142和143相邻的区域中的杂质扩散，以有效地降低短沟道效应。
58.如上所述，栅极结构160可以包括栅极介电层162、栅电极165、栅极间隔层164和栅极覆盖层166。
59.如图2中所示，栅极介电层162可以设置在有源区105和栅电极165之间以及在沟道结构140和栅电极165之间。栅极介电层162可以设置为围绕栅电极165除了最上表面以外的在第二方向上的表面(见图2)。栅极介电层162可以在栅电极165和栅极间隔层164之间延伸，但不限于此。例如，栅极介电层162可以包括氧化物、氮化物或高介电常数材料，或者由氧化物、氮化物或高介电常数材料形成。高介电常数材料可以是指具有比氧化硅膜(sio2)的介电常数高的介电常数的介电材料。高介电常数材料可以是例如氧化铝(al2o3)、氧化钽(ta2o3)、氧化钛(tio2)、氧化钇(y2o3)、氧化锆(zro2)、氧化锆硅(zrsi
x
oy)、氧化铪(hfo2)、氧化铪硅(hfsi
x
oy)、氧化镧(la2o3)、氧化镧铝(laal
x
oy)、氧化镧铪(lahf
x
oy)、氧化铪铝(hfal
x
oy)和氧化镨(pr2o3)中的至少一种。
60.栅电极165可以设置在有源区105上以填充在多个沟道层141、142和143之间，并且可以在沟道结构140上方延伸。栅电极165可以通过栅极介电层162与多个沟道层141、142和143间隔开。栅电极165可以包括导电材料或者由导电材料形成，可以包括例如金属氮化物(诸如氮化钛膜(tin)、氮化钽膜(tan)或氮化钨膜(wn))和/或金属材料(诸如铝(al)、钨(w)、钼(mo)等)或半导体材料(诸如掺杂的多晶硅)，或者由例如金属氮化物(诸如氮化钛膜(tin)、氮化钽膜(tan)或氮化钨膜(wn))和/或金属材料(诸如铝(al)、钨(w)、钼(mo)等)或半导体材料(诸如掺杂的多晶硅)形成。在一些实施例中，栅电极165可以形成为两层或更多层。在一些实施例中，栅电极165可以跨过相邻的晶体管设置，并且栅电极165可以通过位于相邻晶体管之间的单独的分离单元分离。
61.栅极间隔层164可以设置在栅电极165的两个(例如，相对的)侧表面上。栅极间隔层164可以使源区/漏区150与栅电极165绝缘。在一些实施例中，栅极间隔层164可以具有多层结构。例如，栅极间隔层164可以包括氧化物、氮化物和氮氧化物，或者由氧化物、氮化物和氮氧化物形成，特别地，可以由低介电常数膜形成。栅极覆盖层166可以设置在栅电极165上，并且栅极覆盖层166的下表面和侧表面可以分别被栅电极165和栅极间隔层164围绕。栅极覆盖层166可以由绝缘材料形成。
62.内部间隔层130可以设置为与栅电极165平行并且设置在沟道结构140之间。在第三沟道层143下方，栅电极165可以通过内部间隔层130而与源区/漏区150间隔开并且与源区/漏区150电分离。内部间隔层130可以具有其中接触栅极介电层162的侧表面面对栅极介电层162的凸弯曲表面，但是它们不限于此。作为示例，内部间隔层130可以包括氧化物、氮化物和/或氮氧化物，或者由氧化物、氮化物和/或氮氧化物形成。特别地，内部间隔层130可以由低介电常数膜形成。
63.接触插塞180可以穿过层间绝缘层190以连接到源区/漏区150，并且可以将电信号施加到源区/漏区150。如图1中所示，接触插塞180可以设置在源区/漏区150上。在一些实施例中，接触插塞180可以设置为具有在第二方向(y方向)上比源区/漏区150的长度小的长度。接触插塞180可以具有其中下部分的宽度根据纵横比变得比上部分的宽度窄的倾斜的
侧表面，但不限于此。接触插塞180可以从上部分延伸到例如与第三沟道层143相比更低的水平。例如，接触插塞180可以凹陷到与第二沟道层142的上表面对应的高度水平上，但不限于此。在一些实施例中，接触插塞180可以设置为沿着源区/漏区150的上表面接触，而不使源区/漏区150凹陷。例如，接触插塞180可以包括金属氮化物(诸如氮化钛膜(tin)、氮化钽膜(tan)或氮化钨膜(wn))和/或金属材料(诸如铝(al)、钨(w)或钼(mo))，或者可以由金属氮化物(诸如氮化钛膜(tin)、氮化钽膜(tan)或氮化钨膜(wn))和/或金属材料(诸如铝(al)、钨(w)或钼(mo))形成。
64.层间绝缘层190可以设置为覆盖源区/漏区150和栅极结构160，并且可以设置为覆盖未示出的区域中的器件隔离膜110。例如，层间绝缘层190可以包括氧化物、氮化物和氮氧化物中的至少一种，或者由氧化物、氮化物和氮氧化物中的至少一种形成，并且可以包括低介电常数材料。
65.图6至图8是示出根据本发明构思的各种实施例的半导体装置的剖视图。图6至图8是示出在相应半导体装置中的对应于图3的区域的局部放大图。
66.参照图6，除了沟道结构140'包括四(4)个沟道层141、142、143和144之外，根据本实施例的半导体装置100a与图1至图3中所示的半导体装置100类似。另外，除非另有说明，否则本实施例的组件可以参照图1至图3中所示的半导体装置100的相同或类似的组件的描述来理解。
67.在本实施例中使用的源区/漏区150可以包括连续设置在凹陷中的第一外延层150a，以及设置在第一外延层150a上的第二外延层150b。第一外延层150a可以具有源区/漏区150的下端部分150a1和从下端部分150a1沿着第一沟道层至第四沟道层141、142、143和144的侧表面连续延伸的侧壁部分150a2。如在本实施例中所示，沟道层的数量可以各种地改变。
68.与前一实施例类似，由于在外延生长之后对第一外延层150a应用回流工艺，因此可以将侧壁部分150a2回流到下端部分150a1。因此，如上所述，侧壁部分150a2可以具有相对光滑的表面同时相对薄，并且下端部分150a1可以具有比侧壁部分150a2的厚度大的厚度。
69.在本实施例中，侧壁部分150a2的厚度可以被限定为分别位于第二沟道层142和第三沟道层143(位于第一沟道层至第四沟道层141、142、143和144的中心部分中)的侧表面上的部分的厚度的平均值(t1 t2)/2。例如，在第一外延层150a中，下端部分150a1的厚度ta可以在侧壁部分150a2的平均厚度的3.5倍至5倍的范围内。
70.在本实施例中，第一外延层150a和第二外延层150b可以具有不同的成分。在一些实施例(例如，n-mosfet)中，第一外延层150a可以由硅锗(sige)形成为基体材料(例如，无论掺杂剂或杂质如何)。第二外延层150b可以由硅(si)和/或碳化硅(sic)形成为基体材料(例如，无论掺杂剂或杂质如何)。
71.在一些实施例中，第一外延层150a可以包括第一杂质，第二外延层150b可以包括与第一杂质不同的第二杂质。
72.在第一外延层150a的成分中，可以从具有比第二杂质的扩散率低的扩散率的元素中选择第一杂质。例如，在n-mosfet中，第一杂质可以是砷(as)和锑(sb)中的至少一种，第二杂质可以是磷(p)。第一外延层150a可以是sige，并且ge的成分比可以是5％或更大且
15％或更小，以使用回流工艺改善结构并控制杂质的掺杂以减少短沟道效应。此外，考虑到在确保导电性的同时减少短沟道效应，可以适当地限制第一外延层150a中的杂质浓度。在一些实施例中，第一外延层150a中的杂质浓度为0.3at％或更大且8.0at％或更小。在一些实施例中，第二外延层150b中的杂质浓度在第一外延层150a中的杂质浓度的1.5倍至15倍的范围内。
73.参照图7，除了源区/漏区150'还包括设置在第一外延层150a和第二外延层150b之间的第三外延层150c之外，根据本实施例的半导体装置100b与图1至图3中所示的半导体装置100类似。另外，除非另有说明，否则本实施例的组件可以参照图1至图3中所示的半导体装置100的相同或类似的组件的描述来理解。
74.在本实施例中使用的源区/漏区150'还可以包括设置在第一外延层150a与第二外延层150b之间的第三外延层150c。第三外延层150c可以与第一外延层150a的成分和杂质(类型和/或浓度)中的至少一种不同，并且可以与第二外延层150b的成分和杂质(类型和/或浓度)中的至少一种不同。
75.在一些实施例中，第三外延层150c可以具有与第二外延层150b的成分相同的成分和比第二外延层150b的杂质浓度低的杂质浓度。例如，第一外延层150a可以由掺杂有处于第一浓度的as的sige形成，第二外延层150b可以由掺杂有处于第二浓度的p的si形成，第三外延层150c可以由掺杂有处于比第二浓度低的第三浓度的p的si形成。例如，第一浓度可以在0.3at％至8.0at％的范围内，第二浓度可以具有在第一浓度的1.5倍至15倍的范围内的浓度。另外，在一些实施例中，第三浓度可以高于第一浓度。
76.参照图8，除了第一外延层150a'的表面具有凸部分之外，根据本实施例的半导体装置100c与图1至图3中所示的半导体装置100类似。另外，除非另有说明，否则本实施例的组件可以参照图1至图3中所示的半导体装置100的相同或类似的组件的描述来理解。
77.第一外延层150a'的表面可以具有其中对应于多个沟道层141、142和143的侧表面的区域是凸的弯曲表面cs。取决于第一外延层150a'的生长工艺和回流工艺的条件，第一外延层150a'的表面会不足够光滑。例如，第一外延层150a'的生长可以选择性地仅生长在沟道层141、142和143的侧表面上以不连续设置，或者(并且)可以应用回流工艺。当没有施加足够的时间和温度时，可以保留有些凸弯曲表面cs。凸弯曲表面cs可以位于对应于多个沟道层141、142和143的侧表面的区域中。总体上，侧壁部分150a2'的壁可以具有波状形状。当然，可以适当地控制第一外延层150a'的生长和回流工艺的条件，以使第一外延层150a'的侧壁部分150a2'具有足够光滑的表面并且在向上方向上更薄。此外，源区/漏区150”和下端部分150a1'具有与其他实施例类似的描述，将省略其描述。
78.如上所述，第一外延层150a'可以具有与第二外延层150b的成分(相对低键能的成分)不同的成分，因此可以具有使用回流工艺而具有光滑的表面的连续表面。可以有效地改善由于从沟道层141、142和143中的每个不连续的生长而导致的结构缺陷。另外，第一外延层150a'可以具有与第二外延层150b的杂质不同的杂质，第一外延层150a'可以具有满足第一杂质的扩散率低于第二杂质的扩散率的条件的成分。因此，可以控制与沟道层141、142和143相邻的区域中的杂质扩散，并且可以有效地降低短沟道效应。
79.图9和图10是示出根据本发明构思的各种实施例的半导体装置的剖视图。在这种情况下，图9示出了对应于沿着图1的线i-i'和ii-ii'截取的剖面的区域，图10示出了对应
于沿着图1的线ii-ii'截取的剖面的区域。
80.参照图9，除了沟道结构140"具有比栅极结构160的宽度窄的宽度并且不包括内部间隔层之外，根据本实施例的半导体装置100d与图1至图3中所示的半导体装置100类似。另外，除非另有说明，否则本实施例的组件可以参照图1至图3中所示的半导体装置100的相同或类似的组件的描述来理解。
81.与根据上述实施例的半导体装置100不同，根据本实施例的半导体装置100d可以不包括内部间隔层130。另外，沟道结构140"的第一沟道层到第三沟道层141、142、143具有比栅极结构160的宽度窄的宽度。即使当不使用内部间隔层时，栅极结构160(尤其是栅极介电层162)也可以在多个沟道层141、142和143之间与针对源区/漏区150的凹陷的内侧壁上的多个沟道层141、142和143的侧表面一起暴露，并且外延生长可以不连续地生长。第一外延层150a和第二外延层150b可以在上述实施例中描述的成分和杂质条件下形成。可以在生长第二外延层150b之前回流第一外延层150a，以获得具有光滑的表面并且在向上方向上变薄的第一外延层150a。
82.沟道结构140"在x方向上的两个侧表面可以位于栅极结构160下方。沟道结构140"可以具有比栅极结构160的宽度相对窄的宽度。因此，第一外延层150a的部分可以设置为在与基底的上表面垂直的方向(z方向)上与栅极结构160重叠。
83.参照图10，除了沟道结构140a以纳米线结构形成之外，根据本实施例的半导体装置100e与图1至图3中所示的半导体装置100类似。另外，除非另有说明，否则本实施例的组件可以参照图1至图3中所示的半导体装置100的相同或类似的组件的描述来理解。
84.在根据本实施例的半导体装置100e中，有源区105a的宽度和沟道结构140a的宽度可以分别与图2的半导体装置100中的有源区105的宽度和沟道结构140的宽度不同。有源区105a和沟道结构140a可以具有相对小的宽度。因此，在y方向上的剖视图中，沟道结构140a的多个沟道层141a、142a和143a可以分别具有包括长轴与短轴之间的小的长度差的圆形形状或椭圆形形状。例如，在图2中所示的半导体装置100中，多个沟道层141、142和143可以是在y方向上具有约20nm至约50nm的宽度的纳米片。在本实施例中使用的多个沟道层141a、142a和143a可以是在y方向上具有约3nm至约12nm的宽度的纳米线。因此，有源区105a和沟道结构140a的宽度和形状可以各种地改变。
85.图11a至图11j是示出根据本发明构思的示例实施例的制造半导体装置的方法的主要工艺的剖视图。根据本实施例的制造方法可以理解为图2中所示的半导体装置100的制造方法。
86.参照图11a，可以将牺牲层120和沟道层141、142和143交替地堆叠在基底101上。
87.可以通过后续工艺去除牺牲层120，以提供用于图2中所示的栅极介电层162和栅电极165的空间。牺牲层120可以由相对于沟道层141、142和143具有蚀刻选择性的材料形成。沟道层141、142和143可以包括与牺牲层120的材料不同的材料。牺牲层120和沟道层141、142和143可以包括例如包括硅(si)、硅锗(sige)和锗(ge)中的至少一种的半导体材料，或者由例如包括硅(si)、硅锗(sige)和锗(ge)中的至少一种的半导体材料形成，并且可以包括不同的材料。沟道层141、142和143可以包括杂质，但不限于此。在一些实施例中，牺牲层120可以包括硅锗(sige)或可以是硅锗(sige)，沟道层141、142和143可以包括硅(si)或可以是硅(si)。
88.可以通过使用基底101作为种子执行外延生长工艺来形成牺牲层120和沟道层141、142和143。牺牲层120和沟道层141、142和143中的每个可以具有在约至100nm范围内的厚度。在一些实施例中，与牺牲层120交替堆叠的沟道层141、142和143的层的数量可以各种地改变。
89.接下来，参照图11b，可以去除牺牲层120和沟道层141、142和143的堆叠结构的部分以及基底101的部分以形成有源结构。
90.有源结构可以包括彼此交替堆叠的牺牲层120和沟道层141、142和143。在此工艺中，可以去除基底101的部分以进一步包括从基底101的上表面突出的有源区105。可以将有源结构形成为在一个方向上(例如，在第一方向(x方向)上)延伸的线形形状，并且可以将有源结构布置为在第二方向(y方向)上彼此间隔开。
91.可以在从其中去除基底101的部分的区域中通过填充绝缘材料然后凹陷以使有源区105突出来形成器件隔离膜110。器件隔离膜110的上表面可以形成为低于有源区105的上表面。
92.接下来，参照图11c，可以在有源结构上形成牺牲栅极结构170和栅极间隔层164。
93.牺牲栅极结构170可以是通过后续工艺在图2中所示的其中栅极介电层162和栅电极165设置在沟道结构140上的区域中形成的牺牲结构。牺牲栅极结构170可以具有在与有源结构交叉的第二方向(y方向)上延伸的线形形状，并且可以布置成在第一方向(x方向)上彼此间隔开。牺牲栅极结构170可以包括顺序堆叠的第一牺牲栅极层172和第二牺牲栅极层175、以及掩模图案层176。
94.可以使用掩模图案层176来图案化第一牺牲栅极层172和第二牺牲栅极层175。第一牺牲栅极层172和第二牺牲栅极层175可以分别是绝缘层和导电层，但不限于此，第一牺牲栅极层172和第二牺牲栅极层175可以形成为单层(例如，由单一材料形成)。在一些实施例中，第一牺牲栅极层172可以包括氧化硅或可以由氧化硅形成，并且第二牺牲栅极层175可以包括多晶硅或由多晶硅形成。掩模图案层176可以包括氧化硅和/或氮化硅，或者由氧化硅和/或氮化硅形成。
95.可以在牺牲栅极结构170的两个(例如，相对的)侧壁上形成栅极间隔层164。可以通过沿着牺牲栅极结构170的侧表面和有源结构的上表面形成具有均匀厚度的膜，然后各向异性地蚀刻膜来形成栅极间隔层164。栅极间隔层164可以由低介电常数材料形成，并且可以包括例如sio、sin、sicn、sioc、sion和siocn中的至少一种，或者可以是例如sio、sin、sicn、sioc、sion和siocn中的至少一种。
96.接下来，参照图11d，去除在牺牲栅极结构170之间暴露的牺牲层120的部分以及沟道层141、142和143的部分以形成凹陷rc，从而制备沟道结构140。
97.可以使用牺牲栅极结构170和栅极间隔层164作为掩模来去除牺牲层120的暴露部分和沟道层141、142和143的暴露部分。因此，沟道层141、142和143具有在第一方向(x方向)上限定的长度。可以将在牺牲栅极结构170下方的牺牲层120的部分和沟道结构140的部分在侧面方向上去除，使得牺牲层120和沟道结构140的在第一方向(x方向)上的两个侧表面位于牺牲栅极结构170和栅极间隔层164下方。例如，可以使用各向异性干法蚀刻在牺牲栅极结构170(也称为虚设栅极)的相对侧上形成凹陷rc，另外可以使用各向同性干法蚀刻使凹陷rc扩大。
98.接下来，参照图11e，可以在侧面方向上去除暴露的牺牲层120的部分。
99.可以通过例如湿法蚀刻工艺相对于沟道结构140选择性地蚀刻牺牲层120，并且可以在第一方向(x方向)上的侧面方向上去除牺牲层120至预定深度。牺牲层120可以通过如上所述的蚀刻工艺具有在内侧方向上呈凹形状的侧表面rl。牺牲层120的侧表面的形状不限于所示的那些形状。
100.随后，参照图11f，可以在从其去除牺牲层120的部分中形成内部间隔层130。
101.可以通过将绝缘材料填充到从其去除牺牲层120的部分中，并且去除沉积在沟道结构140外部的绝缘材料来形成内部间隔层130。内部间隔层130可以由与栅极间隔层164的材料相同的材料形成，但不限于此。例如，内部间隔层130可以包括sin、sicn、siocn、sibcn和sibn中的至少一种，或者可以由sin、sicn、siocn、sibcn和sibn中的至少一种形成。
102.接下来，参照图11g，可以在位于牺牲栅极结构170的两个(例如，相对)侧上的凹陷rc中形成用于形成源区/漏区的第一外延层150l。
103.可以通过seg工艺由硅锗(sige)形成第一外延层150l。在第一外延层150l中的锗(ge)的成分比可以是5％至15％。可以主要从有源区105和在凹陷区域rc的底表面上的沟道层141、142和143的侧表面生长第一外延层150l。可以控制生长工艺条件以使从相邻的沟道层141、142和143的侧表面形成的部分彼此合并。例如，可以通过控制生长压力、生长温度和/或气体流速沿着凹陷rc的侧壁连续生长第一外延层150l。由于第一外延层150l首先从沟道层141、142和143的侧表面生长然后稍后合并，因此位于沟道层141、142和143的侧表面上的部分可以具有凸弯曲表面cs。在一些实施例中，与本实施例不同，第一外延层150l可以在凹陷的侧壁上不完全地合并，并且从沟道层141、142和143的侧表面生长的部分可以不连续地分布。
104.在第一外延层150l中掺杂的第一杂质可以是砷(as)和锑(sb)中的至少一种，或者可以包括砷(as)和锑(sb)中的至少一种。第一杂质的浓度可以在0.3at％至8.0at％的范围内。第一外延层150l可以生长为原位掺杂的半导体层。
105.在本工艺中，在凹陷rc的底表面和侧表面上生长不包括第一杂质的第一外延层150l之后，可以在第一外延层150l上沉积第一杂质。另外，第一杂质可以扩散到第一外延层150l中。可以通过单独的退火工艺来执行第一杂质的扩散工艺，但是在一些实施例中，可以通过后续的回流工艺来执行第一杂质的扩散工艺(见图11h)。
106.接下来，参照图11h，可以通过应用高温退火工艺来回流在凹陷rc中生长的第一外延层150a。
107.通过应用高温退火工艺，可以将在前一工艺中生长的第一外延层150l回流为具有更光滑的表面的连续的第一外延层150a。由于第一外延层150l回流到凹陷rc的底表面，因此回流的第一外延层150a可以具有比侧壁的厚度大的厚度并且在向上方向上变薄。例如，第一外延层150a的底部的厚度可以在侧壁的厚度的3.5倍至5倍的范围内(见图2)。
108.在本实施例中使用的第一外延层150a可以包括具有比si相对低的键能的sige，以降低回流工艺温度。例如，可以在氢气(h2)或氢气/氮气(n2)气氛中在700℃至750℃的温度下执行回流工艺。以这种方式，由于在相对低的温度下执行回流工艺，因此可以减少沟道层141、142和143的组成材料(例如，si)与第一外延层的组成材料(例如，sige)之间的混合。另外，可以有效地抑制短沟道效应(sce)。第一外延层150a可以保持第一杂质(as)的低扩散
率。在作为第一外延层150a的sige中，可以将ge的成分比调整为15％或更小，可以进一步调整为10％或更小，使得第一杂质的扩散率可以足够低于第二杂质的扩散率。如上所述，第一外延层中的锗(ge)的成分比可以在5％至15％的范围内。
109.接下来，参照图11i，在回流的第一外延层150a上形成第二外延层150b，以填充凹陷rc。
110.可以使用seg工艺从第一外延层150a生长第二外延层150b。因此，可以最终形成源区/漏区150。第二外延层150b可以是原位掺杂的半导体层，例如si-p层。第二外延层150b中的磷(p)的浓度可以大于第一外延层150a中的砷(as)的浓度。
111.第二外延层150b可以与第一外延层150a一起具有与椭圆形的形状类似的形状。可以形成第二外延层150b以填充设置在凹陷rc的在第一方向(x方向)上的两个侧表面上的第一外延层150a的侧壁部分150a2。第二外延层150b可以具有相对平坦或略微凸的上表面。
112.接下来，参照图11j，形成层间绝缘层190，可以去除牺牲层120和牺牲栅极结构170，并且可以在上间隙区域ur和下间隙区域lr中形成栅极结构160。
113.可以通过形成覆盖牺牲栅极结构170和源区/漏区150的绝缘层并执行平坦化工艺来制备层间绝缘层190。可以相对于栅极间隔层164、层间绝缘层190和沟道结构140选择性地去除牺牲层120和牺牲栅极结构170。首先，可以去除牺牲栅极结构170以形成上间隙区域ur，然后可以去除通过上间隙区域ur暴露的牺牲层120以形成下间隙区域lr。例如，当牺牲层120包括硅锗(sige)并且沟道结构140包括硅(si)时，可以通过使用过乙酸作为蚀刻剂执行湿法蚀刻工艺来选择性地去除牺牲层120。在去除工艺期间，源区/漏区150可以被层间绝缘层190和内部间隔层130保护。
114.可以形成栅极介电层162以共形地覆盖上间隙区域ur和下间隙区域lr的内表面。在形成栅电极165以完全填充上间隙区域ur和下间隙区域lr之后，可以在上间隙区域ur中将栅电极165的上部分去除至预定深度。可以在其中从上间隙区域ur去除栅电极165的区域中形成栅极覆盖层166。因此，可以形成包括栅极介电层162、栅电极165、栅极间隔层164和栅极覆盖层166的栅极结构160。
115.接下来，可以通过形成通过层间绝缘层190而连接到源区/漏区150的接触插塞180来制造图2中所示的半导体装置100。
116.首先，可以形成连接到源区/漏区150的接触孔以穿过层间绝缘层190，并且可以将导电材料掩埋在接触孔中以形成接触插塞180。可以使接触孔的下表面凹陷到源区/漏区150中，或者接触孔的下表面可以具有沿着源区/漏区150的上表面的曲率。
117.图12是示出包括根据本发明构思的实施例的半导体装置的电子装置的框图。
118.参照图12，根据本实施例的电子装置1000可以包括通信单元1010、输入单元1020、输出单元1030、存储器1040和处理器1050。
119.通信单元1010可以包括有线/无线通信模块，并且可以包括无线互联网模块、短距离通信模块、gps模块、移动通信模块等。包括在通信单元1010中的有线/无线通信模块可以根据各种通信标准连接到外部通信网络，以发送和接收数据。
120.输入单元1020可以是为用户提供用于控制电子装置1000的操作的模块，并且可以包括机械开关、触摸屏、语音识别模块等。另外，输入单元1020可以包括以轨迹球方法或激光指示器方法操作的鼠标或手指鼠标装置，并且还可以包括用户通过其输入数据的各种传
感器模块。
121.输出单元1030可以以音频或视频的形式输出由电子装置1000处理的信息，存储器1040可以存储用于处理和控制处理器1050的程序或数据等。处理器1050可以通过根据所需操作将命令发送到存储器1040来存储或检索数据。
122.存储器1040可以嵌入到电子装置1000中，或者通过单独的接口而与处理器1050通信。当通过单独的接口而与处理器1050通信时，处理器1050可以通过诸如sd、sdhc、sdxc、micro sd、usb等各种接口标准而在存储器1040中存储或检索数据。
123.处理器1050可以控制包括在电子装置1000中的单元中的每个的操作。处理器1050可以执行与语音通话、视频通话、数据通信等相关的控制和处理，或者可以执行用于多媒体回放和管理的控制和处理。另外，处理器1050可以处理通过输入单元1020从用户发送的输入，并且可以利用输出单元1030输出其结果。另外，如上所述，处理器1050可以将用于控制电子装置1000的操作的数据存储在存储器1040中，或者可以从存储器1040检索存储器1040中的用于控制电子装置1000的操作的数据。处理器1050和存储器1040中的至少一者可以包括上述参照图1至图3和图6至图10的各种半导体装置。
124.图13是示出包括根据本发明构思的实施例的半导体装置的系统的示意图。
125.参照图13，系统2000可以包括控制器2100、输入/输出装置2200、存储器2300和接口2400。系统2000可以是移动系统或者发送或接收信息的系统。移动系统可以是pda、便携式计算机、网络平板电脑、无线电话、移动电话、数字音乐播放器或存储卡。
126.控制器2100可以在执行程序和控制系统2000中发挥作用。控制器2100可以是例如微处理器、数字信号处理器、微控制器或类似装置。
127.输入/输出装置2200可以用于输入或输出系统2000的数据。系统2000可以使用输入/输出装置2200连接到诸如个人计算机或网络的外部装置，并与外部装置交换数据。输入/输出装置2200可以是例如小键盘、键盘或显示器。存储器2300可以存储用于控制器2100的操作的代码和/或数据，和/或可以存储由控制器2100处理的数据。
128.接口2400可以是系统2000与其他外部装置之间的数据传输路径。控制器2100、输入/输出装置2200、存储器2300和接口2400可以通过总线2500彼此通信。控制器2100和存储器2300中的至少一者可以包括上述参照图1至图3和图6至图10的各种半导体装置。
129.通过控制源区/漏区的结构，可以提供具有改善的电特性的半导体装置及其制造方法。
130.本发明构思的各种优点和效果不限于上面的描述，并且可以在描述本发明构思的具体实施例的过程中更容易地理解。
131.虽然上面已经示出和描述了示例实施例，但是对于本领域技术人员而言将显而易见的是，在不脱离由所附权利要求限定的本发明的范围的情况下，可以进行修改和变化。