三维存储器及其制备方法、存储系统与流程

1.本公开涉及半导体芯片技术领域，尤其涉及一种三维存储器及其制备方法、存储系统。


背景技术：

2.随着存储单元的特征尺寸接近工艺下限，平面工艺和制造技术变得具有挑战性且成本高昂，这造成2d或者平面nand闪存的存储密度接近上限。
3.为克服2d或者平面nand闪存带来的限制，业界已经研发了具有三维结构的存储器(3d nand)，通过将存储单元三维地布置在基底之上来提高存储密度。
4.为了实现更高的存储密度，三维存储器中的堆叠层数也显著增加，例如，由32层发展到64层，再到128层，甚至316层等等。然而，随着三维存储器中的堆叠层数的增加，位于台阶区中的部位的应力问题也越来越严重，例如，栅极线的形变和阶梯结构的形变，这些问题降低了三维存储器的良率和可靠性。为了解决上述问题，则需要对三维存储器的结构进行改进，然而，由于三维存储器中的堆叠层数的增加，也势必为改进后的三维存储器的制作带来难度。
5.因此，期望改进三维存储器的结构，以提高三维存储器的良率和可靠性，以及降低三维存储器的制作难度。


技术实现要素：

6.本公开的实施例提供一种三维存储器及其制备方法、存储系统，旨在实现提高三维存储器的良率和可靠性，以及降低三维存储器的制作难度。
7.为达到上述目的，本公开的实施例采用如下技术方案：
8.一方面，提供一种三维存储器。所述三维存储器包括基底和存储结构。所述存储堆叠结构位于所述基底的一侧，且具有沿第一方向排列的两个存储区，以及位于所述两个存储区之间的台阶区。其中，所述存储堆叠结构包括多个阶梯结构和多个墙结构。所述多个阶梯结构位于所述台阶区；所述多个阶梯结构沿所述第一方向依次排列，且所述多个阶梯结构的高度沿所述第一方向先降低后升高。所述多个墙结构位于所述台阶区；所述多个墙结构沿所述第一方向依次间隔排列；其中，相邻的两个墙结构之间间隔至少一个阶梯结构，以在至少一个墙结构沿所述第一方向的至少一侧限定出通槽。
9.本公开的上述实施例提供的三维存储器，通过设置所述多个墙结构提供支撑作用，能够避免所述存储堆叠结构位于所述台阶区的部位的应力问题，从而提高了三维存储器的良率和可靠性；同时，通过在至少一个墙结构沿所述第一方向的至少一侧限定出所述通槽，能够增大制作所述三维存储器时的操作空间，从而降低制作难度。
10.在一些实施例中，所述多个阶梯结构分为沿所述第一方向排列且对称设置的两个阶梯组。
11.在一些实施例中，两个所述阶梯组的高度均沿靠近彼此的方向逐渐降低。
12.在一些实施例中，所述阶梯组包括：第一阶梯结构和至少一个第二阶梯结构；其中，所述第一阶梯结构的高度低于所有所述第二阶梯结构的高度。所述多个墙结构包括：至少一个第一墙结构，所述第一墙结构位于相邻的所述第一阶梯结构和所述第二阶梯结构之间。
13.在一些实施例中，所述多个墙结构还包括：至少一个第二墙结构，所述第二墙结构位于相邻的两个所述第二阶梯结构之间。
14.在一些实施例中，所述第一墙结构沿所述第一方向的尺寸大于或等于所述第二墙结构沿所述第一方向的尺寸。
15.在一些实施例中，所述阶梯组还包括：第三阶梯结构，位于该阶梯组中所有所述第二阶梯结构远离所述第一阶梯结构的一侧。
16.在一些实施例中，相邻的两个所述墙结构之间的距离为20μm～30μm。
17.在一些实施例中，所述多个阶梯结构中的至少一个阶梯结构包括：沿第二方向依次排列的多个分区组；其中，所述第二方向与所述第一方向交叉；每个分区组包括沿所述第二方向呈阶梯状排列的多个分区，每个分区包括沿所述第一方向排列的多个台阶；同一分区组中，任意两个分区中的台阶的高度均不相同。
18.在一些实施例中，所述三维存储器还包括：绝缘填充层，覆盖所述多个阶梯结构；多个触点结构，沿垂直于所述衬底的方向贯穿所述绝缘填充层，且分别电连接至不同的所述台阶上；以及，金属连接层，被配置为将高度相同的两个所述台阶上的所述触点结构电连接至同一信号端。
19.在一些实施例中，所述三维存储器还包括：外围器件。所述外围器件与所述金属连接层电连接。
20.另一方面，提供一种三维存储器的制作方法。所述制作方法包括：在衬底的一侧形成叠层结构，所述叠层结构包括沿垂直于所述衬底的方向交替设置的第一膜层和第二膜层；其中，所述叠层结构具有沿第一方向排列的两个存储区，以及位于所述两个存储区之间的台阶区；所述叠层结构中位于所述台阶区的部位为第一部分；对所述第一部分远离所述衬底的一侧表面进行图案化处理，以形成多个凹槽；其中，所述多个凹槽沿所述第一方向依次排列；分别在所述多个凹槽内形成至少一个阶梯结构；对所有所述阶梯结构中的至少部分阶梯结构分别进行至少一次削减，以使所有所述阶梯结构的高度沿所述第一方向先降低后升高。
21.本公开的上述实施例提供的三维存储器的制作方法，通过先对所述第一部分远离所述衬底的一侧表面进行图案化处理以形成多个凹槽，并分别在所述多个凹槽内形成至少一个阶梯结构，能够在所述叠层结构中深度较小的地方形成阶梯结构，这样能够减小所述阶梯结构在制作时与周围的所述墙结构之间的高度差，在此基础上，再对所有所述阶梯结构中的至少部分阶梯结构分别进行至少一次削减，以使所有所述阶梯结构的高度沿所述第一方向先降低后升高，能够在保证所述多个阶梯结构的高度变化满足要求的条件下，避免由于所述阶梯结构与其周围的墙结构之间的高度差过大而出现因材料沉积所导致的显影问题，从而提高了三维存储器的良率。
22.在一些实施例中，在所述对所有所述阶梯结构中的至少部分阶梯结构分别进行至少一次削减的步骤结束时，所有所述阶梯结构在所述第一方向上对称设置。
23.在一些实施例中，所述对所述第一部分远离所述衬底的一侧表面进行图案化处理的步骤，包括：在所述第一部分远离所述衬底的一侧设置阶梯区域掩模，所述阶梯区域掩模包括多个开口；刻蚀所述叠层结构中被所述多个开口暴露出的部位，以形成所述多个凹槽。
24.在一些实施例中，所述阶梯区域掩模包括硬掩模。
25.在一些实施例中，所述阶梯区域掩模至少保留至所述分别在所述多个凹槽内形成至少一个阶梯结构的步骤结束。
26.在一些实施例中，所述阶梯区域掩模保留至所述对所有所述阶梯结构中的至少部分阶梯结构分别进行至少一次削减的步骤结束。
27.在一些实施例中，所述多个凹槽包括第一凹槽和多个第二凹槽；其中，所述多个第二凹槽沿所述第一方向对称分布在所述第一凹槽的两侧。所述分别在所述多个凹槽内形成至少一个阶梯结构的步骤，包括：在所述第一凹槽内形成两个第一阶梯结构；其中，所述两个第一阶梯结构沿所述第一方向依次排列且对称设置；在所述多个第二凹槽内一一对应地形成多个第二阶梯结构；其中，所述多个第二阶梯结构对称分布在所述两个第一阶梯结构的两侧。
28.在一些实施例中，形成所述两个第一阶梯结构和所述多个第二阶梯结构的步骤，包括：在所述第一部分远离所述衬底的一侧设置至少一个第一阶梯掩模；基于所述至少一个第一阶梯掩模，通过循环进行的刻蚀-修整工艺，形成所述两个第一阶梯结构；在所述第一部分远离所述衬底的一侧设置至少一个第二阶梯掩模；基于所述至少一个第二阶梯掩模，通过循环进行的刻蚀-修整工艺，形成所述多个第二阶梯结构；其中，两个所述第一阶梯结构的深度相同，所有所述第二阶梯结构的深度相同，且所述第一阶梯结构的深度大于所述第二阶梯结构的深度。
29.在一些实施例中，形成所述两个第一阶梯结构和所述多个第二阶梯结构的步骤，包括：在所述第一部分远离所述衬底的一侧设置至少一个第二阶梯掩模；基于所述至少一个第二阶梯掩模，通过循环进行的刻蚀-修整工艺，形成所述两个第一阶梯结构和所述多个第二阶梯结构；其中，两个所述第一阶梯结构的深度与所有所述第二阶梯结构的深度相同。
30.在一些实施例中，所述制作方法还包括：在最外侧的两个所述第二凹槽远离所述第一凹槽的外边沿上分别形成两个第三阶梯结构；其中，两个所述第三阶梯结构对称设置。
31.在一些实施例中，所述形成两个第三阶梯结构的步骤，包括：在所述第一部分远离所述衬底的一侧设置至少一个第三阶梯掩模；基于所述至少一个第三阶梯掩模，通过循环进行的刻蚀-修整工艺，形成所述两个第三阶梯结构。
32.在一些实施例中，所述对所有所述阶梯结构中的至少部分阶梯结构分别进行至少一次削减的步骤，包括：利用多个削减掩模分别进行多次削减，所述多次削减分为依次进行的三个阶段。第一阶段：各次削减所采用的削减掩模的削减开口由暴露出所述多个凹槽中除最外侧的两个所述第二凹槽以外的所有凹槽开始逐渐减小；其中，在由最外侧的两个所述第二凹槽指向所述第一凹槽的方向上，各次削减所采用的削减掩模的削减开口依次减少对称的两个所述第二凹槽的暴露；所述第一阶段中最后一次削减所采用的削减掩模的削减开口暴露出的所述第二凹槽的数量达到第一阈值。第二阶段：对于所述第一阶段中最后一次削减暴露出的所有所述第二凹槽中除位于两侧的两个所述第二凹槽以外的全部第二凹槽，在由所述最外侧的两个所述第二凹槽指向所述第一凹槽的方向上，各次削减所采用的
削减掩模的削减开口依次暴露出对称的两个所述第二凹槽；所述第二阶段中最后一次削减所采用的削减掩模的削减开口暴露出最靠近所述第一凹槽的两个所述第二凹槽。第三阶段：削减所采用的削减掩模的削减开口暴露出所述第一凹槽，经过所述削减之后，所述两个第一阶梯结构的深度大于所有所述第二阶梯结构的深度。
33.在一些实施例中，在所述分别在所述多个凹槽内形成至少一个阶梯结构的步骤结束之后，两个所述第一阶梯结构的深度相同，所有所述第二阶梯结构的深度相同，且所述第一阶梯结构的深度大于所述第二阶梯结构的深度。所述对所有所述阶梯结构中的至少部分阶梯结构分别进行至少一次削减的步骤，包括：利用多个削减掩模分别进行多次削减；所述多次削减分为依次进行的三个时段。第一时段：各次削减所采用的削减掩模的削减开口由暴露出所述多个凹槽中除最外侧的两个所述第二凹槽以外的所有凹槽开始逐渐减小；其中，在由最外侧的两个所述第二凹槽指向所述第一凹槽的方向上，各次削减所采用的削减掩模的削减开口依次减少对称的两个所述第二凹槽的暴露；所述第一时段中最后一次削减所采用的削减掩模的削减开口暴露出的所述第二凹槽的数量达到第二阈值。所述第一时段中最后一次削减所采用的削减掩模的削减开口暴露出的所有所述第二凹槽中，除分别位于两侧的两个所述第二凹槽以外的全部第二凹槽，分为靠近所述两个第一凹槽的第一组第二凹槽和远离所述两个第一凹槽的第二组第二凹槽；其中，所述第一组第二凹槽中第二凹槽的对数比所述第二组凹槽中第二凹槽的对数多一对。第二时段：每次削减所对应的削减掩模均包括第一削减开口和两个第二削减开口；各次削减所对应的削减掩模的第一削减开口由暴露出所述第一凹槽和与所述第一凹槽相邻的两个所述第二凹槽开始逐渐增大；其中，在由所述第一凹槽指向所述最外侧的两个所述第二凹槽的方向上，各次削减所采用的削减掩模的第一削减开口依次增加对称的两个所述第二凹槽的暴露；所述第二时段中最后一次削减所采用的削减掩模的第一削减开口暴露出所述第一凹槽和所述第一组第二凹槽中除最远离所述第一凹槽的一对所述第二凹槽以外的全部第二凹槽；各次削减所采用的削减掩模的两个第二削减开口由暴露出所述第二组第二凹槽中的全部第二凹槽开始逐渐减小；其中，在由最外侧的两个所述第二凹槽指向所述第一凹槽的方向上，各次削减所采用的削减掩模的两个第二削减开口减少对称的两个所述第二凹槽的暴露；所述第二时段中最后一次削减所采用的削减掩模的两个第二削减开口暴露出所述第二组第二凹槽中最靠近所述第一凹槽的一对所述第二凹槽。第三时段：削减所对应的削减掩模的削减开口暴露出所述第一凹槽和所述第一组第二凹槽，经过所述削减之后，所述第一组第二凹槽的深度均大于所述第二组第二凹槽的深度。
34.在一些实施例中，在所述分别在所述多个凹槽内形成至少一个阶梯结构的步骤之前，还包括：对所述第一部分中形成有所述多个凹槽的一侧表面进行图案化处理，以在每个所述凹槽内形成沿所述第二方向依次排列的多个分区组；其中，每个分区组包括沿所述第二方向呈阶梯状排列的多个分区。
35.在一些实施例中，所述对所述第一部分中形成有所述多个凹槽的一侧表面进行图案化处理的步骤，包括：在所述第一部分中远离所述衬底的一侧设置分区掩模，所述分区掩模包括多个分区开口，所述多个分区开口沿所述第二方向依次排列；基于所述分区掩模，通过循环进行的刻蚀-修整工艺，形成所述多个分区组。
36.又一方面，提供一种存储系统。所述存储系统包括：如上任一实施例所述的三维存
储器和控制器；所述控制器与所述三维存储器耦合，并被配置为控制所述三维存储器存储数据。
37.可以理解地，本公开的上述实施例提供的存储系统，其所能达到的有益效果可参考上文中三维存储器的有益效果，此处不再赘述。
附图说明
38.为了更清楚地说明本公开中的技术方案，下面将对本公开的一些实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本公开的一些实施例的附图，对于本领域普通技术人员来讲，还可以根据这些附图获得其他的附图。此外，以下描述中的附图可以视作示意图，并非对本公开实施例所涉及的产品的实际尺寸、方法的实际流程、信号的实际时序等的限制。
39.图1为本公开一些实施例提供的一种存储系统的结构图；
40.图2为本公开一些实施例提供的另一种存储系统的结构图；
41.图3为本公开一些实施例提供的一种三维存储器的结构图；
42.图4为本公开一些实施例提供的一种半导体结构的结构图；
43.图5为本公开一些实施例提供的另一种半导体结构的结构图；
44.图6为本公开一些实施例提供的再一种半导体结构的结构图；
45.图7为图6中e-e＇处的放大图；
46.图8为本公开一些实施例提供的又一种半导体结构的结构图；
47.图9为本公开一些实施例提供的又一种半导体结构的结构图；
48.图10为图9中a-a＇处的放大图；
49.图11为图9中b-b＇处的放大图；
50.图12a～图12l为本公开一些实施例提供的三维存储器的制作方法的流程图；
51.图13～图27为本公开一些实施例提供的三维存储器的制作方法中各步骤对应的结构图。
具体实施方式
52.下面将结合附图，对本公开的一些实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本公开一部分实施例，而不是全部的实施例。基于本公开所提供的实施例，本领域普通技术人员所获得的所有其他实施例，都属于本公开保护的范围。
53.在本公开的描述中，需要理解的是，术语“中心”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本公开和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本公开的限制。
54.除非上下文另有要求，否则，在整个说明书和权利要求书中，术语“包括”被解释为开放、包含的意思，即为“包含，但不限于”。在说明书的描述中，术语“一个实施例”、“一些实施例”、“示例性实施例”、“示例性地”或“一些示例”等旨在表明与该实施例或示例相关的特定特征、结构、材料或特性包括在本公开的至少一个实施例或示例中。上述术语的示意性表示不一定是指同一实施例或示例。此外，所述的特定特征、结构、材料或特点可以以任何适
当方式包括在任何一个或多个实施例或示例中。
55.以下，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本公开实施例的描述中，除非另有说明，“多个”的含义是两个或两个以上。
56.在描述一些实施例时，可能使用了“耦接”和“连接”及其衍伸的表达。例如，描述一些实施例时可能使用了术语“连接”以表明两个或两个以上部件彼此间有直接物理接触或电接触。又如，描述一些实施例时可能使用了术语“耦接”以表明两个或两个以上部件有直接物理接触或电接触。然而，术语“耦接”也可能指两个或两个以上部件彼此间并无直接接触，但仍彼此协作或相互作用。这里所公开的实施例并不必然限制于本文内容。
[0057]“a、b和c中的至少一个”与“a、b或c中的至少一个”具有相同含义，均包括以下a、b和c的组合：仅a，仅b，仅c，a和b的组合，a和c的组合，b和c的组合，及a、b和c的组合。
[0058]“a和/或b”，包括以下三种组合：仅a，仅b，及a和b的组合。
[0059]
本文中“被配置为”的使用意味着开放和包容性的语言，其不排除适用于或被配置为执行额外任务或步骤的设备。
[0060]
另外，“基于”的使用意味着开放和包容性，因为“基于”一个或多个所述条件或值的过程、步骤、计算或其他动作在实践中可以基于额外条件或超出所述的值。
[0061]
如本文所使用的那样，“大致”包括所阐述的值以及处于特定值的可接受偏差范围内的平均值，其中所述可接受偏差范围如由本领域普通技术人员考虑到正在讨论的测量以及与特定量的测量相关的误差(即，测量系统的局限性)所确定。
[0062]
在本公开的内容中，“在
……
上”、“上方”、和“之上”的含义应当以最宽泛的方式解释，使得“在...上”不仅意味着“直接在某物上”，而且还包括其间具有中间特征或层的“在某物上”的含义，并且“上方”或“之上”不仅意味着在某物“上方”或“之上”，还包括其间没有中间特征或层的在某物“上方”或“之上”的含义(即，直接在某物上)。
[0063]
本文参照作为理想化示例性附图的剖视图和/或平面图描述了示例性实施方式。在附图中，为了清楚，放大了层和区域的厚度。因此，可设想到由于例如制造技术和/或公差引起的相对于附图的形状的变动。因此，示例性实施方式不应解释为局限于本文示出的区域的形状，而是包括因例如制造而引起的形状偏差。例如，示为矩形的刻蚀区域通常将具有弯曲的特征。因此，附图中所示的区域本质上是示意性的，且它们的形状并非旨在示出设备的区域的实际形状，并且并非旨在限制示例性实施方式的范围。
[0064]
如本文所使用的，术语“衬底”是指可以在其上添加后续的材料层的材料。衬底本身可以被图案化。被添加在衬底上的材料可以被图案化或者可以保持不被图案化。此外，衬底可以包括诸如硅、锗、砷化镓、磷化铟等的多种半导体材料。替代地，衬底可以由诸如玻璃、塑料或蓝宝石晶圆之类的非导电材料制成。
[0065]
术语“三维存储器300”是指，在衬底的主表面上阵列布置，且沿垂直于衬底的方向延伸的存储单元晶体管串(在本文中被称为“存储单元串”，例如nand存储单元串)，所形成的半导体器件。如本文所使用的，术语“垂直/垂直地”意味着标称上垂直于衬底的主表面(即横向表面)。
[0066]
本公开的一些实施例提供一种存储系统1000。请参阅图1和图2，该存储系统1000
包括控制器400和三维存储器300。其中，控制器400与三维存储器300耦合，并被配置为控制三维存储器300存储数据。
[0067]
其中，存储系统1000可以集成到各种类型的存储设备中，例如，包括在相同封装(例如，通用闪存存储(universal flash storage，简称ufs)封装或嵌入式多媒体卡(embedded multi media card，简称emmc)封装)中。也就是说，存储系统1000可以应用于并且封装至不同类型的电子产品中，例如，移动电话、台式计算机、膝上型计算机、平板计算机、车辆计算机、游戏控制台、打印机、定位设备、可穿戴电子设备、智能传感器、虚拟现实(virtual reality，简称vr)设备、增强现实(augmented reality，简称ar)设备或者其他任何具有存储器的电子设备。
[0068]
在一些示例中，请参阅图1，存储系统1000包括控制器400和一个三维存储器300；其中，存储系统1000例如可以被集成至存储器卡中。
[0069]
其中，存储器卡包括pc卡(pcmcia，个人计算机存储器卡国际协会)、紧凑型闪存(compact flash，简称cf)卡、智能媒体(smart media，简称sm)卡、存储器棒、多媒体卡(multimedia card，简称mmc)、安全数码(secure digital memory card，简称sd)卡、ufs中的一种。
[0070]
在另一些示例中，存储系统1000包括控制器400和多个三维存储器300。示例性的，请参阅图2，存储系统1000包括控制器400和四个三维存储器300。其中，存储系统1000例如可以集成至固态硬盘(solid state drives，简称ssd)中。
[0071]
在一些示例中，在存储系统1000中，控制器400被配置为用于在低占空比环境中操作，例如，sd卡、cf卡、通用串行总线(universal serial bus，简称usb)闪存驱动器、或用于个人计算器、数字相机、移动电话等电子设备中使用的其他介质。
[0072]
在另一些示例中，在存储系统1000中，控制器400被配置为用于在高占空比环境ssd或emmc中操作，ssd或emmc用于智能电话、平板计算机、膝上型计算机等移动设备的数据存储器以及企业存储阵列。
[0073]
在一些示例中，控制器400可以被配置为管理存储在三维存储器300中的数据，并且与外部设备(例如主机)通信。
[0074]
在一些示例中，控制器400还可以被配置为控制三维存储器300的操作，例如，读取、擦除和编程操作。
[0075]
在一些示例中，控制器400还可以被配置为管理关于存储在或要存储在三维存储器300中的数据的各种功能，包括坏块管理、垃圾收集、逻辑到物理地址转换、损耗均衡中的至少一种。
[0076]
在一些示例中，控制器400还被配置为处理关于从三维存储器300读取的或者被写入到三维存储器300的数据的纠错码。
[0077]
容易理解的是，控制器400还可以执行任何其他合适的功能，例如，格式化三维存储器300。又例如，控制器400可以通过各种接口协议中的至少一种与外部设备(例如，主机)通信。
[0078]
需要说明的是，接口协议包括usb协议、mmc协议、外围部件互连(pci)协议、pci高速(pci-e)协议、高级技术附件(ata)协议、串行ata协议、并行ata协议、小型计算机小型接口(scsi)协议、增强型小型磁盘接口(esdi)协议、集成驱动电子设备(ide)协议、firewire
协议中的至少一种。
[0079]
上述控制器例如可以是中央处理器(central processing unit，cpu)，通用处理器，数字信号处理器(digital signal processor，dsp)，专用集成电路(application-specific integrated circuit，asic)，现场可编程门阵列(field programmable gate array，fpga)或者其他可编程逻辑器件、晶体管逻辑器件、硬件部件或者其任意组合。
[0080]
请参阅图3和图4，本公开的一些实施例提供一种三维存储器300。该三维存储器300可以应用于上述存储系统1000中，当然，该三维存储器300也可以应用于其他的存储系统中，本公开对此不做限制。
[0081]
在一些示例中，如图3所示，该三维存储器300包括相互结合的第一半导体结构100和第二半导体结构200。需要说明的是，上述结合的方式可以有多种，该结合的方式例如可以为键合等，本公开对此不做限制。
[0082]
第一半导体结构100和第二半导体结构200中的一者为阵列器件10，另一者为外围器件20。
[0083]
下面，以第一半导体结构100为阵列器件10，第二半导体结构200为外围器件20为例进行示意。请参阅图3，外围器件20位于阵列器件10的一侧，且外围器件20与阵列器件10电连接。
[0084]
示例性的，请继续参阅图3，外围器件20包括基材201和外围电路层202。其中，外围电路层202位于基材201靠近阵列器件10的一侧，并且与阵列器件10电连接；外围电路层202被配置为控制和感测阵列器件10。
[0085]
需要说明的是，上述外围电路层202的类型包括多种，例如可以包括页缓冲器、解码器(例如，行解码器和列解码器)、读出放大器、驱动器(例如，字线驱动器)或者电路的任何有源(或无源)部件(例如，晶体管、二极管、电阻器和电容器等)。
[0086]
上述外围电路层202例如可以包括多个晶体管。示例性的，多个晶体管中，至少一部分的晶体管形成在基材201中(例如，在基材201的顶表面下方)，和/或，直接形成在基材201上。
[0087]
上述外围电路层202还可以包括与高级逻辑工艺兼容的任何其他电路。示例性的，外围电路层202包括逻辑电路(例如，处理器和可编程逻辑器件)，和/或，存储电路(例如，静态随机存取存储器)。
[0088]
此外，上述基材201例如可以由半导体材料制成，该半导体材料例如可以包括硅、锗和绝缘体上硅薄膜等。
[0089]
在另一些示例中，如图3所示，该三维存储器300包括半导体结构1，该半导体结构1可以为上述第一半导体结构100。当然，该半导体结构1也可以应用于其他的三维存储器300中，本公开对此不做限制。
[0090]
请参阅图3，该半导体结构1包括：基底11和位于基底11的一侧的存储堆叠结构12。
[0091]
该存储堆叠结构12具有沿第一方向x排列的存储区c和台阶区ss。示例性的，请参阅图4，该存储堆叠结构12具有沿第一方向x排列的两个存储区c，以及位于两个存储区c之间的台阶区ss。在这种情况下，三维存储器300的驱动方式为中心驱动。
[0092]
这样设计，各行解码器例如可以沿相反的方向双向地驱动存储堆叠结构12分别位于两个存储区c中的部分，从而可以减小行解码器在负载中的电阻。
[0093]
在一些示例中，请参阅图3，该存储堆叠结构12包括沿垂直于基底11的方向z交替堆叠的多个栅极介质层121和多个栅极导电层122。
[0094]
示例性的，栅极介质层121例如可以采用绝缘材料，该绝缘材料例如可以包括氧化硅、氮化硅和氮氧化硅中的至少一个；栅极导电层122例如可以包括导电材料，该导电材料例如可以包括钨、钴、铜、铝、掺杂多晶硅、掺杂单晶硅和硅化物中的至少一个。
[0095]
需要说明的是，在存储堆叠结构12中，多个栅极介质层121的厚度可以大致相同，也可以不相同；同理。多个栅极导电层122的厚度可以大致相同，也可以不相同。此外，存储堆叠结构12的堆叠层数决定了垂直于基底11的方向z上的存储单元的个数；该存储堆叠结构12的堆叠层数例如可以为32层、64层、96层、128层、256层、316层等，存储堆叠结构12的堆叠层数越多，集成度越高，也即，存储单元的个数越多。具体可根据实际存储需求来设计存储堆叠结构12的堆叠层数及堆叠高度，本公开对此不做具体限制。
[0096]
示例性的，每个栅极导电层122的外侧依次包围有一个粘合层和一个栅极阻挡层，该粘合层有助于增加栅极阻挡层和栅极导电层122之间的附着力。其中，上述栅极阻挡层的材料可以为高介电常数材料，例如氧化铝；上述粘合层的材料例如可以为氮化钽、氮化钛等。
[0097]
示例性的，请参阅图3，每个栅极导电层122包括：多个栅极线1221；其中，栅极线1221例如可以作为字线。
[0098]
在一些示例中，该存储堆叠结构12中位于存储区c的部位中能够形成多个存储单元串，每个存储单元串包括多个存储单元，以用于信息的存储。
[0099]
示例性的，多个存储单元串均沿垂直于基底11的方向z贯穿存储堆叠结构12，且沿第一方向x和第二方向y依次排列。其中，第一方向x和第二方向y相互交叉。例如，第一方向x和第二方向y相互垂直。
[0100]
在一些示例中，请参阅图3和图4，该半导体结构1还包括：多个沟道结构17。其中，请参阅图3，多个沟道结构17均沿垂直于基底11的方向贯穿存储堆叠结构12；且多个沟道结构17中的至少一部分位于存储区c。
[0101]
需要说明的是，一个沟道结构17及其周围的部分栅极导电层122构成一个存储单元串。在这种情况下，三维存储器300可以通过沟道结构17实现数据存储功能。
[0102]
示例性的，沟道结构17从其侧壁接触栅极导电层122，并构成存储单元；沟道结构17远离基底11的一端引出为漏极，并与位线连接；沟道结构17的靠近基底11的一端为源极。
[0103]
在一些示例中，如图3所示，基底11为源极层，也即，沟道结构17的靠近基底11的一端可以通过基底11引出为源极。在这种设置方式下，基底11包围沟道结构17的延伸入基底11中的部分。在该结构中，可以通过打开沟道结构17的末端，暴露沟道结构17末端的沟道层，然后形成基底11，以使沟道层与基底11电连接。
[0104]
在另一些示例中，基底11可以为单层或多层复合结构，在基底11靠近存储堆叠结构12的一侧还设有源极层(未图示)，源极层包围沟道结构17的末端或侧壁以与沟道层电连接。此时，示例性的，可以采用底部seg(selective epitaxy growth，选择性外延生长)或侧壁seg(selective epitaxy growth，选择性外延生长)的方式，实现沟道层与源极的电连接。
[0105]
请参阅图3，该沟道结构17包括：沟道孔171和依次形成在沟道孔171内的存储功能
层172和沟道层173。
[0106]
其中，存储功能层172例如可以包括：依次形成在沟道孔171内的阻挡介质层、电荷存储层和隧穿介质层。
[0107]
需要说明的是，沟道孔171内例如可以依次层叠形成氧化物-氮化物-氧化物-多晶硅(oxide-nitride-oxide-poly，onop)结构。在这种情况下，阻挡介质层的材料例如可以为氧化硅，电荷存储层的材料例如可以为氮化硅，隧穿介质层的材料例如可以为氧化硅，沟道层173的材料例如可以为多晶硅。
[0108]
在上述步骤中，还可以采用诸如cvd、pvd或ald等薄膜沉积工艺，在形成有存储功能层172和沟道层173的沟道孔171内填充电介质材料，例如氧化硅，以形成具有沟道层173、存储功能层172和所填充的电介质材料的沟道结构17，所形成的沟道结构17可以称为“onopo”结构。示例性的，可以通过控制沟道填充工艺，在填充过程中形成一个或多个空气间隙以减轻结构应力。
[0109]
在一些示例中，请参阅图3，该半导体结构1还包括：多个虚拟沟道结构18。其中，多个虚拟沟道结构18均沿垂直于基底11的方向贯穿存储堆叠结构12，且多个虚拟沟道结构18的至少一部分位于台阶区ss。
[0110]
需要说明的是，虚拟沟道结构18例如可以不实际用作存储单元，而是起到为存储堆叠结构12提供机械支撑和/或负载平衡的作用。
[0111]
示例性的，请参阅图3，该虚拟沟道结构18包括：虚拟沟道孔181和填充在虚拟沟道孔181内的绝缘材料182。
[0112]
其中，上述绝缘材料182在半导体结构1的制作过程中不会被去除，因而能够支撑存储堆叠结构2，使得半导体结构1不易坍塌。上述绝缘材料182可以为氧化物，该氧化物例如可以为氧化硅。
[0113]
在一些实施例中，请参阅图3和图5，该存储堆叠结构12包括：多个阶梯结构124。其中，多个阶梯结构124均位于台阶区ss，且沿第一方向x依次排列。
[0114]
在一些示例中，请参阅图4和图5，该存储堆叠结构12还包括：多个存储块125。多个存储块125均沿第一方向x延伸，且沿第二方向y依次排列。其中，多个存储块125例如可以将每个阶梯结构124划分为沿第二方向y依次排列的多个子阶梯结构1240。
[0115]
示例性的，请参阅图3～图5，该半导体结构1还可以包括多个栅极隔槽结构16。多个栅极隔槽结构16沿第二方向y依次排列，且沿第一方向x延伸。其中，请参阅图4和图5，多个栅极隔槽16将存储堆叠结构12分隔为多个存储块125。
[0116]
需要说明的是，在形成多个栅极隔槽结构16时，可以采用各向异性刻蚀的方法，该各向异性刻蚀例如可以包括干法刻蚀。其中，例如可以通过控制刻蚀的时间，使得刻蚀在基底11的表面停止。
[0117]
在此基础上，栅极隔槽结构16中例如可以通过填充以形成栅线分隔结构。其中，栅线分隔结构包括导电墙以及包围导电墙的栅极介质层，导电墙靠近基底11的一端与基底11连接。其中，该导电墙例如可以为阵列共源极结构(array commonsource，acs)，该阵列共源极结构例如可以包括沿远离且垂直于基底11的方向z依次层叠的多晶硅层和钨金属层，该阵列共源极靠近基底11的一端例如可以通过基底11引出为源极。
[0118]
在一些示例中，请参阅图3和图5，每个阶梯结构124均包括多个台阶1241。
[0119]
需要说明的是，多个阶梯结构124的台阶总数例如可以相等，或者也可以不同，本公开对此不做限制。
[0120]
在此基础上，请参阅图3，该半导体结构1还包括：绝缘填充层13和多个字线连接触点14。其中，绝缘填充层13覆盖多个阶梯结构124；多个字线连接触点14均沿垂直于基底11的方向z贯穿绝缘填充层13，且多个字线连接触点14分别电连接至不同的台阶1241上。
[0121]
容易理解的是，由于栅极线1221例如可以作为字线，因此，字线连接触点14通过与栅极线1221(即字线)电连接，能够使控制信息通过字线连接触点14传输至栅极线1221(即字线)，以实现信息在存储区c中的读写。
[0122]
需要说明的是，形成绝缘填充层13的方法例如可以为化学气相沉积(chemical vapor deposition，cvd)工艺，等离子体增强化学气相沉积(plasma enhanced chemical vapor deposition，pecvd)工艺、高密度等离子体化学气相沉积(high density plasma-chemical vapor deposition，hdp-cvd)工艺、原子层沉积(atomic layer deposition，ald)工艺等。其中，绝缘填充层13的材料可以与栅极介质层121的材料相同，例如，该绝缘填充13的材料为氧化硅。此外，例如可以通过化学机械研磨(chemical mechanical polish，cmp)工艺对绝缘填充层13远离基底11的表面进行平坦化处理。
[0123]
本公开发明人经初步研究发现，当多个阶梯结构124中的某个阶梯结构124的高度过小时，绝缘填充层13中位于该阶梯结构124上方的部位的厚度过大，使得绝缘填充层13中位于该阶梯结构231上方的部位的重力过大，也即，对该阶梯结构124所施加的压力过大，增大了该阶梯结构124发生形变的概率，从而降低了三维存储器300的良率和可靠性。
[0124]
基于此，在一些实施例中，请参阅图5，该存储堆叠结构12还包括：多个第一支撑墙126和多个第二支撑墙127。第一支撑墙126沿第一方向x延伸，且沿第二方向y依次排列；第二支撑墙127沿第二方向y延伸，且沿第一方向x依次排列。
[0125]
其中，多个第一支撑墙126和多个第二支撑墙127均位于台阶区ss；第一支撑墙126位于沿第二方向y相邻的两个子阶梯结构1240之间；第二支撑墙127位于沿第一方向x相邻的两个阶梯结构124之间。
[0126]
在上述一些实施例中，通过在台阶区ss中设置第一支撑墙126和第二支撑墙127，能够使第一支撑墙126和第二支撑墙127协助多个阶梯结构124对绝缘填充层13进行支撑，利用第一支撑墙126和第二支撑墙127分担了绝缘填充层13所施加的压力，避免了因绝缘填充层13对多个阶梯结构124施加的压力过大而导致的多个阶梯结构124发生形变的问题，从而提高了三维存储器300的良率和可靠性。
[0127]
在此基础上，本公开发明人经深入研究发现：上述一些实施例的三维存储器300的半导体结构1中所设置的交叉设置的第一支撑墙126和第二支撑墙127，会增大半导体结构1的制作难度，这是因为在制作半导体结构1时，需要经过将栅极牺牲层替换为栅极导电层121的栅极替换工艺，此时，交叉设置的第一支撑墙126和第二支撑墙127则会提高栅极替换工艺的复杂程度。
[0128]
基于此，在一些实施例中，请参阅图6、图8和图9，三维存储器300的半导体结构1包括：基底11和存储堆叠结构12。该存储堆叠结构12包括：多个阶梯结构124和多个墙结构128。
[0129]
其中，多个阶梯结构124的高度沿第一方向x先降低后升高；多个墙结构128沿第一
方向x依次间隔排列，且相邻的两个墙结构128之间间隔至少一个阶梯结构124，以在至少一个墙结构128沿第一方向x的至少一侧限定出通槽s。
[0130]
本公开的一些实施例提供的三维存储器300，由于半导体结构1中设置有沿第一方向x依次间隔排列的多个墙结构128，这样能够利用多个墙结构128协助多个阶梯结构124对绝缘填充层13进行支撑，也即，利用多个墙结构128分担了绝缘填充层13所施加的压力，避免了因绝缘填充层13对多个阶梯结构124施加的压力过大而导致的多个阶梯结构124发生形变的问题，从而提高了三维存储器300的良率和可靠性。并且，由于在每个墙结构128沿第一方向x的至少一侧限定出通槽s，能够为制作半导体结构1时的栅极替换工艺提供更大的操作空间，从而降低了栅极替换工艺的复杂程度。此外，由于半导体结构1中设置有沿第一方向x依次间隔排列的多个墙结构128，因此还能够提高后续对绝缘填充层124进行化学机械研磨工艺时所去除的膜层厚度的均一性。
[0131]
在一些实施例中，请参阅图8，该半导体结构1还包括：金属连接层15。该金属连接层15被配置为将高度相同的两个台阶1241上的字线连接触点14电连接至同一信号端。
[0132]
需要说明的是，在台阶区ss位于两个存储区c之间的情况下，上述一些实施例通过金属连接层15将高度相同的两个台阶1241上的字线连接触点14连接至同一信号端，从而实现了三维存储器300的中心驱动。此外，由于上述一些实施例中的三维存储器300中并未设置沿第一方向x延伸的第一支撑墙126，在此基础上，即使台阶区ss中相邻的两层栅极导电层122之间发生漏电，也无法通过第一支撑墙126导出至存储堆叠结构12中位于存储区c的部位，从而避免了漏电的问题，降低了三维存储器300的制作工艺的难度。
[0133]
需要说明的是，该金属连接层15可以与前述外围器件20电连接，从而可以通过外围器件20控制和感测半导体结构1，例如实现中心驱动。
[0134]
在一些实施例中，请参阅图6、图8和图9，多个阶梯结构124分为沿所述第一方向x排列且对称设置的两个阶梯组g。
[0135]
在上述一些实施例中，通过控制两个阶梯组g对称设置，使得一个阶梯组g中的任一台阶1241均能够与另一个阶梯组g中的一个台阶1241构成高度相同的一对台阶1241。在此基础上，请参阅图8，通过金属连接层15将两个阶梯组g中高度相同的两个台阶1241上的字线连接触点14连接至同一信号端，从而实现了三维存储器300的中心驱动。
[0136]
在一些示例中，请参阅图6、图8和图9，两个阶梯组g的高度均沿靠近彼此的方向逐渐降低。
[0137]
在上述一些示例中，通过控制两个阶梯组g的高度均沿靠近彼此的方向逐渐降低，能够使多个阶梯结构124的高度沿第一方向x先降低后升高，从而使两个阶梯组g中高度相同的两个台阶1241相对设置，能够简化多个阶梯结构124的制作工艺。
[0138]
在一些实施例中，请参阅图6、图8和图9，每个阶梯组g包括：第一阶梯结构1242和至少一个第二阶梯结构1243。其中，第一阶梯结构1242的高度低于所有第二阶梯结构1243的高度。
[0139]
需要说明的是，上述第一阶梯结构1242可作为底部选择栅(bottom selecte gate，bsg)，该底部选择栅可以被独立地驱动或者通过字线连接触点14电连接。
[0140]
在此基础上，请继续参阅图6、图8和图9，多个墙结构128包括：至少一个第一墙结构1281。其中，第一墙结构1281位于相邻的第一阶梯结构1242和第二阶梯结构1243之间。在
这种情况下，相邻的第一墙结构1281之间间隔两个第一阶梯结构1242。
[0141]
需要说明的是，在制作多个阶梯结构124时，例如可以采用循环进行的刻蚀-修整工艺形成两个第一阶梯结构1242，其中，修整例如可以是对该刻蚀-修整工艺中所使用的掩模进行修整。因此，在上述一些实施例中，通过设置第一墙结构1281，能够增大该刻蚀-修整工艺所使用的掩模的尺寸，从而为修整上述掩模提供充足的操作空间，从而降低了修整上述掩模的难度。
[0142]
在一些示例中，请继续参阅图6、图8和图9，多个墙结构128还包括：至少一个第二墙结构1282。其中，第二墙结构1282位于相邻的两个第二阶梯结构1243之间。在这种情况下，相邻的第二墙结构1281之间间隔一个第二阶梯结构1243。
[0143]
示例性的，请参阅图9，第一墙结构1281沿第一方向x的尺寸大于第二墙结构1282沿第一方向x的尺寸。
[0144]
这样设计，能够进一步地增大上述刻蚀-修整工艺中所使用的掩模的尺寸，从而为修整上述掩模提供更大的操作空间，从而进一步地降低了修整上述掩模的难度。
[0145]
又示例性的，请参阅图6和图8，第一墙结构1281沿第一方向x的尺寸大致等于第二墙结构1282沿第一方向x的尺寸。
[0146]
这样设计，多个墙结构128沿第一方向x的尺寸大致相等，能够简化多个墙结构128的制作工艺。
[0147]
在一些实施例中，请参阅图6、图8和图9，每个阶梯组g还包括：第三阶梯结构1244。该第三阶梯结构1244位于所有第二阶梯结构1243远离第一阶梯结构1242的一侧。
[0148]
需要说明的是，例如可以将上述第三阶梯结构1244作为顶部选择栅(top selective gate，tsg)，该顶部选择栅可以被独立地驱动或者通过字线连接触点14电连接。
[0149]
在一些实施例中，请参阅图6、图8和图9，相邻的两个墙结构128之间的距离为20μm～30μm，也即，上述通槽s沿第一方向x的尺寸为20μm～30μm。
[0150]
需要说明的是，上述提及的数值范围，包含端点值及其之间的所有数值。示例性的，相邻的两个墙结构128之间的距离，也即，上述通槽s沿第一方向x的尺寸，可以是20μm、23μm、25μm、28μm或30μm等。
[0151]
在上述一些实施例中，通过控制相邻的两个墙结构128之间的距离，也即，上述通槽s沿第一方向x的尺寸，能够为上述栅极替换工艺提供更大的操作空间，从而进一步地降低了栅极替换工艺的难度。
[0152]
在一些实施例中，请参阅图7和图10，多个阶梯结构124中的至少一个阶梯结构124包括：沿第二方向y依次排列的多个分区组t。
[0153]
其中，每个分区组t包括沿第二方向y呈阶梯状排列的多个分区t，每个分区t包括沿第一方向x排列的多个台阶1241；同一分区组t中，任意两个分区t中的台阶1241的高度均不相同。
[0154]
在上述一些实施例中，通过在每个分区组t中引入多个分区t，能够在不减少每个阶梯结构124中的台阶1241总数的同时，减小每个阶梯结构124沿第一方向x的尺寸，从而增加阶梯结构124的利用率以及降低制作阶梯结构124的复杂性。
[0155]
需要说明的是，每个阶梯结构124中分区t的数量包括多种，本公开对此不做限制。
[0156]
示例性的，请参阅图7和图10，第二阶梯结构1243包括四个分区t。
[0157]
又示例性的，第二阶梯结构1243包括三个分区t。
[0158]
示例性的，请参阅图7和图10，第三阶梯结构包括一个分区t。
[0159]
示例性的，请参阅图11，第一阶梯结构1242包括一个分区t。
[0160]
又示例性的，第一阶梯结构1242包括四个分区t。
[0161]
由此，在本公开的一些实施例中，三维存储器300的半导体结构1中设置有沿第一方向x依次间隔排列的多个墙结构128，这样能够利用多个墙结构128协助多个阶梯结构124对绝缘填充层13进行支撑，也即，利用多个墙结构128分担了绝缘填充层13所施加的压力，避免了因绝缘填充层13对多个阶梯结构124施加的压力过大而导致的多个阶梯结构124发生形变的问题，从而提高了三维存储器300的良率和可靠性。并且，由于在每个墙结构128沿第一方向x的至少一侧限定出通槽s，能够为制作半导体结构1时的栅极替换工艺提供更大的操作空间，从而降低了栅极替换工艺的复杂程度。此外，由于半导体结构1中设置有沿第一方向x依次间隔排列的多个墙结构128，因此还能够提高后续对绝缘填充层124进行化学机械研磨工艺时所去除的膜层厚度的均一性。
[0162]
此外，由于本公开的一些实施例中的三维存储器300中并未设置沿第一方向x延伸的第一支撑墙126，在此基础上，即使台阶区ss中相邻的两层栅极导电层122之间发生漏电，也无法通过第一支撑墙126导出至存储堆叠结构12中位于存储区c的部位，从而避免了漏电的问题，降低了三维存储器300的制作工艺的难度。
[0163]
然而，随着存储堆叠结构12中栅极介质层121和栅极导电层122堆叠层数的提高，多个阶梯结构124的深度均增大，在这种情况下，多个阶梯结构124中的一部分阶梯结构124和设置在这部分阶梯结构124周围的墙结构128之间的高度差变大，使得制作这部分阶梯结构124时容易出现因材料沉积而导致的显影问题，从而增大了三维存储器300的制作难度。
[0164]
基于此，本公开的一些实施例还提供三维存储器300的制作方法，该制作方法可用于制作上述任一实施例所述的三维存储器300。请参阅图12a，该制作方法包括：s1～s4。
[0165]
s1、在衬底111的一侧形成叠层结构12＇，该叠层结构12＇包括沿垂直于衬底111的方向z交替设置的第一膜层和第二膜层；其中，该叠层结构12＇中位于台阶区ss的部位为第一部分p。其中，上述s1得到的叠层结构12＇的结构如图13所示。
[0166]
需要说明的是，上述第一膜层和第一膜层例如可以通过化学气相沉积(chemical vapor deposition，cvd)工艺，等离子体增强化学气相沉积(plasma enhanced chemical vapor deposition，pecvd)工艺、高密度等离子体化学气相沉积(high density plasma-chemical vapor deposition，hdp-cvd)工艺、原子层沉积(atomic layer deposition，ald)工艺或溅射工艺形成。
[0167]
在一些示例中，第一膜层为栅极介质层121，第二膜层为栅极导电层122。此时，上述叠层结构12＇即为存储堆叠结构12。
[0168]
在另一些示例中，第一膜层为栅极介质层121，第二膜层为栅极牺牲层122＇。栅极介质层121和栅极牺牲层122＇具有不同的刻蚀选择比，使得上述叠层结构12＇能够通过栅极替换工艺以形成存储堆叠结构12。上述栅极替换工艺例如可以为：去除栅极牺牲层122＇以形成牺牲间隙，在牺牲间隙中填充导电材料以形成栅极导电层122，最终形成存储堆叠结构12。
[0169]
其中，去除栅极牺牲层122＇的工艺例如可以为湿刻蚀工艺；栅极牺牲层122＇的材
料例如可以为硅氮化物或多晶硅等；栅极介质层21和栅极牺牲层122＇的堆叠层数例如可以根据所需要的栅极导电层122中栅极线1221的数目来确定。
[0170]
s2、对第一部分p远离衬底111的一侧表面进行图案化处理，以形成多个凹槽21；其中，多个凹槽21沿第一方向x依次排列。其中，上述s2得到的第一部分p的结构如图14所示。
[0171]
s3、分别在多个凹槽21内形成至少一个阶梯结构124。其中，上述s3得到的第一部分p的结构如图16或图18所示。
[0172]
s4、对所有阶梯结构124中的至少部分阶梯结构124分别进行至少一次削减，以使所有阶梯结构124的高度沿第一方向x先降低后升高。其中，上述s4得到的第一部分p的结构如图22e或图24c所示。
[0173]
需要说明的是，上述栅极替换工艺例如可以在s2～s4开始之前进行，或者也可以在s2～s4结束之后进行，本公开对此不做限制。
[0174]
综上所述，本公开的一些实施例提供的三维存储器300的制作方法，通过先对第一部分p远离衬底111的一侧表面进行图案化处理以形成多个凹槽21，并分别在多个凹槽21内形成至少一个阶梯结构124，能够在叠层结构12＇中深度较小的地方形成阶梯结构124，这样能够减小阶梯结构124在制作时与周围的墙结构128之间的高度差，在此基础上，再对所有阶梯结构124中的至少部分阶梯结构124分别进行至少一次削减以使所有阶梯结构124的高度沿第一方向x先降低后升高，能够在保证多个阶梯结构124的高度变化满足要求的条件下，避免由于阶梯结构124与周围的墙结构128之间的高度差过大而出现因材料沉积所导致的显影问题，从而提高三维存储器300的良率。
[0175]
此外，上述一些实施例中的三维存储器300的制作方法，用于制作前述一些实施例的三维存储器300，该三维存储器300的半导体结构1中设置有沿第一方向x依次间隔排列的多个墙结构128，这样能够利用多个墙结构128协助多个阶梯结构124对绝缘填充层13进行支撑，也即，利用多个墙结构128分担了绝缘填充层13所施加的压力，避免了因绝缘填充层13对多个阶梯结构124施加的压力过大而导致的多个阶梯结构124发生形变的问题，从而提高了三维存储器300的良率和可靠性。并且，由于在每个墙结构128沿第一方向x的至少一侧限定出通槽s，能够为制作半导体结构1时的栅极替换工艺提供更大的操作空间，从而降低了栅极替换工艺的复杂程度。此外，由于半导体结构1中设置有沿第一方向x依次间隔排列的多个墙结构128，因此还能够提高后续对绝缘填充层124进行化学机械研磨工艺时所去除的膜层厚度的均一性。
[0176]
并且，由于本公开的一些实施例中的三维存储器300中并未设置沿第一方向x延伸的第一支撑墙126，在此基础上，即使台阶区ss中相邻的两层栅极导电层122之间发生漏电，也无法通过第一支撑墙126导出至存储堆叠结构12中位于存储区c的部位，从而避免了漏电的问题，降低了三维存储器300的制作工艺的难度。
[0177]
在一些实施例中，如图22e或图24c所示，在s4结束之后，所有阶梯结构124在第一方向x上对称设置。
[0178]
需要说明的是，上述一些实施例中的三维存储器300的制作方法，用于制作前述一些实施例提供的三维存储器300，制作得到的三维存储器300与前述一些实施例提供的三维存储器300具有相同的有益效果，此处不再赘述。
[0179]
在一些实施例中，请参阅图12b，s2中的对第一部分p远离衬底111的一侧表面进行
图案化处理的步骤，包括：s21～s22。
[0180]
参阅图15，s21、在第一部分p远离衬底111的一侧设置阶梯区域掩模22，该阶梯区域掩模22包括多个开口221。
[0181]
需要说明的是，由于阶梯区域掩模22可以通过多个开口221分别限定多个阶梯结构124所对应的阶梯区域，因此，阶梯区域掩模22的每个开口221例如可以沿第二方向y横跨多个存储块125，也即，阶梯区域掩模22的每个开口221均沿第二方向y横跨多个栅极隔槽结构16。
[0182]
s22、刻蚀第一部分p中被多个开口221暴露出的部位，以形成多个凹槽21。其中，上述s22得到的第一部分p的结构如图14所示。
[0183]
在一些实施例中，上述阶梯区域掩模22为硬掩模。
[0184]
需要说明的是，与软掩模(例如，光致抗蚀剂掩模)相比，上述阶梯区域掩模22为硬掩模，能够在后续的工艺中更好地保护叠层结构12＇中被该阶梯区域掩模22覆盖的部分(该部分包括多个墙结构128)，直至该阶梯区域掩模22被移除为止。
[0185]
上述阶梯区域掩模22例如可以由多晶硅、高介电常数电介质、氮化钛或任何其它适当的硬掩模材料制成。
[0186]
上述阶梯区域掩模22例如可以首先通过化学气相沉积(chemical vapor deposition，cvd)工艺，等离子体增强化学气相沉积(plasma enhanced chemical vapor deposition，pecvd)工艺、高密度等离子体化学气相沉积(high density plasma-chemical vapor deposition，hdp-cvd)工艺、原子层沉积(atomic layer deposition，ald)工艺等、电镀、化学镀等薄膜沉积工艺在叠层结构上沉积一层硬掩模材料，再通过光刻、干法刻蚀、湿法刻蚀工艺等对该硬掩模材料进行图案化以形成具有多个开口221的阶梯区域掩模22。
[0187]
在一些实施例中，上述阶梯区域掩模22至少保留至s3的分别在多个凹槽21内形成至少一个阶梯结构124的步骤结束。
[0188]
在上述一些实施例中，通过控制上述阶梯区域掩模22至少保留至s3结束，能够在上述分别在多个凹槽21内形成至少一个阶梯结构124的工艺过程中，保护叠层结构12＇中被该阶梯区域掩模22覆盖的部分(该部分包括多个墙结构128)不受到损坏。
[0189]
在一些示例中，上述阶梯区域掩模22保留至s4的对所有阶梯结构124中的至少部分阶梯结构124分别进行至少一次削减的步骤结束。
[0190]
在上述一些实施例中，通过上述阶梯区域掩模22保留至s4结束，能够在上述分别在多个凹槽21内形成至少一个阶梯结构124以及上述至少一次削减的工艺过程中，保护叠层结构12＇中被该阶梯区域掩模22覆盖的部分(该部分包括多个墙结构128)不受到损坏，从而更好地保证多个墙结构128的结构完整性。
[0191]
在一些实施例中，如图14所示，上述多个凹槽21包括第一凹槽211和多个第二凹槽212；其中，多个第二凹槽212沿第一方向x对称分布在第一凹槽211的两侧。
[0192]
在此基础上，请参阅图12c，上述s3中的分别在多个凹槽21内形成至少一个阶梯结构124的步骤，包括：s31～s32。
[0193]
s31、在第一凹槽211内形成两个第一阶梯结构1242；其中，两个第一阶梯结构1242沿第一方向x依次排列且对称设置。
[0194]
s32、在多个第二凹槽212内一一对应地形成多个第二阶梯结构1243；其中，多个第
二阶梯结构1243对称分布在两个第一阶梯结构1242的两侧。其中，上述s32得到的第二阶梯结构1243的结构如图16或图18所示。
[0195]
需要说明的是，上述一些实施例中的三维存储器300的制作方法，用于制作前述一些实施例提供的三维存储器300，制作得到的三维存储器300与前述一些实施例提供的三维存储器300具有相同的有益效果，此处不再赘述。
[0196]
此外，上述两个第一阶梯结构1242和上述两个第二阶梯结构1243例如可以同时形成，或者也可以分开形成。其中，当上述两个第一阶梯结构1242和上述两个第二阶梯结构1243分开形成时，本公开对形成上述两个第一阶梯结构1242和形成上述两个第二阶梯结构1243的先后顺序不做限制。
[0197]
在一些示例中，上述两个第一阶梯结构1242和上述两个第二阶梯结构1243分开形成。
[0198]
在此基础上，请参阅图12d，s31中的在第一凹槽211内形成两个第一阶梯结构1242的步骤，包括：s311～s312。
[0199]
s311、在第一部分p远离衬底111的一侧设置至少一个第一阶梯掩模23。
[0200]
在该步骤中，如图19所示，所设置的第一阶梯掩模23例如可以包括与第一凹槽212对应的第一开口231。
[0201]
需要说明的是，上述第一阶梯掩模23的数量可以根据实际需要进行选择，本公开对此不做限制。
[0202]
示例性的，若单个第一阶梯掩模23的修整宽度有限(例如，修整宽度不小于1.1μm)，导致单个第一阶梯掩模23所形成的台阶1241的数量有限，则可以设置多个第一阶梯掩模23，以在第一阶梯结构1242中尽可能地形成数量更多的台阶1241。
[0203]
这样设计，不仅每个第一阶梯掩模23在进行每次修整时的操作空间均增大，并且每个第一阶梯结构1242的台阶1241的数量为所有第一阶梯掩模23经过刻蚀-修整工艺后所形成的台阶1241的数量的总和，也即，增加了每个第一阶梯结构1242中的台阶1241的数量。
[0204]
又示例性的，若第一阶梯结构1242中所需要形成的台阶1241的数量较少(如图18所示，第一阶梯结构1242的台阶1241数仅为四个)。在这种情况下，如图19所示，可以在第一部分p远离衬底111的一侧仅设置一个第一阶梯掩模23。
[0205]
s312、基于至少一个第一阶梯掩模23，通过循环进行的刻蚀-修整工艺，形成两个第一阶梯结构1242。其中，上述s312得到的第一阶梯结构1242的结构如图18所示。
[0206]
需要说明的是，当第一阶梯掩模23的数量为多个时，多个第一阶梯掩模23可以分别进行刻蚀-修整工艺，也即，每个第一阶梯掩模23可以在经过对应的刻蚀-修整工艺之后即被移除，然后才设置下一个第一阶梯掩模23，并对其进行对应的刻蚀-修整工艺。此外，上述至少一个第一阶梯掩模23例如可以在形成两个第一阶梯结构1242之后全部被移除。
[0207]
此外，上述循环进行的刻蚀-修整工艺中，刻蚀的次数和修整的次数与第一阶梯结构1242中所需要形成的台阶1241的数量以及第一阶梯掩模23的数量有关。示例性的，如图18所示，第一阶梯结构1242中所需要形成的台阶1241的数量为四个，在这种情况下，第一阶梯掩模23的数量可以为一个，则该第一阶梯掩模23所经过的循环进行的刻蚀-修整工艺中，刻蚀的总次数为四次，修整的总次数为三次。
[0208]
请参阅图12d，s32中的在多个第二凹槽212内一一对应地形成多个第二阶梯结构
1243的步骤，包括：s321～s322。
[0209]
s321、在第一部分p远离衬底111的一侧设置至少一个第二阶梯掩模24。
[0210]
在该步骤中，如图20所示，第二阶梯掩模24例如可以包括与多个第二凹槽212一一对应的多个第一种第二开口241。
[0211]
需要说明的是，上述第二阶梯掩模24的数量可以根据实际需要进行选择，本公开对此不做限制。
[0212]
示例性的，若单个第二阶梯掩模24的修整宽度有限(例如，修整宽度不小于1.1μm)，导致单个第二阶梯掩模24所形成的台阶1241的数量有限，为了在第二阶梯结构1243中尽可能地形成数量更多的台阶1241(如图18所示，第二阶梯结构1243的台阶1241的数量为十三个)，则可以设置多个第二阶梯掩模24(如图20所示，第二阶梯掩模24的数量为两个，分别为第一个第二阶梯掩模242和第二个第二阶梯掩模243)。
[0213]
这样设计，不仅每个第二阶梯掩模24在进行每次修整时的操作空间均增大，并且每个第二阶梯结构1243的台阶1241的数量为所有第二阶梯掩模24经过刻蚀-修整工艺后所形成的台阶1241的数量的总和，也即，增加了每个第二阶梯结构1243中的台阶1241的数量。
[0214]
又示例性的，若第一阶梯结构1242中所需要形成的台阶1241数较少。在这种情况下，可以仅在第一部分p远离衬底111的一侧设置一个第二阶梯掩模24。
[0215]
s322、基于至少一个第二阶梯掩模24，通过循环进行的刻蚀-修整工艺，形成多个第二阶梯结构1243。
[0216]
需要说明的是，当第二阶梯掩模24的数量为多个时，多个第二阶梯掩模24可以分别进行刻蚀-修整工艺，也即，每个第二阶梯掩模24可以在经过对应的刻蚀-修整工艺之后即被移除，然后才设置下一个第二阶梯掩模24，并对其进行对应的刻蚀-修整工艺。此外，上述至少一个第二阶梯掩模24例如可以在形成多个第二阶梯结构1243之后全部被移除。
[0217]
此外，上述循环进行的刻蚀-修整工艺中，刻蚀的次数和修整的次数与第二阶梯结构1243中所需要形成的台阶1241的数量以及第二阶梯掩模24的数量有关。
[0218]
示例性的，如图18所示，第二阶梯结构1243中所需要形成的台阶1241数为十三个，如图20所示，第二阶梯掩模24的数量为两个，在这种情况下，所有第二阶梯掩模24所经过的循环进行的刻蚀-修整工艺中，刻蚀的总次数为十三次，修整的总次数为十一次。其中，第一个第二阶梯掩模242的刻蚀的次数例如可以为七次，修整的次数例如可以为六次；第二个第二阶梯掩模243的刻蚀的次数例如可以为六次，修整的次数例如可以为五次。
[0219]
其中，两个第一阶梯结构1242的深度相同，所有第二阶梯结构1243的深度相同，且第一阶梯结构1242的深度大于第二阶梯结构1243的深度。需要说明的是，为了使第一阶梯结构1242的深度和第二阶梯结构1243的深度满足上述要求，示例性的，如图20所示，每个第二阶梯掩模24均设置有能够暴露出第一部分p中与两个第一阶梯结构1242所对应的部位的第二种第二开口244，其中，该第二种第二开口244可以不参与上述循环进行的刻蚀-修整工艺。
[0220]
在一些示例中，上述第一阶梯掩模23(和/或第二阶梯掩模24)可以是软掩模(例如，光致抗蚀剂掩模)。
[0221]
示例性的，在第一部分p中远离衬底111的一侧设置第一阶梯掩模23(或第二阶梯掩模24)，可以是在阶梯区域掩模22远离衬底111的一侧设置第一阶梯掩模23(或第二阶梯
掩模24)。
[0222]
基于上述一些示例，设置第一阶梯掩模23(或第二阶梯掩模24)的方法例如可以是通过旋涂在阶梯区域掩模22上涂覆光致抗蚀剂层，再使用光刻和显影工艺对所涂覆的光致抗蚀剂层进行图案化以形成第一开口231(或多个第一种第二开口241)，以形成第一阶梯掩模23(或第二阶梯掩模24)。
[0223]
需要说明的是，上述第一阶梯掩模23(或第二阶梯掩模24)的第一开口231(或多个第一种第二开口241)例如可以是在循环进行的刻蚀-修整工艺中进行修整(例如，递增地和向内地刻蚀)的，在这种情况下，每次修整第一开口231(或多个第一种第二开口241)，能够使叠层结构12＇中被第一开口231(或多个第一种第二开口241)暴露的部分扩大，用于形成两个第一阶梯结构1242(或多个第二阶梯结构1243)。
[0224]
示例性的，第一开口231(或多个第一种第二开口241)例如可以为矩形，在这种情况下，上述修整例如可以仅在第二方向y上进行。
[0225]
其中，每次修整例如可以通过湿法刻蚀工艺和/或干法刻蚀工艺来进行。每次修整的尺寸例如可以通过修整速率和/或修整时间来控制，并且可以与所对应产生的台阶1241的尺寸直接相关。示例性的，每次修整的尺寸均大致相同。
[0226]
上述循环进行的刻蚀-修整工艺中的每次刻蚀例如可以是对该次刻蚀时叠层结构12＇中被第一阶梯掩模23(或第二阶梯掩模24)的第一开口231(或多个第一种第二开口241)所暴露的部分进行刻蚀。需要说明的是，刻蚀时第一阶梯掩模23(或第二阶梯掩模24)的第一开口231(或多个第一种第二开口241)，例如可以是未经修整的，也即，首次刻蚀所对应的第一阶梯掩模23(或第二阶梯掩模24)的第一开口231(或多个第一种第二开口241)，也可以是经过对应次数修整后的，也即，除首次刻蚀以外的其他次刻蚀所分别对应的第一阶梯掩模23(或第二阶梯掩模24)的第一开口231(或多个第一种第二开口241)。
[0227]
其中，每次刻蚀例如可以通过湿法刻蚀工艺和/或干法刻蚀工艺来去除叠层结构12＇中被每次刻蚀所对应的第一阶梯掩模23(或第二阶梯掩模24)的第一开口231(或多个第一种第二开口241)所暴露的部分中的一定厚度。每次刻蚀的厚度例如可以通过刻蚀速率和/或刻蚀时间进行控制。示例性的，每次刻蚀的厚度例如可以大致相同。例如，每次刻蚀的厚度例如可以与栅极介质层121或栅极牺牲层122＇的厚度大致相同。
[0228]
在另一些示例中，上述两个第一阶梯结构1242和上述两个第二阶梯结构1243同时形成。
[0229]
在此基础上，请参阅图12e，在s3中，形成两个第一阶梯结构1242和多个第二阶梯结构1243的步骤，包括：s33～s34。
[0230]
s33、在第一部分p远离衬底111的一侧设置至少一个第二阶梯掩模24＇。
[0231]
在该步骤中，如图17所示，第二阶梯掩模24＇例如可以包括与多个第二凹槽212一一对应的多个第一种第二开口241＇，以及与第一凹槽211对应的第二种第二开口244＇。
[0232]
需要说明的是，上述第二阶梯掩模24＇的数量可以根据实际需要进行选择，本公开对此不做限制。
[0233]
示例性的，若单个第二阶梯掩模24＇的修整宽度有限(例如，修整宽度不小于1.1μm)，导致单个第二阶梯掩模24＇所形成的台阶1241的数量有限，为了在第二阶梯结构1243中尽可能地形成数量更多的台阶1241(如图16所示，第二阶梯结构1243的台阶1241的数量为
十三个)，则可以设置多个第二阶梯掩模24＇(如图17所示，第二阶梯掩模24＇的数量为两个，分别为第一个第二阶梯掩模242＇和第二个第二阶梯掩模243＇)。
[0234]
这样设计，不仅每个第二阶梯掩模24＇在进行每次修整时的操作空间均增大，并且每个第一阶梯结构1242和每个第二阶梯结构1243的台阶1241的数量均为所有第二阶梯掩模24＇经过刻蚀-修整工艺后所形成的台阶1241的数量的总和，也即，增加了每个第一阶梯结构1242和每个第二阶梯结构1243中的台阶1241的数量。
[0235]
s34、基于至少一个第二阶梯掩模24＇，通过循环进行的刻蚀-修整工艺，形成两个第一阶梯结构1242和多个第二阶梯结构1243。
[0236]
需要说明的是，当第二阶梯掩模24＇的数量为多个时，多个第二阶梯掩模24＇可以分别进行刻蚀-修整工艺，也即，每个第二阶梯掩模24＇可以在经过对应的刻蚀-修整工艺之后即被移除，然后才设置下一个第二阶梯掩模24＇，并对其进行对应的刻蚀-修整工艺。此外，上述至少一个第二阶梯掩模24＇例如可以在形成两个第一阶梯结构1242和多个第二阶梯结构1243之后全部被移除。
[0237]
此外，上述循环进行的刻蚀-修整工艺中，刻蚀的次数和修整的次数与第一阶梯结构1242和第二阶梯结构1243中所需要形成的台阶1241的数量以及第二阶梯掩模24＇的数量有关。示例性的，如图16所示，第一阶梯结构1242和第二阶梯结构1243中所需要形成的台阶1241数均为十三个，如图17所示，第二阶梯掩模24＇的数量为两个，在这种情况下，所有第二阶梯掩模24＇所经过的循环进行的刻蚀-修整工艺中，刻蚀的总次数为十三次，修整的总次数为十一次。其中，第一个第二阶梯掩模242＇的刻蚀的次数例如可以为七次，修整的次数例如可以为六次；第二个第二阶梯掩模243＇的刻蚀的次数例如可以为六次，修整的次数例如可以为五次。
[0238]
其中，两个第一阶梯结构1242的深度与所有第二阶梯结构1243的深度相同。需要说明的是，为了使第一阶梯结构1242的深度和第二阶梯结构1243的深度满足上述要求，示例性的，多个第一种第二开口241＇以及第二种第二开口244＇均参与上述循环进行的刻蚀-修整工艺。
[0239]
在一些示例中，上述第二阶梯掩模24＇可以是软掩模(例如，光致抗蚀剂掩模)。
[0240]
示例性的，在第一部分p中远离衬底111的一侧设置第二阶梯掩模24＇，可以是在阶梯区域掩模22远离衬底111的一侧设置第二阶梯掩模24＇。
[0241]
基于上述一些示例，设置第二阶梯掩模24＇的方法例如可以是通过旋涂在阶梯区域掩模22上涂覆光致抗蚀剂层，再使用光刻和显影工艺对所涂覆的光致抗蚀剂层进行图案化以形成多个第一种第二开口241＇以及第二种第二开口244＇，以形成第二阶梯掩模24＇。
[0242]
需要说明的是，上述第二阶梯掩模24＇的多个第一种第二开口241＇以及第二种第二开口244＇例如可以是在循环进行的刻蚀-修整工艺中进行修整(例如，递增地和向内地刻蚀)的，在这种情况下，每次修整多个第一种第二开口241＇以及第二种第二开口244＇，能够使叠层结构12＇中被多个第一种第二开口241＇以及第二种第二开口244＇暴露的部分扩大，用于形成多个第二阶梯结构1243以及两个第一阶梯结构1242。
[0243]
示例性的，多个第一种第二开口241＇以及第二种第二开口244＇例如可以为矩形，在这种情况下，上述修整例如可以仅在第二方向y上进行。
[0244]
需要说明的是，上述循环进行的刻蚀-修整工艺的操作方法可以与前述循环进行
的刻蚀-修整工艺的操作方法一致，此处不再赘述。
[0245]
在一些实施例中，请参阅图12f，该制作方法还包括：s5。
[0246]
s5、在最外侧的两个第二凹槽212远离第一凹槽211的外边沿上分别形成两个第三阶梯结构1244；其中，两个第三阶梯结构1244对称设置。
[0247]
需要说明的是，上述s5在s4之前进行。示例性的，请参阅图12f，上述s5在s2和s3之间进行。
[0248]
在上述一些实施例中，通过在至少一次削减之间形成两个第三阶梯结构1244，能够在叠层结构12＇中深度较小的地方形成第三阶梯结构1244，这样能够减小第三阶梯结构1244在制作时与周围的墙结构128之间的高度差，避免由于第三阶梯结构1244与周围的墙结构128之间的高度差过大而出现因材料沉积所导致的显影问题，从而提高三维存储器300的良率。
[0249]
在一些示例中，请参阅图12g，在s5中，形成两个第三阶梯结构1244的步骤，包括：s51～s52。
[0250]
s51、如图21所示，在第一部分p远离衬底111的一侧设置至少一个第三阶梯掩模26。
[0251]
需要说明的是，上述第三阶梯掩模26的材料和设置方法可以与前述第一阶梯掩模23的材料和设置方法一致，此处不再赘述。
[0252]
s52、基于至少一个第三阶梯掩模26，通过循环进行的刻蚀-修整工艺，形成两个第三阶梯结构1244。
[0253]
需要说明的是，上述两个第三阶梯结构1244例如可以分开形成，或者也可以同时形成，本公开对此不做限制。
[0254]
示例性的，上述两个第三阶梯结构1244同时形成。
[0255]
例如，如图21所示，第三阶梯掩模26的数量为一个，该第三阶梯掩模26包括与两个第三阶梯结构1244对应的一个第三开口261；在这种情况下，该第三阶梯掩模26例如可以在形成两个第三阶梯结构1244之后即被移除。
[0256]
或者，第三阶梯掩模26的数量为多个，每个第三阶梯掩模26均包括与两个第三阶梯结构1244对应的两个第三开口261；在这种情况下，上述多个第三阶梯掩模26例如可以在形成两个第三阶梯结构1244之后全部被移除。
[0257]
又示例性的，上述两个第三阶梯结构1244分开形成，也即，第三阶梯掩模26的数量为多个，一部分第三阶梯掩模26包括与一个第三阶梯结构1244对应的一个第三开口261，另一部分第三阶梯掩模26包括与另一个第三阶梯结构1244对应的一个第三开口261；在这种情况下，上述多个第三阶梯掩模26例如可以在形成两个第三阶梯结构1244之后全部被移除。
[0258]
同理，上述循环进行的刻蚀-修整工艺的操作方法可以与前述循环进行的刻蚀-修整工艺的操作方法一致，此处不再赘述。
[0259]
在一些实施例中，请参阅图12h，s4中的对所有阶梯结构124中的至少部分阶梯结构124分别进行至少一次削减的步骤，包括：s41。
[0260]
s41、利用多个削减掩模分别进行多次削减。
[0261]
需要说明的是，上述多次削减的目的是使每个阶梯组g中的所有阶梯结构124位于
不同的深度。容易理解的是，削减的次数取决于阶梯结构124的数量。
[0262]
上述多次削减是通过对应的多次蚀刻来增大部分阶梯结构124的深度的工艺。其中，每次刻蚀例如可以通过湿法刻蚀工艺和/或干法刻蚀工艺来去除叠层结构中被每次刻蚀所对应的削减掩模的削减开口所暴露的部分中的一定厚度。每次刻蚀的厚度例如可以通过刻蚀速率和/或刻蚀时间进行控制。示例性的，每次刻蚀的厚度例如可以大致相同。例如，每次刻蚀的厚度例如可以与栅极介质层121或栅极牺牲层122＇的厚度大致相同。
[0263]
容易理解的是，由于多个削减掩模均不需要进行修整，因此，多个削减掩模例如可以是硬掩模，或者也可以是软掩模。
[0264]
在一些示例中，多个削减掩模为硬掩模，在这种情况下，设置削减掩模的方法例如可以首先通过化学气相沉积(chemical vapor deposition，cvd)工艺，等离子体增强化学气相沉积(plasma enhanced chemical vapor deposition，pecvd)工艺、高密度等离子体化学气相沉积(high density plasma-chemical vapor deposition，hdp-cvd)工艺、原子层沉积(atomic layer deposition，ald)工艺等、电镀、化学镀等薄膜沉积工艺在叠层结构(或阶梯区域掩模)上沉积一层硬掩模材料，再通过光刻、干法刻蚀、湿法刻蚀工艺等对该硬掩模材料进行图案化以形成具有削减开口的削减掩模。
[0265]
在另一些示例中，多个削减掩模为软掩模(例如，光致抗蚀剂掩模)，在这种情况下，设置削减掩模的方法例如可以是通过旋涂在叠层结构(或阶梯区域掩模)上涂覆光致抗蚀剂层，再使用光刻和显影工艺对所涂覆的光致抗蚀剂层进行图案化以形成削减开口，以形成削减掩模。
[0266]
在一些示例中，请参阅图12i，上次多次削减分为依次进行的三个阶段。
[0267]
第一阶段t1：各次削减所采用的削减掩模25的削减开口251由暴露出多个凹槽21中除最外侧的两个第二凹槽212以外的所有凹槽21开始逐渐减小；其中，在由最外侧的两个第二凹槽212指向第一凹槽211的方向d1上，各次削减所采用的削减掩模25的削减开口251依次减少对称的两个第二凹槽212的暴露；第一阶段t1中最后一次削减所采用的削减掩模25的削减开口251暴露出的第二凹槽212的数量达到第一阈值。
[0268]
需要说明的是，第一阈值的取值与三维存储器300的半导体结构1中所有阶梯结构124的总数量相关。示例性的，第一阈值的取值为偶数，且与所有阶梯结构124的总数量为正相关；其中，第一阈值可以为所有阶梯结构124的数量的三分之一到二分之一。例如，所有阶梯结构124的数量为十二个，此时，第一阈值可以为四个或六个。
[0269]
第二阶段t2：对于第一阶段t1中最后一次削减暴露出的所有第二凹槽212中除位于两侧的两个第二凹槽212以外的全部第二凹槽212，在由最外侧的两个第二凹槽212指向第一凹槽211的方向d1上，各次削减所采用的削减掩模25的削减开口251依次暴露出对称的两个第二凹槽212；第二阶段t2中最后一次削减所采用的削减掩模25的削减开口251暴露出最靠近第一凹槽211的两个第二凹槽212。
[0270]
第三阶段t3：削减所采用的削减掩模25的削减开口251暴露出第一凹槽211，经过削减之后，两个第一阶梯结构1242的深度大于所有第二阶梯结构1243的深度。
[0271]
下面，本公开结合图22a～图22e以及图23a～图23e，以三维存储器300的半导体结构1中所有阶梯结构124的总数量为十二个(即六对，分别为g1-g12、g2-g11、g3-g10、g4-g9、g5-g8和g6-g7)，所有第一阶梯结构1242的总数量为两个(即一对，为g6-g7)，所有第二阶梯
结构的总数量为十个(即五对，分别为g1-g12、g2-g11、g3-g10、g4-g9和g5-g8)为例，对上述多次削减的三个阶段进行示意性说明。
[0272]
示例性的，在s3的分别在多个凹槽21内形成至少一个阶梯结构124的步骤之后，第一部分p的结构如图16所示。
[0273]
在此基础上，在第一阶段t1中，如图23a所示，第一次削减所采用的削减掩模25的削减开口251暴露出多个凹槽21中除最外侧的两个第二凹槽212以外的所有凹槽21(也即，g6-g7所对应的第一凹槽211以及g2-g11、g3-g10、g4-g9和g5-g8所对应的第二凹槽212)。在此基础上，第一阈值例如可以为六个(即g3-g10、g4-g9和g5-g8所对应的第二凹槽212)。
[0274]
此时，请参阅图23a和图23b，该第一阶段t1进行两次削减。其中，如图23a所示，第一次削减所采用的削减掩模25的削减开口251暴露出g6-g7所对应的第一凹槽211以及g2-g11、g3-g10、g4-g9和g5-g8所对应的全部第二凹槽212，第一次削减后的第一部分p的结构如图22a所示；如图23a所示，第二次削减所采用的削减掩模25的削减开口251暴露出g6-g7所对应的第一凹槽211以及g3-g10、g4-g9和g5-g8所对应的第二凹槽212，第二次削减后的第一部分p的结构如图22b所示。
[0275]
需要说明的是，在第一阶段t1中，上述两次削减的深度例如可以相同，或者也可以不同，本公开对此不作限制。
[0276]
在第一阶段t1结束之后，g1-g12的深度＜g2-g11的深度＜g3-g10、g4-g9、g5-g8和g6-g7的深度。
[0277]
在第二阶段t2中，如图23b所示，第一阶段t1中最后一次削减暴露出的所有第二凹槽212中除位于两侧的两个第二凹槽212以外的全部第二凹槽212的总数量为四个(也即，g4-g9和g5-g8所对应的第二凹槽212)。
[0278]
此时，请参阅图23c和图23d，上述第二阶段t2进行两次削减。其中，如图23c所示，第一次削减所采用的削减掩模25的削减开口251暴露出g4-g9所对应的第二凹槽212，第一次削减后的第一部分p的结构如图22c所示；如图23d所示，第二次削减所采用的削减掩模25的削减开口251暴露出g5-g8所对应的第二凹槽212，第二次削减后的第一部分p的结构如图22d所示。
[0279]
需要说明的是，在第二阶段t2中，第一次削减的深度小于第二次削减的深度。
[0280]
在第二阶段t2结束之后，g1-g12的深度＜g2-g11的深度＜g3-g10和g6-g7的深度＜g4-g9的深度＜g5-g8的深度。
[0281]
在第三阶段t3中，如图23e所示，削减所采用的削减掩模25的削减开口251暴露出第一凹槽211(g6-g7所对应的第一凹槽211)。
[0282]
经过削减之后，如图22e所示，两个第一阶梯结构1242(g6-g7)的深度大于所有第二阶梯结构1243(也即，g2-g11、g3-g10、g4-g9和g5-g8)的深度。
[0283]
需要说明的是，第三阶段t3中削减的深度大于第二阶段t2中第二次削减的深度。
[0284]
在第三阶段t3结束之后，g1-g12的深度＜g2-g11的深度＜g3-g10的深度＜g4-g9的深度＜g5-g8的深度＜g6-g7的深度。
[0285]
在另一些示例中，如图18所示，在s3结束之后，两个第一阶梯结构1242的深度相同，所有第二阶梯结构1243的深度相同，且第一阶梯结构1242的深度大于第二阶梯结构1243的深度。
[0286]
在此基础上，请参阅图12j，多次削减分为依次进行的三个时段。
[0287]
第一时段n1：各次削减所采用的削减掩模25＇的削减开口251＇由暴露出多个凹槽21中除最外侧的两个第二凹槽212以外的所有凹槽21开始逐渐减小；其中，在由最外侧的两个第二凹槽212指向第一凹槽211的方向d1上，各次削减所采用的削减掩模25＇的削减开口251＇依次减少对称的两个第二凹槽212的暴露；第一时段n1中最后一次削减所采用的削减掩模25＇的削减开口25＇暴露出的第二凹槽212的数量达到第二阈值。
[0288]
需要说明的是，第二阈值的取值与其所对应的第二凹槽212的对数相关。示例性的，第二阈值所对应的第二凹槽212的对数为奇数。例如，第二阈值所对应的第二凹槽212的对数为大于1的奇数。
[0289]
第一时段n1中最后一次削减所采用的削减掩模25＇的削减开口251＇暴露出的所有第二凹槽212中，除分别位于两侧的两个第二凹槽212以外的全部第二凹槽212，分为靠近两个第一凹槽211的第一组第二凹槽212和远离两个第一凹槽211的第二组第二凹槽212；其中，第一组第二凹槽212中第二凹槽212的对数比第二组凹槽212中第二凹槽212的对数多一对。
[0290]
第二时段n2：每次削减所对应的削减掩模25＇均包括第一削减开口2511＇和两个第二削减开口2512＇。
[0291]
各次削减所对应的削减掩模25＇的第一削减开口2511＇由暴露出第一凹槽211和与第一凹槽211相邻的两个第二凹槽212开始逐渐增大；其中，在由第一凹槽211指向最外侧的两个第二凹槽212的方向d2上，各次削减所采用的削减掩模25＇的第一削减开口2511＇依次增加对称的两个第二凹槽212的暴露；第二时段n2中最后一次削减所采用的削减掩模25＇的第一削减开口2511＇暴露出第一凹槽211和第一组第二凹槽212中除最远离第一凹槽211的一对第二凹槽212以外的全部第二凹槽212。
[0292]
各次削减所采用的削减掩模25＇的两个第二削减开口2512＇由暴露出第二组第二凹槽212中的全部第二凹槽212开始逐渐减小；其中，在由最外侧的两个第二凹槽212指向第一凹槽211的方向d1上，各次削减所采用的削减掩模25＇的两个第二削减开口2512＇减少对称的两个第二凹槽212的暴露；第二时段n2中最后一次削减所采用的削减掩模25＇的两个第二削减开口2512＇暴露出第二组第二凹槽212中最靠近第一凹槽211的一对第二凹槽212。
[0293]
第三时段n3：削减所对应的削减掩模25＇的削减开口251＇暴露出第一凹槽211和第一组第二凹槽212，经过削减之后，第一组第二凹槽212的深度均大于第二组第二凹槽212的深度。
[0294]
在上述一些实施例中，通过控制削减的方法和顺序，能够在降低削减次数以及所使用的削减掩模的数量的条件下，得到上述三维存储器300的半导体结构1中的多个阶梯结构124。
[0295]
下面，本公开结合图24a～图24c以及图25a～图25c，以三维存储器300的半导体结构1中所有阶梯结构124的总数量为十二个(即六对，分别为g1-g10、g2-g9、g3-g8、g4-g7、g5-g6和b1-b2)，所有第一阶梯结构1242的总数量为两个(即一对，为b1-b2)，所有第二阶梯结构1243的总数量为十个(即五对，分别为g1-g10、g2-g9、g3-g8、g4-g7和g5-g6)为例，对上述多次削减的三个时段进行示意性说明。
[0296]
示例性的，在s3的分别在多个凹槽21内形成至少一个阶梯结构124的步骤之后，第
一部分p的结构如图18所示。
[0297]
在此基础上，在第一时段n1中，如图25a所示，第一次削减所采用的削减掩模25＇的削减开口251＇暴露出多个凹槽21中除最外侧的两个第二凹槽212以外的所有凹槽21(也即，b1-b2所对应的第一凹槽211以及g2-g9、g3-g8、g4-g7和g5-g6所对应的第二凹槽212)。在此基础上，第二阈值例如可以为八个(即g2-g9、g3-g8、g4-g7和g5-g6所对应的第二凹槽212)。
[0298]
此时，请参阅图25a，该第一时段n1仅进行一次削减。如图25a所示，该次削减所采用的削减掩模25＇的削减开口251＇暴露出b1-b2所对应的第一凹槽211以及g2-g9、g3-g8、g4-g7和g5-g6所对应的第二凹槽212，经过该次削减后的第一部分p的结构如图24a所示。
[0299]
需要说明的是，在第一时段n1结束之后，g1-g10的深度＜g2-g9、g3-g8、g4-g7、g5-g6的深度＜b1-b2的深度。
[0300]
同时，第一时段n1中最后一次削减所采用的削减掩模25＇的削减开口251＇暴露出的所有第二凹槽212中，除分别位于两侧的两个第二凹槽212以外的全部第二凹槽212(也即，g3-g8、g4-g7和g5-g6所对应的第二凹槽212)，分为靠近两个第一凹槽211(也即，b1-b2所对应的第一凹槽211)的第一组第二凹槽212(也即，g4-g7和g5-g6所对应的第二凹槽212)和远离两个第一凹槽211的第二组第二凹槽212(也即，g3-g8所对应的第二凹槽212)。
[0301]
在第二时段n2中，如图25b所示，第一次削减所对应的削减掩模25＇中，第一削减开口2511＇暴露出b1-b2所对应的第一凹槽211以及g5-g6所对应的第二凹槽212，两个第二削减开口2512＇分别暴露出g3-g8所对应的第二凹槽212。
[0302]
此时，如图25b所示，上述第二时段n2进行一次削减，也即，第一次削减，且第一次削减后的第一部分p的结构如图24b所示。
[0303]
需要说明的是，在第二时段n2结束之后，g1-g10的深度＜g2-g9和g4-g7的深度＜g3-g8和g5-g6的深度＜b1-b2的深度。
[0304]
在第三时段n3中，如图25c所示，削减所对应的削减掩模25＇的削减开口251＇暴露出第一凹槽211(也即，b1-b2所对应的第一凹槽211)和第一组第二凹槽212(也即，g4-g7和g5-g6所对应的第二凹槽212)，经过削减之后，如图24c所示，第一组第二凹槽212(也即，g4-g7和g5-g6所对应的第二凹槽212)的深度均大于第二组第二凹槽212(也即，g3-g8所对应的第二凹槽212)的深度。
[0305]
需要说明的是，第三时段n3中削减的深度大于第二时段n2中削减的深度。
[0306]
在第三时段n3结束之后，g1-g10的深度＜g2-g9的深度＜g3-g8的深度＜g4-g7的深度＜g5-g6的深度＜b1-b2的深度。
[0307]
在一些实施例中，请参阅图12k，该制作方法还包括：s6。
[0308]
s6、对第一部分p中形成有多个凹槽21的一侧表面进行图案化处理，以在每个凹槽21内形成沿第二方向y依次排列的多个分区组t。其中，每个分区组t包括沿第二方向y呈阶梯状排列的多个分区t。
[0309]
需要说明的是，上述一些实施例中的三维存储器300的制作方法，可以用于制作前述一些实施例提供的三维存储器300，制作得到的三维存储器300与前述一些实施例提供的三维存储器300具有相同的有益效果，此处不再赘述。
[0310]
在一些示例中，请参阅图12l，s6中的对第一部分p中形成有多个凹槽21的一侧表面进行图案化处理的步骤，包括：s61～s62。
[0311]
s61、如图27所示，在第一部分p中远离衬底111的一侧设置分区掩模27，分区掩模27包括多个分区开口271，多个分区开口271沿第二方向y依次排列。
[0312]
示例性的，上述分区掩模27可以是软掩模(例如，光致抗蚀剂掩模)。
[0313]
示例性的，在第一部分p中远离衬底111的一侧设置分区掩模27，可以是在阶梯区域掩模22远离衬底111的一侧设置分区掩模27。
[0314]
基于上述一些示例，设置分区掩模27的方法例如可以是通过旋涂在阶梯区域掩模22上涂覆光致抗蚀剂层，并且使用光刻和显影工艺对所涂覆的光致抗蚀剂层进行图案化，以形成分区掩模27。
[0315]
此外，容易理解的是，分区开口271的数目取决于所需要设置的分区组t的数目。
[0316]
s62、基于分区掩模27，通过循环进行的刻蚀-修整工艺，形成多个分区组t。其中，上述s62得到的分区组t如图26所示。
[0317]
需要说明的是，上述分区掩模27的多个分区开口271例如可以是在循环进行的刻蚀-修整工艺中进行修整(例如，递增地和向内地刻蚀)的，在这种情况下，每次修整均能使多个分区开口271扩大，进而使叠层结构12’中被多个分区开口271暴露的部分扩大，用于在第二方向y上形成多个分区组t。
[0318]
其中，每次修整例如可以通过例如可以通过湿法刻蚀工艺和/或干法刻蚀工艺来进行。每次修整的尺寸例如可以通过修整速率和/或修整时间来控制，并且可以与所对应产生的分区t的尺寸直接相关。示例性的，每次修整的尺寸均大致相同。
[0319]
上述循环进行的刻蚀-修整工艺中的每次刻蚀例如可以是对该次刻蚀时叠层结构12＇中被分区掩模27的多个分区开口271所暴露的部分进行刻蚀。需要说明的是，刻蚀时分区掩模27的多个分区开口271，例如可以是未经修整的多个分区开口271(也即，首次刻蚀所对应的分区掩模27的多个分区开口271)，也可以是经过对应次数修整后的多个分区开口271(也即，除首次刻蚀以外的其他次刻蚀所分别对应的多个分区开口271)。
[0320]
其中，每次刻蚀例如可以通过湿法刻蚀工艺和/或干法刻蚀工艺来去除叠层结构12＇中被每次刻蚀所对应的分区掩模27的多个分区开口271所暴露的部分中的一定厚度。每次刻蚀的厚度例如可以通过刻蚀速率和/或刻蚀时间进行控制。示例性的，每次刻蚀的厚度例如可以大致相同。例如，每次刻蚀的厚度例如可以与栅极介质层121或栅极牺牲层122＇的厚度大致相同。
[0321]
此外，上述循环进行的刻蚀-修整工艺中的刻蚀的次数和修整的次数均取决于每个分区组t中分区t的数目。
[0322]
示例性的，如图27所示，每个分区组t中分区t的数目为四个，在这种情况下，刻蚀的次数为三次，修整的次数为两次。
[0323]
容易理解的是，每个分区组t中分区t的数目越多，则每个阶梯结构124中的台阶1241的数量越多。
[0324]
综上所述，本公开的一些实施例提供的三维存储器300的制作方法，通过先对第一部分远离衬底111的一侧表面进行图案化处理以形成多个凹槽，并分别在多个凹槽内形成至少一个阶梯结构，能够在叠层结构中深度较小的地方形成阶梯结构124，这样能够减小阶梯结构124在制作时与周围的墙结构128之间的高度差，在此基础上，再对所有阶梯结构124中的至少部分阶梯结构124分别进行至少一次削减以使所有阶梯结构124的高度沿第一方
向x先降低后升高，能够在保证多个阶梯结构124的高度变化满足要求的条件下，避免由于阶梯结构124与周围的墙结构128之间的高度差过大而出现因材料沉积所导致的显影问题，从而提高三维存储器300的良率。
[0325]
此外，上述一些实施例中的三维存储器300的制作方法，可以用于制作前述一些实施例的三维存储器300，该三维存储器300中的半导体结构1中设置有沿第一方向x依次间隔排列的多个墙结构128，这样能够利用多个墙结构128协助多个阶梯结构124对绝缘填充层13进行支撑，也即，利用多个墙结构128分担了绝缘填充层13所施加的压力，避免了因绝缘填充层13对多个阶梯结构124施加的压力过大而导致的多个阶梯结构124发生形变的问题，从而提高了三维存储器300的良率和可靠性。并且，由于在每个墙结构128沿第一方向x的至少一侧限定出通槽s，能够为制作半导体结构1时的栅极替换工艺提供更大的操作空间，从而降低了栅极替换工艺的复杂程度。此外，由于半导体结构1中设置有沿第一方向x依次间隔排列的多个墙结构128，因此还能够提高后续对绝缘填充层124进行化学机械研磨工艺时所去除的膜层厚度的均一性。
[0326]
并且，由于本公开的一些实施例中的三维存储器300中并未设置沿第一方向x延伸的第一支撑墙126，在此基础上，即使台阶区ss中相邻的两层栅极导电层122之间发生漏电，也无法通过第一支撑墙126导出至存储堆叠结构12中位于存储区c的部位，从而避免了漏电的问题，降低了三维存储器300的制作工艺的难度。
[0327]
以上所述仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。