半导体器件的制作方法

1.本发明构思涉及半导体器件，更具体地，涉及包括场效应晶体管的半导体器件。


背景技术：

2.半导体器件包括集成电路，该集成电路包括金属氧化物半导体场效应晶体管(mosfet)。随着半导体器件的尺寸和设计规则逐渐减小，mosfet的尺寸可以按比例缩小。mosfet的按比例缩小可能使半导体器件的工作特性退化。因此，已经进行各种研究来开发制造具有优异性能的半导体器件的方法，同时克服由半导体器件的高集成引起的限制。


技术实现要素：

3.本发明构思的一些实施方式提供一种具有改善的电特性的半导体器件。
4.根据本发明构思的一些实施方式，一种半导体器件可以包括：在基板上的多个晶体管；在晶体管上的第一层间电介质层；在第一层间电介质层中的多个第一通路；在第一层间电介质层上的第二层间电介质层；以及在第二层间电介质层中的第一电源线和第一下部线，电连接到第一通路中的相应的第一通路。第一电源线的在第一方向上的第一宽度可以大于第一下部线的在第一方向上的第二宽度。第一电源线可以包括第一金属材料。第一下部线可以包括第二金属材料。第一通路可以包括第三金属材料。第一金属材料、第二金属材料和第三金属材料可以彼此不同。
5.根据本发明构思的一些实施方式，一种半导体器件可以包括：在基板上的多个晶体管；在晶体管上的第一层间电介质层；在第一层间电介质层中的多个第一通路；在第一层间电介质层上的第二层间电介质层；以及在第二层间电介质层中的第一电源线和第一下部线，电连接到第一通路中的相应第一通路。第一电源线在第一方向上的最小宽度可以大于第一下部线在第一方向上的最小宽度。第一电源线的在顶表面处的宽度可以大于第一电源线的在底表面处的宽度。第一下部线的在顶表面处的宽度可以小于第一下部线的在底表面处的宽度。
6.根据本发明构思的一些实施方式，一种半导体器件可以包括：基板，包括有源区；在有源区上限定多个有源图案的器件隔离层，其中器件隔离层在每个有源图案的下部侧壁上，以及其中每个有源图案的上部从器件隔离层向上突出；在每个有源图案的上部的一对源极/漏极图案；在该对源极/漏极图案之间的沟道图案；在沟道图案上并在第一方向上延伸的栅电极；在栅电极的侧部上的栅极间隔物，该栅极间隔物沿着栅电极在第一方向上延伸；在栅电极和沟道图案之间以及在栅电极和栅极间隔物之间的栅极电介质层；在栅电极的顶表面上的栅极盖图案，该栅极盖图案沿着栅电极在第一方向上延伸；在栅极盖图案上的第一层间电介质层；穿透第一层间电介质层并与至少一个源极/漏极图案电连接的有源接触；在第一层间电介质层上的第二层间电介质层；在第二层间电介质层中的多个第一通路；在第二层间电介质层上的第一蚀刻停止层；在第一蚀刻停止层上的第三层间电介质层；以及在第三层间电介质层中的第一电源线和第一下部线，电连接到第一通路中的相应第一
通路。第一电源线的在第一方向上的第一宽度可以大于第一下部线的在第一方向上的第二宽度。第一电源线可以包括第一金属材料。第一下部线可以包括第二金属材料。第一通路可以包括第三金属材料。第一金属材料、第二金属材料和第三金属材料可以彼此不同。
附图说明
7.图1示出根据本发明构思的一些实施方式的半导体器件的平面图。
8.图2a、图2b、图2c和图2d示出分别沿着图1的线a-a'、b-b'、c-c'和d-d'截取的剖视图。
9.图2e和图2f示出分别沿着图1的线c-c'和d-d'截取的剖视图，显示出根据本发明构思的一些实施方式的半导体器件。
10.图3示出显示图2d的部分a的放大图。
11.图4、图6、图8、图10、图13和图15示出显示根据本发明构思的一些实施方式的制造半导体器件的方法的平面图。
12.图5、图7a、图9a、图11a、图14a和图16a分别示出沿着图4、图6、图8、图10、图13和图15的线a-a'截取的剖视图。
13.图7b、图9b、图11b、图14b和图16b分别示出沿着图6、图8、图10、图13和图15的线b-b'截取的剖视图。
14.图9c、图11c和图14c分别示出沿着图8、图10和图13的线c-c'截取的剖视图。
15.图9d、图11d和图14d分别示出沿着图8、图10和图13的线d-d'截取的剖视图。
16.图12a、图12b、图12c和图12d示出分别沿着图10的线a-a'、b-b'、c-c'和d-d'截取的剖视图，显示出根据本发明构思的一些实施方式的制造半导体器件的方法。
17.图17a、图17b、图17c和图17d示出分别沿着图15的线a-a'、b-b'、c-c'和d-d'截取的剖视图，显示出根据本发明构思的一些实施方式的制造半导体器件的方法。
18.图18a、图18b、图18c和图18d示出分别沿着图1的线a-a'、b-b'、c-c'和d-d'截取的剖视图，显示出根据本发明构思的一些实施方式的半导体器件。
具体实施方式
19.图1示出根据本发明构思的一些实施方式的半导体器件的平面图。图2a、图2b、图2c和图2d示出分别沿着图1的线a-a'、b-b'、c-c'和d-d'截取的剖视图。
20.参照图1、图2a、图2b、图2c和图2d，逻辑单元lc可以提供在基板100上。在本说明书中，语言“逻辑单元”可以意指执行一种或更多种特定功能的逻辑器件(例如反相器、触发器等)。例如，逻辑单元lc可以包括构成逻辑器件的晶体管和将晶体管彼此连接的布线。
21.基板100可以包括第一有源区pr和第二有源区nr。作为本发明构思的一示例实施方式，第一有源区pr可以是pmosfet区域，第二有源区nr可以是nmosfet区域。基板100可以是化合物半导体基板或者包含硅、锗或硅锗的半导体基板。例如，基板100可以是硅基板。
22.第一有源区pr和第二有源区nr可以由形成在基板100的上部的第二沟槽tr2限定。第二沟槽tr2可以位于第一有源区pr和第二有源区nr之间。第一有源区pr和第二有源区nr可以在第一方向d1上彼此间隔开，由第二沟槽tr2分隔开。第一有源区pr和第二有源区nr中的每个可以在与第一方向d1相交的第二方向d2上延伸。
23.第一有源图案ap1和第二有源图案ap2可以分别提供在第一有源区pr和第二有源区nr上。第一有源图案ap1和第二有源图案ap2可以在第二方向d2上彼此平行地延伸。第一有源图案ap1和第二有源图案ap2可以是基板100的在垂直方向(即第三方向d3)上突出的部分。第一沟槽tr1可以被限定在相邻的第一有源图案ap1之间和在相邻的第二有源图案ap2之间。第一沟槽tr1可以在深度上比第二沟槽tr2浅。
24.器件隔离层st可以至少部分地填充或完全地填充第一沟槽tr1和第二沟槽tr2。器件隔离层st可以包括硅氧化物层。第一有源图案ap1和第二有源图案ap2可以具有从器件隔离层st垂直地向上突出的上部(见图2d)。第一有源图案ap1和第二有源图案ap2中的每个可以在其上部具有鳍形状。器件隔离层st可以不覆盖或者可以不重叠第一有源图案ap1的上部和第二有源图案ap2的上部。器件隔离层st可以覆盖或重叠第一有源图案ap1的下部侧壁和第二有源图案ap2的下部侧壁。器件隔离层st可以与第一有源图案ap1的下部侧壁和第二有源图案ap2的下部侧壁接触。
25.第一源极/漏极图案sd1可以提供在第一有源图案ap1的上部。第一源极/漏极图案sd1可以是具有第一导电类型(例如p型)的杂质区域。第一沟道图案ch1可以插设在一对第一源极/漏极图案sd1之间。第二源极/漏极图案sd2可以提供在第二有源图案ap2的上部。第二源极/漏极图案sd2可以是具有第二导电类型(例如n型)的杂质区域。第二沟道图案ch2可以插设在一对第二源极/漏极图案sd2之间。
26.第一源极/漏极图案sd1和第二源极/漏极图案sd2可以是通过选择性外延生长工艺形成的外延图案。例如，第一源极/漏极图案sd1和第二源极/漏极图案sd2可以具有与第一沟道图案ch1和第二沟道图案ch2的顶表面共面的顶表面。作为另一示例，第一源极/漏极图案sd1和第二源极/漏极图案sd2可以具有比第一沟道图案ch1和第二沟道图案ch2的顶表面高的顶表面。
27.第一源极/漏极图案sd1可以包括其晶格常数大于基板100的半导体元素的晶格常数的半导体元素(例如sige)。因此，第一源极/漏极图案sd1可以向第一沟道图案ch1提供压应力。换句话说，第一源极/漏极图案sd1的晶格常数可以大于基板的晶格常数，使得第一源极/漏极图案sd1对在其间的沟道图案施加压应力。例如，第二源极/漏极图案sd2可以包括与基板100的半导体元素相同的半导体元素(例如si)。
28.栅电极ge可以被提供为在第一方向d1上延伸，同时与第一有源图案ap1和第二有源图案ap2交叉。栅电极ge可以沿着第二方向d2以第一节距p1排布。栅电极ge可以垂直地重叠第一沟道图案ch1和第二沟道图案ch2。在剖视图中，每个栅电极ge可以围绕第一沟道图案ch1和第二沟道图案ch2中的每个的顶表面和相对的侧壁。
29.返回参照图2d，栅电极ge可以在第一沟道图案ch1的第一顶表面ts1上和在第一沟道图案ch1的至少一个第一侧壁sw1上。栅电极ge可以在第二沟道图案ch2的第二顶表面ts2上和在第二沟道图案ch2的至少一个第二侧壁sw2上。例如，根据一些实施方式的晶体管可以是三维场效应晶体管(例如finfet)，其中栅电极ge三维地围绕第一沟道图案ch1和第二沟道图案ch2。
30.返回参照图1、图2a、图2b、图2c和图2d，一对栅极间隔物gs可以设置在每个栅电极ge的相对侧壁上。栅极间隔物gs可以沿着栅电极ge在第一方向d1上延伸。栅极间隔物gs可以具有比栅电极ge的顶表面高的顶表面。栅极间隔物gs的顶表面可以与将在下面描述的第
一层间电介质层110的顶表面共面。栅极间隔物gs可以包括选自sicn、sicon和sin中的至少一种。在一些实施方式中，栅极间隔物gs可以每个包括由选自sicn、sicon和sin中的至少两种形成的多层。
31.栅极盖图案gp可以提供在每个栅电极ge上。栅极盖图案gp可以沿着栅电极ge在第一方向d1上延伸。栅极盖图案gp可以包括相对于将在下面描述的第一层间电介质层110和第二层间电介质层120具有蚀刻选择性的材料。例如，栅极盖图案gp可以包括选自sion、sicn、sicon和sin中的至少一种。
32.栅极电介质层gi可以插设在栅电极ge和第一有源图案ap1之间以及在栅电极ge和第二有源图案ap2之间。栅极电介质层gi可以沿着覆盖栅极电介质层gi的栅电极ge的底表面延伸。例如，栅极电介质层gi可以覆盖或重叠第一沟道图案ch1的第一顶表面ts1和第一侧壁sw1。栅极电介质层gi可以覆盖或重叠第二沟道图案ch2的第二顶表面ts2和第二侧壁sw2。栅极电介质层gi可以覆盖或重叠位于栅电极ge下面的器件隔离层st的顶表面(见图2d)。
33.在本发明构思的一些实施方式中，栅极电介质层gi可以包括其介电常数大于硅氧化物层的介电常数的高k电介质材料。例如，高k电介质材料可以包括选自铪氧化物、铪硅氧化物、铪锆氧化物、铪钽氧化物、镧氧化物、锆氧化物、锆硅氧化物、钽氧化物、钛氧化物、钡锶钛氧化物、钡钛氧化物、锶钛氧化物、锂氧化物、铝氧化物、铅钪钽氧化物和铅锌铌酸盐中的至少一种。
34.在一些实施方式中，根据本发明构思的半导体器件可以包括使用负电容器的负电容场效应晶体管。例如，栅极电介质层gi可以包括具有铁电特性的铁电材料层和具有顺电特性的顺电材料层。
35.铁电材料层可以具有负电容，顺电材料层可以具有正电容。例如，当两个或更多个电容器串联连接时，并且当每个电容器具有正电容时，总电容可以被减小为小于每个电容器的电容。相反，当串联连接的两个或更多个电容器中的至少一个具有负电容时，总电容可以具有增大为比每个电容器的电容的绝对值大的正值。
36.当具有负电容的铁电材料层串联连接到具有正电容的顺电材料层时，串联连接的铁电材料层和顺电材料层的总电容可以增大。总电容的增大可以用于允许包括铁电材料层的晶体管在室温具有小于约60mv/decade的亚阈值摆幅。
37.铁电材料层可以具有铁电性能。铁电材料层可以包括例如选自铪氧化物、铪锆氧化物、钡锶钛氧化物和铅锆钛氧化物中的至少一种。例如，铪锆氧化物可以是其中铪氧化物掺有锆(zr)的材料。作为另一示例，铪锆氧化物可以是铪(hf)、锆(zr)和氧(o)的化合物。
38.铁电材料层可以进一步包括掺入其中的杂质。例如，该杂质可以包括选自铝(al)、钛(ti)、铌(nb)、镧(la)、钇(y)、镁(mg)、硅(si)、钙(ca)、铈(ce)、镝(dy)、铒(er)、钆(gd)、锗(ge)、钪(sc)、锶(sr)和锡(sn)中的至少一种。铁电材料层中包含的杂质的种类可以根据在铁电材料层中包含什么样的铁电材料而改变。
39.当铁电材料层包括铪氧化物时，铁电材料层可以包括诸如钆(gd)、硅(si)、锆(zr)、铝(al)和钇(y)的杂质中的至少一种。
40.当杂质是铝(al)时，铁电材料层可以包括约3至8原子百分比的铝。在本说明书中，杂质的比率可以是铝与铪和铝之和的比率。
41.当杂质包括硅(si)时，铁电材料层可以包括约2至10原子百分比(at％)的硅。当杂质包括钇(y)时，铁电材料层可以包括约2至10原子百分比的钇。当杂质包括钆(gd)时，铁电材料层可以包括约1至7原子百分比的钆。当杂质包括锆(zr)时，铁电材料层可以包括约50至80原子百分比的锆。
42.顺电材料层可以具有顺电特性。顺电材料层可以包括例如选自硅氧化物和高k金属氧化物中的至少一种。顺电材料层中包括的金属氧化物可以包括例如选自铪氧化物、锆氧化物和铝氧化物中的至少一种，但是本发明构思不限于此。
43.铁电材料层和顺电材料层可以包括相同的材料。铁电材料层可以具有铁电性能，但是顺电材料层可以不具有铁电性能。例如，当铁电材料层和顺电材料层包括铪氧化物时，铁电材料层中包括的铪氧化物可以具有与顺电材料层中包括的铪氧化物的晶体结构不同的晶体结构。
44.铁电材料层可以具有拥有铁电特性的厚度。铁电材料层的厚度可以在例如从约0.5nm至约10nm的范围内，但是本发明构思不限于此。由于铁电材料具有其自身的表现出铁电特性的临界厚度，所以铁电材料层的厚度可以取决于铁电材料。
45.例如，栅极电介质层gi可以包括单个铁电材料层。作为另一示例，栅极电介质层gi可以包括彼此间隔开的多个铁电材料层。栅极电介质层gi可以具有堆叠结构，其中多个铁电材料层与多个顺电材料层交替地堆叠。
46.栅电极ge可以包括第一层和在第一层上的第二层。第一层可以在栅极电介质层gi上，并可以与第一沟道图案ch1和第二沟道图案ch2相邻。第一层可以包括控制晶体管的阈值电压的功函数金属。第一层的厚度和成分可以被调节以实现期望的阈值电压。
47.第一层可以包括金属氮化物。例如，第一层可以包括氮和选自钛(ti)、钽(ta)、铝(al)、钨(w)和钼(mo)的至少一种金属。第一层可以进一步包括碳。第一层可以包括多个堆叠的功函数金属层。
48.第二层可以包括其电阻低于第一层的电阻的金属。例如，第二层可以包括选自钨(w)、铝(al)、钛(ti)和钽(ta)中的至少一种金属。
49.第一层间电介质层110可以提供在基板100上。第一层间电介质层110可以覆盖或重叠栅极间隔物gs以及第一源极/漏极图案sd1和第二源极/漏极图案sd2。第一层间电介质层110可以具有与栅极盖图案gp的顶表面和栅极间隔物gs的顶表面基本上共面的顶表面。第一层间电介质层110可以在其上提供有覆盖或重叠栅极盖图案gp的第二层间电介质层120。第三层间电介质层130可以提供在第二层间电介质层120上。第四层间电介质层140可以提供在第三层间电介质层130上。例如，第一层间电介质层110至第四层间电介质层140可以包括硅氧化物层。
50.再次参照图1，逻辑单元lc可以具有在第二方向d2上彼此面对的相对两侧，并且一对分隔结构db可以提供在逻辑单元lc的相对两侧上。分隔结构db可以平行于栅电极ge在第一方向d1上延伸。分隔结构db及其相邻的栅电极ge可以以第一节距p1排布。
51.分隔结构db可以穿透第一层间电介质层110和第二层间电介质层120，并可以延伸到第一有源图案ap1和第二有源图案ap2中。分隔结构db可以穿透第一有源图案ap1和第二有源图案ap2中的每个的上部。分隔结构db可以将逻辑单元lc的第一有源区pr和第二有源区nr与相邻逻辑单元的有源区分隔开。
52.有源接触ac可以被提供为穿透第一层间电介质层110和第二层间电介质层120并相应地与第一源极/漏极图案sd1和第二源极/漏极图案sd2电连接。每个有源接触ac可以提供在一对栅电极ge之间或在分隔结构db和与其相邻的栅电极ge之间。
53.有源接触ac可以是自对准接触。例如，栅极盖图案gp和栅极间隔物gs可以用于以自对准方式形成有源接触ac。例如，有源接触ac可以覆盖或重叠栅极间隔物gs的侧壁的至少一部分。尽管没有示出，但是有源接触ac可以部分地覆盖或部分地重叠栅极盖图案gp的顶表面的一部分。
54.硅化物图案sc可以插设在有源接触ac和第一源极/漏极图案sd1之间以及在有源接触ac和第二源极/漏极图案sd2之间。有源接触ac可以通过硅化物图案sc电连接到第一源极/漏极图案sd1和第二源极/漏极图案sd2中的一个。硅化物图案sc可以包括金属硅化物，例如选自钛硅化物、钽硅化物、钨硅化物、镍硅化物和钴硅化物中的至少一种。
55.栅极接触gc可以被提供为穿透第二层间电介质层120和栅极盖图案gp并与栅电极ge连接。当在平面图中观看时，栅极接触gc可以设置在第一有源区pr和第二有源区nr之间。栅极接触gc可以具有与栅电极ge的顶表面接触的底表面。栅极接触gc可以具有与第二层间电介质层120的顶表面共面的顶表面。
56.有源接触ac和栅极接触gc中的每个可以包括导电图案fm和围绕导电图案fm的阻挡图案bm。例如，导电图案fm可以包括选自铝、铜、钨、钼和钴的至少一种金属。阻挡图案bm可以覆盖或重叠导电图案fm的侧壁和底表面。阻挡图案bm可以包括金属层和金属氮化物层。金属层可以包括选自钛、钽、钨、镍、钴和铂中的至少一种。金属氮化物层可以包括选自钛氮化物(tin)层、钽氮化物(tan)层、钨氮化物(wn)层、镍氮化物(nin)层、钴氮化物(con)层和铂氮化物(ptn)层中的至少一种。
57.第一布线层m1可以提供在第二层间电介质层120上。第二布线层m2可以提供在第一布线层m1上。下面将参照图3进一步详细讨论第一布线层m1和第二布线层m2。
58.图3示出显示图2d的部分a的放大图。下面将省略重复的描述，并且第一布线层和第二布线层将在下面详细讨论。
59.参照图3连同图1和图2d，第一布线层m1可以包括第三层间电介质层130、第一蚀刻停止层135、第四层间电介质层140、第一电源线pil1和第二电源线pil2、第一下部线il1至第五下部线il5(第一下部线il1、第二下部线il2、第三下部线il3、第四下部线il4和第五下部线il5)以及第一通路vi1。
60.第一通路vi1可以提供在第三层间电介质层130中。第一通路vi1可以穿透第三层间电介质层130和第一蚀刻停止层135。第一通路vi1可以插设在有源接触ac与第一电源线pil1和第二电源线pil2之间。第一通路vi1可以插设在第一下部线lil1至第五下部线lil5与有源接触ac和栅极接触gc之间。每个第一通路vi1可以具有与第三层间电介质层130直接接触的侧表面。第一通路vi1可以包括与第一电源线pil1和第二电源线pil2的材料以及第一下部线lil1至第五下部线lil5的材料不同的材料。例如，第一通路vi1可以包括金属材料，诸如钌(ru)、钼(mo)、钴(co)或钨(w)。
61.每个第一通路vi1可以在第一方向d1上具有宽度w3，该宽度w3随着距第三层间电介质层130的顶表面的距离减小而增大。约1nm至约20nm的范围可以作为每个第一通路vi1在第一方向d1上的宽度w3给出。每个第一通路vi1在顶表面处的在第一方向d1上的宽度w3
可以大于每个第一通路vi1在底表面处的在第一方向d1上的宽度w3。每个第一通路vi1可以具有彼此面对的一对侧表面，并且每个侧表面相对于第三层间电介质层130的顶表面(或底表面)倾斜以使每个第一通路vi1具有朝向其底表面逐渐变窄的形状。第一下部线il1至第五下部线il5中的下布线(例如第三下部线lil3)的底表面在第一方向d1上的宽度w2可以等于第一通路vi1中的相应第一通路(例如，在第三下部线lil3下方的第一通路vi1)的在顶表面处的在第一方向d1上的宽度w3。
62.第一蚀刻停止层135可以提供在第三层间电介质层130上。第一蚀刻停止层135可以覆盖或重叠第三层间电介质层130的顶表面，但是可以不覆盖或可以不重叠第一通路vi1的顶表面。第一蚀刻停止层135可以包括金属氧化物层或金属氮化物层。金属氧化物层或金属氮化物层可以包含选自al、zr、y、hf和mo的至少一种金属。例如，第一蚀刻停止层135可以包括铝氧化物、铪氧化物、铪锆氧化物、铝氮化物、铪氮化物或铪锆氮化物。
63.参照图1和图2d，第一电源线pil1和第二电源线pil2可以提供在第四层间电介质层140中。参照图1，第一电源线pil1和第二电源线pil2可以在第二方向d2上平行地延伸，同时穿过逻辑单元lc。第一电源线pil1和第二电源线pil2可以分别被供应电源电压，例如漏极电压vdd和源极电压vss。
64.如图1所示，逻辑单元lc可以包括在第二方向d2上延伸的第一单元边界cb1。在逻辑单元lc上，第二单元边界cb2可以被限定在与限定第一单元边界cb1的位置相对的位置上。第一单元边界cb1可以在其上提供有第一电源线pil1，漏极电压vdd被施加到该第一电源线pil1。例如，被施加漏极电压vdd的第一电源线pil1可以沿着第一单元边界cb1在第二方向d2上延伸。第二单元边界cb2可以在其上提供有第二电源线pil2，源极电压vss或接地电压被施加到第二电源线pil2。例如，被施加源极电压vss的第二电源线pil2可以沿着第二单元边界cb2在第二方向d2上延伸。
65.第一电源线pil1和第二电源线pil2中的每个可以包括第一阻挡金属图案bap1和在第一阻挡金属图案bap1上的第一金属图案mep1。第一阻挡金属图案bap1可以具有字母u形。第一阻挡金属图案bap1可以具有处于与第四层间电介质层140的顶表面的水平基本上相同的水平的顶表面。第一阻挡金属图案bap1可以直接接触第四层间电介质层140。
66.第一阻挡金属图案bap1可以增大第一金属图案mep1和第四层间电介质层140之间的粘附力。第一阻挡金属图案bap1可以用作防止金属成分从第一金属图案mep1扩散到第四层间电介质层140中的阻挡物。第一阻挡金属图案bap1可以包括选自钽氮化物(tan)层、钛氮化物(tin)层、钽氧化物(tao)层、钛氧化物(tio)层、锰氮化物(mnn)层和锰氧化物(mno)层中的至少一种。
67.第一阻挡金属图案bap1可以提供在第一金属图案mep1上。第一阻挡金属图案bap1可以覆盖第一金属图案mep1的底表面和相对的侧壁，或在第一金属图案mep1的底表面和相对的侧壁上。第一金属图案mep1可以具有处于与第四层间电介质层140的顶表面的水平基本上相同或比其更低的水平的顶表面。尽管没有示出，但是第一金属图案mep1可以具有凸起的顶表面。
68.第一金属图案mep1可以具有比第一阻挡金属图案bap1的体积大的体积。第一金属图案mep1可以包括与第一通路vi1的材料和第一下部线lil1至第五下部线lil5的材料不同的材料。第一金属图案mep1可以包括例如铜(cu)、钌(ru)、钴(co)、钨(w)或钼(mo)。
69.第一电源线pil1和第二电源线pil2中的每个在第一方向d1上的宽度w1可以大于每个第一通路vi1在第一方向d1上的宽度w3和第一下部线lil1至第五下部线lil5中的每个在第一方向d1上的宽度w2。第一电源线pil1和第二电源线pil2中的每个在第一方向d1上的宽度w1可以随着距第四层间电介质层140的顶表面的距离减小而增大。例如，第一电源线pil1的在顶表面pil1a处在第一方向d1上的宽度w1可以大于第一电源线pil1的在底表面pil1b处在第一方向d1上的宽度w1。约20nm至约100nm的范围可以作为第一电源线pil1和第二电源线pil2中的每个在第一方向d1上的宽度w1给出。第一电源线pil1和第二电源线pil2中的每个可以具有一对彼此面对的侧表面，并且每个侧表面相对于第四层间电介质层140的顶表面(或底表面)倾斜以使第一电源线pil1和第二电源线pil2中的每个具有朝向其底表面逐渐变窄的形状。
70.第一下部线lil1至第五下部线lil5可以提供在第四层间电介质层140中。第一下部线lil1至第五下部线lil5可以插设在第一通路vi1和第二通路vi2之间。第一下部线lil1至第五下部线lil5中的每个可以具有与第四层间电介质层140直接接触的侧表面。第一下部线lil1至第五下部线lil5可以设置在第一电源线pil1和第二电源线pil2之间。
71.如图1所示，第一下部线lil1至第五下部线lil5可以在第二方向d2上平行地延伸。当在平面图中观看时，第一下部线lil1至第五下部线lil5中的每个可以具有线性或条形状。第一下部线lil1至第五下部线lil5可以沿着第一方向d1以第二节距p2排布。第二节距p2可以小于第一节距p1。
72.第一下部线lil1至第五下部线lil5中的每个可以包括与第一通路vi1的材料以及第一电源线pil1和第二电源线pil2的材料不同的材料。例如，第一下部线lil1至第五下部线lil5可以包括金属材料，诸如钌(ru)、钼(mo)、钴(co)或钨(w)。
73.第一下部线lil1至第五下部线lil5中的每个在第一方向d1上的宽度w2可以随着距第四层间电介质层140的顶表面的距离减小而减小。例如，约1nm至约20nm的范围可以作为第一下部线lil1至第五下部线lil5中的每个在第一方向d1上的宽度w2给出。例如，第一下部线lil1至第五下部线lil5当中的一个第三下部线lil3的在顶表面lil3a处的在第一方向d1上的宽度w2可以小于第一下部线lil1至第五下部线lil5当中的所述一个第三下部线lil3的在底表面lil3b处的在第一方向d1上的宽度w2。第一下部线lil1至第五下部线lil5中的每个可以具有一对彼此面对的侧表面，并且每个侧表面相对于第四层间电介质层140的顶表面(或底表面)倾斜以使得第一下部线lil1至第五下部线lil5中的每个具有朝向其顶表面逐渐变窄的形状。
74.根据一些实施方式，第一通路vi1、第一下部线lil1至第五下部线lil5以及第一电源线pil1和第二电源线pil2可以各自包括彼此不同的金属材料。例如，第一电源线pil1和第二电源线pil2可以包括铜(cu)，第一通路vi1可以包括钼(mo)，第一下部线lil1至第五下部线lil5可以包括钌(ru)。作为另一示例，第一电源线pil1和第二电源线pil2可以包括铜(cu)，第一通路vi1可以包括钌(ru)，第一下部线lil1至第五下部线lil5可以包括钼(mo)。
75.包括在通路和布线中的金属材料的电阻率越低，通路和布线的电导率越高。电阻率可以在功能上取决于通路和布线的宽度。因此，当通路和布线具有彼此不同的宽度时，通路和布线可以通过选择单位宽度(per width)的电阻率小的材料来形成。根据本发明构思的一些实施方式，包括在具有相对较小的宽度的通路和下部线中的金属材料可以不同于包
括在具有相对较大的宽度的电源线中的金属材料。因此，可以形成具有增大的电导率的通路和布线。
76.仍然参照图1、图2d和图3，第二布线层m2可以提供在第一布线层m1上。第二布线层m2可以包括第五层间电介质层150、第二蚀刻停止层155、第六层间电介质层160、第二通路vi2以及第一上部线uil1至第三上部线uil3(第一上布线uil1、第二上布线uil2和第三上布线uil3)。
77.第五层间电介质层150可以提供在第四层间电介质层140上。第二蚀刻停止层155可以覆盖或重叠第五层间电介质层150的顶表面。第二通路vi2可以提供在第五层间电介质层150中。第二通路vi2可以穿透第五层间电介质层150和第二蚀刻停止层155。第二通路vi2可以插设在第一下部线lil1至第五下部线lil5与第一上部线uil1至第三上部线uil3之间。每个第二通路vi2可以具有与第五层间电介质层150直接接触的侧表面。第二通路vi2可以包括与第一电源线pil1和第二电源线pil2的材料以及第一下部线lil1至第五下部线lil5的材料不同的材料。例如，第二通路vi2可以包括金属材料，诸如钌(ru)、钼(mo)、钴(co)或钨(w)。第二通路vi2可以包括与第一通路vi1的材料相同或不同的材料。
78.每个第二通路vi2可以具有在第一方向d1上的宽度，该宽度随着距第五层间电介质层150的顶表面的距离减小而增大。约1nm至约20nm的范围可以作为每个第二通路vi2在第一方向d1上的宽度给出。每个第二通路vi2的在顶表面处的在第一方向d1上的宽度可以大于每个第二通路vi2的在底表面处的在第一方向d1上的宽度。每个第二通路vi2可以具有一对侧表面，并且该对侧表面彼此面对，并且每个侧表面相对于第五层间电介质层150的顶表面(或底表面)倾斜以使得每个第二通路vi2具有朝向其底表面逐渐变窄的形状。
79.第一上部线uil1至第三上部线uil3可以提供在第二蚀刻停止层155上。例如，第一上部线uil1至第三上部线uil3可以提供在第六层间电介质层160中。第一上部线uil1至第三上部线uil3中的每个可以具有与第六层间电介质层160直接接触的侧表面。第一上部线uil1至第三上部线uil3可以在第一方向d1上平行地延伸。当在平面图中观看时，第一上部线uil1至第三上部线uil3中的每个可以具有线性或条形状。例如，第一上部线uil1至第三上部线uil3可以沿着第二方向d2彼此间隔开地设置。
80.第一上部线uil1至第三上部线uil3可以包括与第一通路vi1的材料、第二通路vi2的材料以及第一电源线pil1和第二电源线pil2的材料不同的材料。例如，第一上部线uil1至第三上部线uil3可以包括金属材料，诸如钌(ru)、钼(mo)、钴(co)或钨(w)。
81.第一上部线uil1至第三上部线uil3中的每个可以具有在第二方向d2上的宽度，该宽度随着距第六层间电介质层160的顶表面的距离减小而减小。例如，约1nm至约20nm的范围可以作为第一上部线uil1至第三上部线uil3中的每个在第二方向d2上的宽度给出。例如，第一上部线uil1至第三上部线uil3中的一个的在顶表面处的在第二方向d2上的宽度可以小于第一上部线uil1至第三上部线uil3中的所述一个的在底表面处的在第二方向d2上的宽度。第一上部线uil1至第三上部线uil3中的每个可以具有一对侧表面，该对侧表面彼此面对并且每个侧表面相对于第六层间电介质层160的顶表面(或底表面)倾斜以使得第一上部线uil1至第三上部线uil3中的每个具有朝向其顶表面逐渐变窄的形状。
82.第一层间电介质层110、第二层间电介质层120、第三层间电介质层130、第四层间电介质层140、第五层间电介质层150和第六层间电介质层160可以包括相同的电介质材料，
第二蚀刻停止层155可以包括与第一蚀刻停止层135的材料相同的材料。
83.图2e和图2f示出分别沿着图1的线c-c'和d-d'截取的剖视图，显示出根据本发明构思的一些实施方式的半导体器件。在下面的实施方式中，将进行省略以避免对参照图1、图2a至图2d和图3讨论的部件的重复描述，并将详细讨论差异。
84.参照图2e和图2f，第一布线层m1可以包括第一电源线pil1和第二电源线pil2。例如，第一电源线pil1和第二电源线pil2可以穿透第三层间电介质层130、第一蚀刻停止层135和第四层间电介质层140。第一电源线pil1和第二电源线pil2可以使它们的顶表面与第四层间电介质层140的顶表面共面，并可以使它们的底表面与对应的有源接触ac直接接触。
85.第一电源线pil1和第二电源线pil2中的每个可以包括第一阻挡金属图案bap1和在第一阻挡金属图案bap1上的第一金属图案mep1。第一阻挡金属图案bap1可以具有字母u形。第一阻挡金属图案bap1可以具有处于与第四层间电介质层140的顶表面的水平基本上相同的水平的顶表面。第一阻挡金属图案bap1可以直接接触第四层间电介质层140、第一蚀刻停止层135和第三层间电介质层130。
86.第一阻挡金属图案bap1可以提供在第一金属图案mep1上。第一阻挡金属图案bap1可以覆盖或重叠第一金属图案mep1的底表面和相对的侧壁。第一金属图案mep1可以具有处于与第四层间电介质层140的顶表面的水平基本上相同或比其低的水平的顶表面。尽管没有示出，但是第一金属图案mep1可以具有凸起的顶表面。第一电源线pil1和第二电源线pil2中的每个可以具有一对侧表面，该对侧表面彼此面对并且每个侧表面相对于第四层间电介质层140的顶表面(或底表面)倾斜以使第一电源线pil1和第二电源线pil2中的每个具有朝向其底表面逐渐变窄的形状。
87.图4、图6、图8、图10、图13和图15示出显示了根据本发明构思的一些实施方式的制造半导体器件的方法的平面图。图5、图7a、图9a、图11a、图14a和图16a分别示出沿着图4、图6、图8、图10、图13和图15的线a-a'截取的剖视图。图7b、图9b、图11b、图14b和图16b分别示出沿着图6、图8、图10、图13和图15的线b-b'截取的剖视图。图9c、图11c和图14c分别示出沿着图8、图10和图13的线c-c'截取的剖视图。图9d、图11d和图14d分别示出沿着图8、图10和图13的线d-d'截取的剖视图。图12a、图12b、图12c和图12d示出分别沿着图10的线a-a'、b-b'、c-c'和d-d'截取的剖视图，显示了根据本发明构思的一些实施方式的制造半导体器件的方法。图17a、图17b、图17c和图17d示出分别沿着图15的线a-a'、b-b'、c-c'和d-d'截取的剖视图，显示了根据本发明构思的一些实施方式的制造半导体器件的方法。
88.参照图4和图5，可以提供包括第一有源区pr和第二有源区nr的基板100。第一有源区pr和第二有源区nr可以在基板100上限定逻辑单元lc。
89.基板100可以被图案化以形成第一有源图案ap1和第二有源图案ap2。第一有源图案ap1可以形成在第一有源区pr上，第二有源图案ap2可以形成在第二有源区nr上。第一沟槽tr1可以形成在第一有源图案ap1中的相邻第一有源图案ap1之间和/或在第二有源图案ap2中的相邻第二有源图案ap2之间。基板100可以被图案化以在包括第一有源图案ap1的第一有源区pr和包括第二有源图案ap2的第二有源区nr之间形成第二沟槽tr2。相对于基板100，第二沟槽tr2可以形成得比第一沟槽tr1深。
90.可以在基板100上形成器件隔离层st，其填充第一沟槽tr1和第二沟槽tr2。器件隔离层st可以包括电介质材料，诸如硅氧化物层。器件隔离层st可以被凹陷直到第一有源图
案ap1的上部和第二有源图案ap2的上部被暴露。因此，第一有源图案ap1的上部和第二有源图案ap2的上部可以从器件隔离层st垂直地向上突出。
91.参照图6、图7a和图7b，牺牲图案pp可以形成为横跨第一有源图案ap1和第二有源图案ap2。每个牺牲图案pp可以形成为具有在第一方向d1延伸的线性或条形状。如图6所示，牺牲图案pp可以形成为沿着第二方向d2以第一节距p1排布。
92.例如，牺牲图案pp的形成可以包括在基板100的整个表面上形成牺牲层、在牺牲层上形成硬掩模图案ma以及使用硬掩模图案ma作为蚀刻掩模来图案化牺牲层。牺牲层可以包括多晶硅。
93.可以在每个牺牲图案pp的相对的侧壁上形成一对栅极间隔物gs。栅极间隔物gs的形成可以包括在基板100的整个表面上共形地形成栅极间隔物层以及各向异性地蚀刻栅极间隔物层。栅极间隔物层可以包括选自sicn、sicon和sin中的至少一种。在一些实施方式中，栅极间隔物层可以是包括选自sicn、sicon和sin中的至少两种的多层。
94.参照图8和图9a至图9d，第一源极/漏极图案sd1可以形成在第一有源图案ap1的上部。一对第一源极/漏极图案sd1可以形成在每个牺牲图案pp的相对两侧。
95.例如，第一凹陷rs1可以通过使用硬掩模图案ma和栅极间隔物gs作为蚀刻掩模来蚀刻第一有源图案ap1的上部来形成。在蚀刻第一有源图案ap1的上部期间，器件隔离层st可以在第一有源图案ap1之间凹陷(见图9c)。
96.第一源极/漏极图案sd1可以通过执行选择性外延生长工艺来形成，其中第一有源图案ap1的第一凹陷rs1的内壁被用作籽晶层。第一源极/漏极图案sd1的形成可以在一对第一源极/漏极图案sd1之间限定第一沟道图案ch1。例如，选择性外延生长工艺可以包括化学气相沉积(cvd)或分子束外延(mbe)。第一源极/漏极图案sd1可以包括其晶格常数大于基板100的半导体元素的晶格常数的半导体元素(例如sige)。每个第一源极/漏极图案sd1可以由多个半导体层形成。
97.例如，在用于形成第一源极/漏极图案sd1的选择性外延生长工艺期间，杂质可以被原位地注入。作为另一示例，杂质可以在形成第一源极/漏极图案sd1之后被注入到第一源极/漏极图案sd1中。第一源极/漏极图案sd1可以被掺杂以具有第一导电类型(例如p型)。
98.第二源极/漏极图案sd2可以形成在第二有源图案ap2的上部。一对第二源极/漏极图案sd2可以形成在每个牺牲图案pp的相对两侧。
99.例如，第二凹陷rs2可以通过使用硬掩模图案ma和栅极间隔物gs作为蚀刻掩模蚀刻第二有源图案ap2的上部来形成。第二源极/漏极图案sd2可以通过执行选择性外延生长工艺来形成，其中第二有源图案ap2的第二凹陷rs2的内壁用作籽晶层。第二源极/漏极图案sd2的形成可以在一对第二源极/漏极图案sd2之间限定第二沟道图案ch2。例如，第二源极/漏极图案sd2可以包括与基板100的半导体元素相同的半导体元素(例如si)。第二源极/漏极图案sd2可以被掺杂以具有第二导电类型(例如n型)。
100.可以执行不同的工艺以顺序地形成第一源极/漏极图案sd1和第二源极/漏极图案sd2。例如，第一源极/漏极图案sd1和第二源极/漏极图案sd2可以不同时地形成。
101.参照图10和图11a至图11d，第一层间电介质层110可以形成为覆盖或重叠第一源极/漏极图案sd1和第二源极/漏极图案sd2、硬掩模图案ma和栅极间隔物gs。例如，第一层间电介质层110可以包括硅氧化物层。
102.第一层间电介质层110可以被平坦化，直到牺牲图案pp的顶表面被暴露。可以采用回蚀刻或化学机械抛光(cmp)工艺来平坦化第一层间电介质层110。可以在平坦化工艺期间去除硬掩模图案ma。结果，第一层间电介质层110可以具有与牺牲图案pp的顶表面和栅极间隔物gs的顶表面共面的顶表面。
103.牺牲图案pp可以用相应的栅电极ge代替。例如，可以选择性地去除暴露的牺牲图案pp。牺牲图案pp的去除可以形成中空空间。栅极电介质层gi、栅电极ge和栅极盖图案gp可以形成在每个中空空间中。栅电极ge可以包括第一层和在第一层上的第二层。第一层可以由能够控制晶体管的阈值电压的功函数金属形成，第二层可以由其电阻低的金属形成。
104.第二层间电介质层120可以形成在第一层间电介质层110上。第二层间电介质层120可以包括硅氧化物层。有源接触ac可以形成为穿透第二层间电介质层120和第一层间电介质层110，并与第一源极/漏极图案sd1和第二源极/漏极图案sd2电连接。可以形成栅极接触gc以穿透第二层间电介质层120和栅极盖图案gp并与栅电极ge电连接。
105.一对分隔结构db可以形成在逻辑单元lc的相对两侧，该相对两侧在第二方向d2上彼此面对。分隔结构db可以形成为与形成在逻辑单元lc的相对两侧的栅电极ge重叠。例如，分隔结构db的形成可以包括形成穿透第一层间电介质层110和第二层间电介质层120并延伸到第一有源图案ap1和第二有源图案ap2中的孔、然后用电介质层填充该孔。
106.参照图12a至图12d，第一通路vi1可以形成为穿透第三层间电介质层130。第一通路vi1可以通过单镶嵌工艺形成。例如，第三层间电介质层130和第一蚀刻停止层135可以形成在第二层间电介质层120上。第一蚀刻停止层135可以被图案化以限定将在其上形成第一通路vi1的位置。第一蚀刻停止层135可以用作掩模来蚀刻第三层间电介质层130以形成第三沟槽tr3。可以执行原子层沉积(ald)工艺或化学气相沉积(cvd)工艺，以形成填充第三沟槽tr3并覆盖或重叠第一蚀刻停止层135的顶表面的第一金属材料层。可以对第一金属材料层执行化学机械抛光(cmp)工艺直到暴露第一蚀刻停止层135，这可以形成提供在第三沟槽tr3中的第一通路vi1。
107.参照图13和图14a至图14d，可以形成第一下部线lil1至第五下部线lil5和第四层间电介质层140。例如，可以执行物理气相沉积(pvd)工艺以在第一蚀刻停止层135上形成第二金属材料层。第二金属材料层可以覆盖或重叠第一蚀刻停止层135的顶表面和由第一蚀刻停止层135暴露的第一通路vi1的顶表面。之后，可以蚀刻第二金属材料层以形成第四沟槽tr4。因此，可以形成第一下部线lil1至第五下部线lil5。第四沟槽tr4可以限定第一下部线lil1至第五下部线lil5。电介质材料可以沉积在第四沟槽tr4上以形成第一电介质层，该第一电介质层覆盖或重叠第四沟槽tr4的内部以及第一下部线lil1至第五下部线lil5的顶表面。可以对第一电介质层执行化学机械抛光(cmp)工艺直到第一下部线lil1至第五下部线lil5的顶表面被暴露，这可以形成第四层间电介质层140。
108.参照图15、图16a和图16b，第一电源线pil1和第二电源线pil2可以形成在第四层间电介质层140中。第一电源线pil1和第二电源线pil2中的每个可以通过镶嵌工艺形成。例如，可以蚀刻第四层间电介质层140以形成第五沟槽tr5。第五沟槽tr5可以限定第一电源线pil1和第二电源线pil2的位置。第一阻挡金属图案bap1可以形成在第五沟槽tr5的底表面和内壁上。第一金属图案mep1可以形成在第一阻挡金属图案bap1上，填充第五沟槽tr5。可以执行化学机械抛光(cmp)工艺，以形成提供在第五沟槽tr5中的第一电源线pil1和第二电
源线pil2。
109.参照图17a至图17d，可以形成第五层间电介质层150和第二通路vi2。第二通路vi2的形成可以与第一通路vi1的形成相同。例如，第二通路vi2可以通过单镶嵌工艺形成。第五层间电介质层150和第二蚀刻停止层155可以形成在第四层间电介质层140上。第二蚀刻停止层155可以被图案化以限定将在其下形成第二通路vi2的位置。第二蚀刻停止层155可以用作掩模来蚀刻第五层间电介质层150以形成第六沟槽tr6。可以执行原子层沉积(ald)工艺或化学气相沉积(cvd)工艺，以形成填充第六沟槽tr6并覆盖或重叠第二蚀刻停止层155的顶表面的第三金属材料层。可以对第三金属材料层执行化学机械抛光(cmp)工艺直到暴露第二蚀刻停止层155，这可以形成提供在第六沟槽tr6中的第二通路vi2。
110.返回参照图1和图2a至图2d，可以形成第一上部线uil1至第三上部线uil3和第六层间电介质层160。例如，可以执行物理气相沉积(pvd)工艺以在第二蚀刻停止层155上形成第四金属材料层。第四金属材料层可以覆盖或重叠第二蚀刻停止层155的顶表面和由第二蚀刻停止层155暴露的第二通路vi2的顶表面。之后，可以蚀刻第四金属材料层以形成第七沟槽tr7。因此，可以形成第一上部线uil1至第三上部线uil3。第七沟槽tr7可以限定第一上部线uil1至第三上部线uil3。电介质材料可以沉积在第七沟槽tr7上以形成第二电介质层，该第二电介质层覆盖或重叠第七沟槽tr7的内部以及第一上部线uil1至第三上部线uil3的顶表面。可以对第二电介质层执行化学机械抛光(cmp)工艺直到第一上部线uil1至第三上部线uil3的顶表面被暴露，这可以形成第六层间电介质层160。上述工艺可以制造根据本发明构思的一些实施方式的半导体器件。
111.图18a、图18b、图18c和图18d示出分别沿着图1的线a-a'、b-b'、c-c'和d-d'截取的剖视图，显示出根据本发明构思的一些实施方式的半导体器件。在随后的实施方式中，将省略与以上参照图1和图2a至图2d讨论的技术特征重复的技术特征的详细描述，并将详细讨论其差异。
112.参照图1和图18a至图18d，可以提供包括第一有源区pr和第二有源区nr的基板100。器件隔离层st可以提供在基板100上。器件隔离层st可以在基板100的上部限定第一有源图案ap1和第二有源图案ap2。第一有源图案ap1和第二有源图案ap2可以分别限定在第一有源区pr和第二有源区nr上。
113.第一有源图案ap1可以包括垂直堆叠的第一沟道图案ch1。堆叠的第一沟道图案ch1可以在第三方向d3上彼此间隔开。堆叠的第一沟道图案ch1可以彼此垂直地重叠。第二有源图案ap2可以包括垂直地堆叠的第二沟道图案ch2。堆叠的第二沟道图案ch2可以在第三方向d3上彼此间隔开。堆叠的第二沟道图案ch2可以彼此垂直地重叠。第一沟道图案ch1和第二沟道图案ch2可以包括选自硅(si)、锗(ge)和硅锗(sige)中的至少一种。
114.第一有源图案ap1可以进一步包括第一源极/漏极图案sd1。堆叠的第一沟道图案ch1可以插设在一对相邻的第一源极/漏极图案sd1之间。堆叠的第一沟道图案ch1可以将该对相邻的第一源极/漏极图案sd1彼此连接。
115.第二有源图案ap2可以进一步包括第二源极/漏极图案sd2。堆叠的第二沟道图案ch2可以插设在一对相邻的第二源极/漏极图案sd2之间。堆叠的第二沟道图案ch2可以将该对相邻的第二源极/漏极图案sd2彼此连接。
116.栅电极ge可以被提供为在第一方向d1上延伸，同时与第一沟道图案ch1和第二沟
道图案ch2交叉。栅电极ge可以垂直地重叠第一沟道图案ch1和第二沟道图案ch2。一对栅极间隔物gs可以设置在栅电极ge的相对的侧壁上。栅极盖图案gp可以提供在栅电极ge上。
117.栅电极ge可以围绕第一沟道图案ch1和第二沟道图案ch2中的每个(见图18d)。栅电极ge可以提供在第一沟道图案ch1的第一顶表面ts1、第一沟道图案ch1的至少一个第一侧壁sw1和第一沟道图案ch1的第一底表面bs1上。栅电极ge可以提供在第二沟道图案ch2的第二顶表面ts2、第二沟道图案ch2的至少一个第二侧壁sw2和第二沟道图案ch2的第二底表面bs2上。例如，栅电极ge可以围绕第一沟道图案ch1和第二沟道图案ch2中的每个的顶表面、底表面和相对的侧壁。根据一些实施方式的晶体管可以是三维场效应晶体管(例如mbcfet)，其中栅电极ge三维地围绕第一沟道图案ch1和第二沟道图案ch2。
118.可以在栅电极ge与第一沟道图案ch1和第二沟道图案ch2中的每个之间提供栅极电介质层gi。栅极电介质层gi可以围绕第一沟道图案ch1和第二沟道图案ch2中的每个。
119.在第二有源区nr上，电介质图案ip可以插设在栅极电介质层gi和第二源极/漏极图案sd2之间。栅极电介质层gi和电介质图案ip可以将栅电极ge与第二源极/漏极图案sd2分隔开。相反，电介质图案ip可以从第一有源区pr省略。
120.第一层间电介质层110和第二层间电介质层120可以提供在基板100的整个表面上。有源接触ac可以被提供为穿透第一层间电介质层110和第二层间电介质层120，并相应地与第一源极/漏极图案sd1和第二源极/漏极图案sd2连接。栅极接触gc可以被提供为穿透第二层间电介质层120和栅极盖图案gp并与栅电极ge连接。
121.第一布线层m1可以提供在第二层间电介质层120上。第二布线层m2可以提供在第一布线层m1上。第一布线层m1和第二布线层m2的详细描述可以与以上参照图1、图2a至图2d和图3讨论的那些基本上相同。
122.根据本发明构思的半导体器件可以包括布线层，该布线层包括通路和布线。通路和布线可以包括彼此不同的金属材料。因此，半导体器件可以改善电特性。
123.尽管已经参照附图讨论了本发明构思的一些实施方式，但是将理解，在不脱离本发明构思的精神和范围的情况下，可以在其中进行形式和细节上的各种改变。因此，将理解，上述实施方式是说明性的，但不是在所有的方面都是限制性的。
124.本技术要求于2020年12月24日在韩国知识产权局提交的第10-2020-0183299号韩国专利申请的优先权，其公开内容通过引用整体地结合于此。