半导体外延结构和半导体器件的制作方法

1.本发明涉及微电子领域，具体而言，涉及一种半导体外延结构和半导体器件。


背景技术：

2.半导体材料氮化镓由于具有禁带宽度大、电子饱和漂移速度高、击穿场强高、导热性能好等特点，已经成为目前的研究热点。
3.gan hemt结构中，为了获得更好的器件漏电以及较好的夹断特性，需要缓冲层为高阻。在工艺上想要制备出本征gan材料实现高阻极为困难，但可以通过在缓冲层生长过程中引入受主杂质的方法实现缓冲层的高阻。常用的补偿方法是引入受主杂质，通常为c或fe原子。
4.在进行fe原子掺杂时，gan中掺fe一直受到fe拖尾效应的影响，在fe关断后，必须要生长足够厚度的非掺杂层才能将fe降低至一定的浓度，防止fe杂质进入沟道层引起杂质散射从而降低二维电子浓度和电子迁移率，通常做法是让fe自然衰减，此过程中需要的非掺杂层的厚度和最终衰减至沟道层中的fe浓度变得不可控制，影响生产的稳定性。


技术实现要素：

5.本发明的目的包括，例如，提供了一种半导体外延结构和半导体器件，其能够有效减缓fe杂质进入沟道层引起杂质散射从而降低二维电子浓度和电子迁移率的情况，同时缓冲层中的厚度和fe掺杂浓度可控，提高了生产的稳定性。
6.本发明的实施例可以这样实现：
7.第一方面，本发明提供一种半导体外延结构，包括：
8.衬底；
9.位于所述衬底一侧的半导体层，所述半导体层包括缓冲层；
10.其中，所述缓冲层中掺杂有铁原子，且所述缓冲层中远离所述衬底的一侧表面处的铁原子的掺杂浓度小于所述缓冲层中其他位置处的铁原子的掺杂浓度。
11.在可选的实施方式中，所述缓冲层中铁原子的掺杂浓度满足以下关系：
12.y
fe
＝k*x b；
13.其中，y
fe
为铁原子的掺杂浓度，单位个/cm3；
14.k为小于0的常数；
15.b为铁原子的初始掺杂浓度，单位个/cm3；
16.x为所述缓冲层的生长厚度，单位nm。
17.在可选的实施方式中，所述b的取值范围在1e17至1e19之间。
18.在可选的实施方式中，所述k的取值范围在-1e17至-1e14之间。
19.在可选的实施方式中，所述缓冲层的成型厚度在100nm-1000nm之间。
20.在可选的实施方式中，所述缓冲层中远离所述衬底的一侧表面处铁原子的掺杂浓度小于1e17个/cm3。
21.在可选的实施方式中，所述缓冲层中远离所述衬底的一侧表面处铁原子的掺杂浓度在1e15个/cm3至1e17个/cm3之间。
22.在可选的实施方式中，所述半导体层还包括成核层、沟道层、势垒层和帽层，所述缓冲层位于所述成核层远离所述衬底的一侧，所述沟道层位于所述缓冲层远离所述衬底的一侧，所述势垒层位于所述沟道层远离所述衬底的一侧，且所述势垒层与所述沟道层构成异质结，所述帽层位于所述势垒层远离所述衬底的一侧。
23.第二方面，本发明提供一种半导体器件，包括源极、漏极、栅极和如前述实施方式任一项所述的半导体外延结构，所述源极、所述漏极和所述栅极均位于所述半导体层远离所述衬底的一侧。
24.本发明实施例的有益效果包括，例如：
25.本发明实施例提供的半导体外延结构，通过在缓冲层中掺杂铁原子，并且采用在缓冲层中渐变降低掺fe浓度的方式，从而形成梯度浓度，并使得缓冲层上与沟道层的界面处fe的浓度得以降低，有效减缓了fe杂质进入沟道层引起杂质散射从而降低二维电子浓度和电子迁移率的情况，同时缓冲层中的厚度和fe掺杂浓度可控，提高了生产的稳定性。
附图说明
26.为了更清楚地说明本发明实施例的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，应当理解，以下附图仅示出了本发明的某些实施例，因此不应被看作是对范围的限定，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他相关的附图。
27.图1为本发明第一实施例提供的半导体外延结构的示意图；
28.图2为本发明第一实施例中fe掺杂浓度与缓冲层生长厚度的关系示意图；
29.图3为本发明第二实施例提供的半导体外延结构的示意图；
30.图4为本发明第三实施例提供的半导体外延结构的制备方法的步骤框图。
31.图标：100-半导体外延结构；110-衬底；130-半导体层；131-成核层；133-缓冲层；135-沟道层；137-势垒层；139-帽层。
具体实施方式
32.为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。通常在此处附图中描述和示出的本发明实施例的组件可以以各种不同的配置来布置和设计。
33.因此，以下对在附图中提供的本发明的实施例的详细描述并非旨在限制要求保护的本发明的范围，而是仅仅表示本发明的选定实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
34.应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步定义和解释。
35.在本发明的描述中，需要说明的是，若出现术语“上”、“下”、“内”、“外”等指示的方
vapor deposition，化学气相沉积)、vpe(vapour phase epitaxy，气相外延)、mocvd(metal-organic chemical vapor deposition，金属有机化合物化学气相沉积)、lpcvd(low pressure chemical vapor deposition，低压力化学气相沉积)、pecvd(plasma enhanced chemical vapor deposition，等离子体增强化学气相沉积)、pld(pulsed laser deposition，脉冲激光沉积)、原子层外延、mbe(molecular beam epitaxy，分子束外延)、溅射、蒸发等。
46.在本实施例中，在衬底110上沉积生长半导体层130，其中半导体层130均为基于iii-v族化合物的半导体材料，具体地，半导体层130包括依次沉积在衬底110上的成核层131、缓冲层133和沟道层135，其中半导体层130的制备方法可以mocvd，mbe，原子层外延等。
47.需要说明的是，缓冲层133中铁原子的掺杂浓度，在缓冲层133的厚度方向上，向着远离衬底110的方向呈线性降低，并在与沟道层135的界面处降低至预设浓度，且该预设浓度较小，能够有效减缓铁杂质进入沟道层135引起杂质散射从而降低二维电子浓度和电子迁移率的情况。
48.在本实施例中，成核层131沉积生长在衬底110上，缓冲层133沉积生长在成核层131上，沟道层135沉积生长在缓冲层133上，且缓冲层133中掺杂有渐变浓度的铁原子，通过在生长缓冲层133的过程中对铁原子掺杂浓度的控制，使得缓冲层133靠近沟道层135的界面处的铁原子浓度降低，有效缓解了缓冲层133中铁原子扩散至沟道层135的情况，避免了引起杂质散射从而降低二维电子浓度和电子迁移率的情况，同时无需在缓冲层133上继续沉积生长非掺杂层，使得缓冲层133的厚度和界面处的铁原子浓度可控，提高了生产的稳定性。
49.在本实施例中，成核层131沉积生长在衬底110上，该成核层131影响上方异质结材料的晶体质量、表面形貌以及电学性质等参数。且该成核层131主要起到匹配衬底110材料和异质结结构中的半导体材料层的作用。具体地，成核层131为氮化铝(aln)成核层131或者低温氮化镓(gan)成核层131。
50.在本实施例中，缓冲层133沉积生长在衬底110上，该缓冲层133起到粘合接下来需要生长的半导体材料层的作用，并且起到高阻和减少漏电作用。具体地，由铟铝镓氮(inalgan)、铝镓氮(algan)、铟铝氮(inaln)、铝氮(aln)、氮化镓(gan)和其它半导体材料中的至少一种材料制成。例如，缓冲层133为氮化镓(gan)层。同时本实施例中的缓冲层133为高阻缓冲层133，本实施例中通过铁(fe)掺杂获得高阻缓冲层133，且铁原子的掺杂浓度随着缓冲层133的生长厚度的增加而逐渐降低，使得成型后的缓冲层133中远离衬底110的一侧表面附近的铁原子的掺杂浓度较低。
51.在本实施例中，沟道层135沉积生长在缓冲层133上，该沟道层135用于提供二维电子气(two dimensional electron gas，2deg)运动的沟道。其中沟道层135所述沟道层135可为非掺杂、n型掺杂或n型局部掺杂的gan、al
x
ga
1-x
n、in
x
al
1-x
n或aln中的一种或多种，0＜x＜1。例如，沟道层135是非故意掺杂的gan层。
52.在本实施例中，缓冲层133中采用渐变降低掺fe浓度的方式，以减缓fe杂质进入沟道层135，其中缓冲层133中铁原子的掺杂浓度与缓冲层133的生长厚度之间满足以下关系：
53.y
fe
＝k*x b；
54.其中，y
fe
为铁原子的掺杂浓度，单位个/cm3；
55.k为小于0的常数；
56.b为铁原子的初始掺杂浓度，单位个/cm3；
57.x为缓冲层133的生长厚度，单位nm。
58.需要说明的是，上述公式仅仅表示几何关系，并不涉及单位量纲的计算，本实施例中x为缓冲层133的生长厚度，指的是在沉积生长缓冲层133的过程中缓冲层133的厚度，其表示的是成型后的缓冲层133中任一目标层面与衬底110之间的距离，通过上述公式，表示的是随着缓冲层133生长厚度的增加(缓冲层133中目标层面与衬底110之间的距离的增加)，铁原子的掺杂浓度随之降低。
59.还需要说明的是，本实施例中b为铁原子的初始掺杂浓度，指的是刚开始沉积生长缓冲层133时铁原子的初始掺杂浓度，即表示的是成型后的缓冲层133中靠近衬底110的一侧表面附近的铁原子的掺杂浓度。由于本实施例中采用浓度递减的方式进行掺杂，故初始掺杂浓度为缓冲层133中铁原子的最大掺杂浓度，随着缓冲层133的生长，铁原子的掺杂浓度由b逐渐降低。
60.在本实施例中，b的取值范围在1e17至1e19之间，即刚开始沉积缓冲层133时铁原子的掺杂浓度在1e17个/cm3至1e19个/cm3之间。k的取值范围在-1e17至-1e14之间。其中k表示的是浓度下降线的斜率，通过控制生长条件，实现k的取值范围的控制，将铁原子的掺杂浓度控制为渐变降低，并在缓冲层133生长厚度达到预设值后关闭铁原子的掺杂。
61.在本实施例中，缓冲层133的成型厚度在100nm-1000nm之间，以保证高阻状态的同时避免影响生长效率和晶体质量。具体地，若厚度低于100nm，会影响到整个gan缓冲层133的高阻，高于1000nm时间过长会影响生长效率，并且掺杂fe的gan层生长过厚会影响其晶体质量以及表面形貌。
62.需要说明的是，此处缓冲层133的成型厚度，指的是缓冲层133沉积完成后的厚度，即外延生长完成后沉积层的厚度，成型厚度一般为预设厚度，本实施例中在100nm-1000nm之间，在沉积过程中，当缓冲层133的生长厚度达到成型厚度后，即停止沉积缓冲层133。
63.在本实施例中，缓冲层133中靠近沟道层135的界面处铁原子的掺杂浓度小于1e17个/cm3。具体地，缓冲层133中靠近沟道层135的界面处铁原子的掺杂浓度在1e15个/cm3至1e17个/cm3之间，优选地，缓冲层133中靠近沟道层135的界面处铁原子的掺杂浓度为1e15个/cm3，从而能够避免缓冲层133与沟道层135之间铁原子浓度差过大造成铁杂质进入gan沟道层135引起杂质散射降低二维电子浓度和电子迁移率，影响器件的饱和电流和输出功率。
64.需要说明的是，本实施例中通过控制生长条件，也可以将k值设定的更小，使得随着缓冲层133的生长厚度的增加，缓冲层133中铁原子的掺杂浓度下降速率更大，铁原子的掺杂浓度渐变的更快，缓冲层133生长结束时铁原子的掺杂浓度更小，进而使得缓冲层133靠近沟道层135的界面处的铁原子浓度更小，甚至降为零，其具体实施方式在此不过多描述。
65.本实施例提供的半导体外延结构100，在制备过程中，在衬底110上沉积形成缓冲层133时，向缓冲层133中掺杂铁原子，并且随着缓冲层133的生长厚度的增加，铁原子的掺杂浓度降低，即在开始生长缓冲层133时即掺杂fe，将fe浓度控制在1e17个/cm3至1e19个/cm3，主要起高阻和减少整个缓冲层133漏电作用，在生长缓冲层133的过程中，通过控制生
长条件，渐变降低掺fe浓度，在缓冲层133生长结束时将fe浓度控制在1e15个/cm3至1e17个/cm3，能防止fe杂质进入gan沟道层135引起杂质散射降低二维电子浓度和电子迁移率，影响器件的饱和电流和输出功率。通过在缓冲层133中掺杂铁原子，并且采用在缓冲层133中渐变降低掺fe浓度的方式，从而形成梯度浓度，并使得缓冲层133上与沟道层135的界面处fe的浓度得以降低，有效减缓了fe杂质进入沟道层135引起杂质散射从而降低二维电子浓度和电子迁移率的情况，同时缓冲层133中的厚度和fe掺杂浓度可控，提高了生产的稳定性。
66.第二实施例
67.参见图3，本实施例提供了一种半导体外延结构100，其基本结构和原理及产生的技术效果和第一实施例相同，为简要描述，本实施例部分未提及之处，可参考第一实施例中相应内容。
68.在本实施例中，半导体外延结构100包括衬底110和位于衬底110一侧的半导体层130，半导体层130包括成核层131、缓冲层133、沟道层135、势垒层137和帽层139，缓冲层133位于成核层131和沟道层135之间。成核层131生长在衬底110上，缓冲层133生长在成核层131上，沟道层135生长在缓冲层133上，势垒层137生长在沟道层135上，帽层139生长在势垒层137上。其中，缓冲层133中掺杂有铁原子，且缓冲层133中铁原子的掺杂浓度在远离衬底110的方向逐渐降低。
69.在本实施例中，半导体层130位于衬底110的一侧，其中半导体层130均为基于iii-v族化合物的半导体材料，其中成核层131位于衬底110的一侧，缓冲层133位于成核层131远离衬底110的一侧，沟道层135位于缓冲层133远离衬底110的一侧，势垒层137位于沟道层135远离衬底110的一侧，且势垒层137与沟道层135构成异质结，帽层139位于势垒层137远离衬底110的一侧。
70.在本实施例中，沟道层135沉积生长在缓冲层133上，且沟道层135用于提供二维电子气(two dimensional electron gas，2deg)运动的沟道。其中沟道层135所述沟道层135可为非掺杂、n型掺杂或n型局部掺杂的gan、al
x
ga
1-x
n、in
x
al
1-x
n或aln中的一种或多种，0＜x＜1。例如，沟道层135是非故意掺杂的gan层。
71.在本实施例中，势垒层137沉积生长在缓冲层133上，且其沉积材料可以是能够与沟道层135成异质结结构的任何半导体材料，包括镓类化合物半导体材料或iii族氮化物半导体材料，例如inxalygazn1-x-y-z，其中，0≤x≤1，0≤y≤1，0≤z≤1。具体地，本实施例中采用铝镓氮(algan)，al含量可控，0＜al％＜1。algan势垒层137与下方gan沟道层135一起形成异质结结构，并在异质结界面处靠近沟道层135形成二维电子气(2deg)。
72.在本实施例中，帽层139沉积生长在势垒层137上，帽层139的材料包括镓类化合物半导体材料或iii族氮化物半导体材料，例如inxalygazn，其中，0≤x≤1,0≤y≤1,0≤z≤1。帽层139主要起到钝化作用，从而改善电流崩塌。
73.本实施例提供的半导体外延结构100，通过在缓冲层133中掺杂铁原子，并且采用在缓冲层133中渐变降低掺fe浓度的方式，从而形成梯度浓度，并使得缓冲层133上与沟道层135的界面处fe的浓度得以降低，有效减缓了fe杂质进入沟道层135引起杂质散射从而降低二维电子浓度和电子迁移率的情况，同时缓冲层133中的厚度和fe掺杂浓度可控，提高了生产的稳定性。并且增设帽层139，能改善电流崩塌现象。
74.第三实施例
75.参见图4，本实施例提供了一种半导体外延结构100的制备方法，用于制备如第一实施例或第二实施例提供的半导体外延结构100，该方法包括以下步骤：
76.s1：在衬底110上生长成核层131。
77.具体地，提供一衬底110，其中衬底110可以是氮化镓、铝镓氮、铟镓氮、铝铟镓氮、磷化铟、砷化镓、碳化硅、金刚石、蓝宝石、锗、硅中的一种或多种的组合，或任何其他能够生长iii族氮化物的材料。衬底110的沉积方法可以采用cvd(chemical vapor deposition，化学气相沉积)、vpe(vapour phase epitaxy，气相外延)、mocvd(metal-organic chemical vapor deposition，金属有机化合物化学气相沉积)、lpcvd(low pressure chemical vapor deposition，低压力化学气相沉积)、pecvd(plasma enhanced chemical vapor deposition，等离子体增强化学气相沉积)、pld(pulsed laser deposition，脉冲激光沉积)、原子层外延、mbe(molecular beam epitaxy，分子束外延)、溅射、蒸发等。
78.在衬底110上沉积生长成核层131，成核层131影响上方异质结材料的晶体质量、表面形貌以及电学性质等参数。且该成核层131主要起到匹配衬底110材料和异质结结构中的半导体材料层的作用。具体地，成核层131为氮化铝(aln)成核层131或者低温氮化镓(gan)成核层131。成核层131的沉积方法可以是mocvd，mbe，原子层外延等。
79.s2：在成核层131上生长缓冲层133。
80.具体地，在成核层131上沉积生长缓冲层133，该缓冲层133起到粘合接下来需要生长的半导体材料层的作用，并且起到高阻和减少漏电作用。具体地，由铟铝镓氮(inalgan)、铝镓氮(algan)、铟铝氮(inaln)、铝氮(aln)、氮化镓(gan)和其它半导体材料中的至少一种材料制成。例如，缓冲层133为氮化镓(gan)层。同时本实施例中的缓冲层133为高阻缓冲层133，本实施例中通过铁(fe)掺杂获得高阻缓冲层133，且铁原子的掺杂浓度随着缓冲层133的生长厚度的增加而逐渐降低，使得成型后的缓冲层133中远离衬底110的一侧表面附近的铁原子的掺杂浓度较低。缓冲层133的沉积方法可以是mocvd，mbe，原子层外延等。
81.在本实施例中，缓冲层133中掺杂有铁原子，且缓冲层133中铁原子的掺杂浓度在远离衬底110的方向逐渐降低。具体地，生长缓冲层133的过程中需要向缓冲层133中掺杂铁原子，且随着缓冲层133的生长厚度的增加，铁原子的掺杂浓度逐渐降低。
82.s3：在缓冲层133上生长沟道层135。
83.具体地，在缓冲层133上沉积生长沟道层135，该沟道层135用于提供二维电子气(two dimensional electron gas，2deg)运动的沟道。其中沟道层135所述沟道层135可为非掺杂、n型掺杂或n型局部掺杂的gan、al
x
ga
1-x
n、in
x
al
1-x
n或aln中的一种或多种，0＜x＜1。例如，沟道层135是非故意掺杂的gan层。沟道层135的沉积方法可以是mocvd，mbe，原子层外延等。
84.当用于制备如第二实施例提供的半导体外延结构100时，该方法还包括在沟道层135上沉积生长势垒层137的步骤以及在势垒层137上沉积生长帽层139的步骤。具体地，势垒层137沉积生长在缓冲层133上，且其沉积材料可以是能够与沟道层135成异质结结构的任何半导体材料，包括镓类化合物半导体材料或iii族氮化物半导体材料，例如inxalygazn1-x-y-z，其中，0≤x≤1，0≤y≤1，0≤z≤1。具体地，本实施例中采用铝镓氮(algan)，al含量可控，0＜al％＜1。algan势垒层137与下方gan沟道层135一起形成异质结
结构，并在异质结界面处靠近沟道层135形成二维电子气(2deg)。，帽层139沉积生长在势垒层137上，帽层139的材料包括镓类化合物半导体材料或iii族氮化物半导体材料，例如inxalygazn，其中，0≤x≤1,0≤y≤1,0≤z≤1。帽层139主要起到钝化作用，从而改善电流崩塌。
85.综上所述，本实施例提供了一种半导体外延结构100的制备方法，通过在缓冲层133中掺杂铁原子，并且采用在缓冲层133中渐变降低掺fe浓度的方式，从而形成梯度浓度，并使得缓冲层133上与沟道层135的界面处fe的浓度得以降低，有效减缓了fe杂质进入沟道层135引起杂质散射从而降低二维电子浓度和电子迁移率的情况，同时缓冲层133中的厚度和fe掺杂浓度可控，提高了生产的稳定性。
86.第四实施例
87.本实施例提供了一种半导体器件，包括源极、漏极、栅极和半导体外延结构100，其中半导体外延结构100的基本结构和原理及产生的技术效果和第一实施例或第二实施例相同，为简要描述，本实施例部分未提及之处，可参考第一实施例或第二实施例中相应内容。
88.在本实施例中，半导体器件包括源极、漏极、栅极和半导体外延结构100，半导体外延结构100包括衬底110和位于衬底110一侧的半导体层130，源极、漏极和栅极均位于半导体层130远离衬底110的一侧。半导体层130包括成核层131、缓冲层133和沟道层135，缓冲层133位于成核层131和沟道层135之间。成核层131生长在衬底110上，缓冲层133生长在成核层131上，沟道层135生长在缓冲层133上，其中，缓冲层133中掺杂有铁原子，且缓冲层133中铁原子的掺杂浓度在远离衬底110的方向逐渐降低。
89.在本实施例中，栅极位于源极和漏极之间。源极、漏极分别与半导体层130形成欧姆接触，源极和漏极的材料可以是一种金属材料，也可以是多种金属的复合材料。栅极可以单层金属，也可以是多层金属层叠。栅极的横截面的形状可以是矩形、t型等形状。
90.以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。