封装基板以及半导体装置的制作方法

封装基板以及半导体装置
1.本技术是申请号为2020800070652、申请日为2020年3月6日、发明名称为“封装基板及包括其的半导体装置”的专利申请的分案申请。
技术领域
2.本实施方式涉及一种封装基板及包括其的半导体装置。
3.与关联申请的相互参照
4.本技术要求于2019年3月7日提交的美国临时申请专利申请号62/814,945和于2019年3月7日提交的美国临时申请专利申请号62/814,949的优先权的权益，上述优先权的基础申请全文通过引用包含于本技术中。


背景技术：

5.在制造电子部件时，在半导体晶片上实现电路被称为前段(fe：front-end)工序，并且以能够在实际产品中使用的状态组装晶片被称为后段(be：back-end)工序，在该后段工序中包括封装工序。
6.作为最近实现电子产品快速发展的半导体行业的四项核心技术，有半导体技术、半导体封装技术、制造工艺技术和软件技术。半导体技术正在以各种形式发展，例如，微米以下的纳米单位的线宽、一千万个以上的单元(cell)、高速运行以及释放大量热量等，但是还得不到相对完整封装上述半导体的技术支持。因此，半导体的电性能有时取决于封装技术和相应的电连接，而不是取决于半导体技术本身的性能。
7.陶瓷或树脂用作封装基板的材料。陶瓷基板由于其高电阻值或高介电常数而难以搭载高性能高频半导体元件。树脂基板可以搭载相对高性能高频的半导体元件，但是在减小布线的间距方面存在局限性。
8.近来，正在进行将硅或玻璃适用于高端封装基板的研究。通过在硅或玻璃基板上形成通孔并将导电材料应用于该通孔，从而可以缩短元件和母板之间的布线长度，并且可以获得优异的电特性。
9.作为相关现有技术文献，有韩国公开专利公报第10-2019-0008103号、韩国公开专利公报第10-2016-0114710号、韩国授权专利公报第10-1468680号等。


技术实现要素：

10.发明要解决的问题
11.本实施方式的目的在于通过适用玻璃基板，以提供更集成化的封装基板及包括其的半导体装置。
12.用于解决问题的手段
13.为了达到上述目的，根据一个实施方式的半导体装置，包括：半导体元件部，具备一个以上的半导体元件，封装基板，与上述半导体元件电连接，及母板，与上述封装基板电连接，向上述半导体元件传输外部电信号并使上述半导体元件和外部电信号相连接；
14.上述封装基板包括芯层和位于上述芯层上的上部层，
15.上述芯层包括玻璃基板和芯通孔，
16.上述玻璃基板包括相向的第一表面和第二表面，
17.上述芯通孔在厚度方向上贯穿上述玻璃基板，且设置有多个，
18.上述芯层包括位于上述玻璃基板或芯通孔的表面上的芯分配层，
19.上述芯分配层的至少一部分通过上述芯通孔使上述第一表面上的导电层和上述第二表面上的导电层电连接，
20.上述上部层包括位于上述第一表面上且使上述芯分配层和外部的半导体元件部电连接的导电层，
21.在上述芯分配层的导电层中薄的导电层的厚度可以等于或大于上述上部层的导电层中薄的导电层的宽度。
22.在一实施方式中，在以上述上部层的导电层中薄的导电层的宽度为基准时，在上述芯分配层的导电层中薄的导电层的厚度可以为该基准的1倍至12倍的厚度。
23.在一实施方式中，上述半导体装置包括上部绝缘层和上部分配图案，
24.上述上部绝缘层位于上述第一表面上，
25.上述上部分配图案为其至少一部分与上述芯分配层电连接的导电层，上述上部分配图案内嵌于上述上部绝缘层中，
26.在上述上部分配图案的至少一部分包括微细图案，
27.上述微细图案的宽度和间隔可分别小于4μm。
28.在一实施方式中，第二表面分配图案为位于上述第二表面上的导电层，
29.在上述第二表面分配图案中厚的宽度可以为上述上部层的导电层中薄的导电层的宽度的1倍至20倍。
30.为了达到上述目的，根据一实施方式的封装基板，包括：芯层和位于上述芯层上的上部层，
31.上述芯层包括玻璃基板和芯通孔，
32.上述玻璃基板包括相向的第一表面和第二表面，
33.上述芯通孔在厚度方向上贯穿上述玻璃基板，且设置有多个，
34.上述芯层包括位于上述玻璃基板或芯通孔的表面上的芯分配层，
35.上述芯分配层的至少一部分通过上述芯通孔使上述第一表面上的导电层和上述第二表面上的导电层电连接，
36.上述上部层包括位于上述第一表面上且使上述芯分配层和外部的半导体元件部电连接的导电层，
37.在上述芯分配层的导电层中薄的导电层的厚度可以等于或大于上述上部层的导电层中薄的导电层的宽度。
38.为了达到上述目的，根据另一实施方式的半导体装置，包括：半导体元件部，具备一个以上的半导体元件，封装基板，与上述半导体元件电连接，及母板，与上述封装基板电连接，向上述半导体元件传输外部电信号并使上述半导体元件和外部电信号相连接；
39.上述封装基板包括芯层和位于上述芯层上的上部层，
40.上述芯层包括玻璃基板和芯通孔，
41.上述玻璃基板包括相向的第一表面和第二表面，
42.上述芯通孔在厚度方向上贯穿上述玻璃基板，且设置有多个，
43.上述芯层包括位于上述玻璃基板或芯通孔的表面上的芯分配层，
44.上述芯分配层的至少一部分通过上述芯通孔使上述第一表面上的导电层和上述第二表面上的导电层电连接，
45.上述上部层包括位于上述第一表面上且使上述芯分配层和外部的半导体元件部电连接的导电层，
46.在上述芯分配层的导电层中薄的导电层的厚度可以等于或大于上述上部层的导电层中薄的导电层的厚度。
47.在一实施方式中，在以上述上部层的导电层中薄的导电层的厚度为基准时，上述芯分配层的导电层中薄的导电层的厚度可以为该基准的0.7倍至12倍的厚度。
48.在一实施方式中，上述半导体装置包括上部绝缘层和上部分配图案，
49.上述上部绝缘层位于上述第一表面上，
50.上述上部分配图案为其至少一部分与上述芯分配层电连接的导电层，上述上部分配图案内嵌于上述上部绝缘层中，
51.在上述上部分配图案的至少一部分包括微细图案，
52.上述微细图案的宽度和间隔可分别小于4μm。
53.在一实施方式中，第二表面分配图案为位于上述第二表面上的导电层，
54.在上述第二表面分配图案中厚的宽度可以为上述上部层的导电层中薄的导电层的厚度的0.7倍至20倍。
55.为了达到上述目的，根据另一实施方式的封装基板，包括芯层和位于上述芯层上的上部层，
56.上述芯层包括玻璃基板和芯通孔，
57.上述玻璃基板包括相向的第一表面和第二表面，
58.上述芯通孔在厚度方向上贯穿上述玻璃基板，且设置有多个，
59.上述芯层包括位于上述玻璃基板或芯通孔的表面上的芯分配层，
60.上述芯分配层的至少一部分通过上述芯通孔使上述第一表面上的导电层和上述第二表面上的导电层电连接，
61.上述上部层包括位于上述第一表面上且使上述芯分配层和外部的半导体元件部电连接的导电层，
62.在上述芯分配层的导电层中薄的导电层的厚度可以等于或大于上述上部层的导电层中薄的导电层的厚度。
63.发明的效果
64.本实施方式的封装基板及包括其的半导体装置通过使半导体元件和母板更紧密地连接，从而以尽可能短的距离传输电信号，因此能够显著改善信号传输速度等电特性。
65.另外，由于用作基板的芯的玻璃基板本身是绝缘体，因此与现有的硅芯相比，几乎不存在产生寄生元件的可能性，从而可以更加简化绝缘膜处理工序，并且可以适用于高速电路。
66.并且，与硅圆形晶片的制造相比，由于以大型面板的形式制造玻璃基板，因此相对
容易批量生产，且可以进一步提高经济效率。
附图说明
67.图1为说明根据一实施方式的半导体装置的截面的示意图。
68.图2为说明根据另一实施方式的封装基板的截面的示意图。
69.图3的(a)部分和(b)部分分别为说明在本实施方式中适用的芯通孔的截面的示意图。
70.图4和图5分别为说明根据实施例的封装基板的截面的一部分的详细示意图(圆圈示出从上面或底面观察的形状)。
71.图6至图8为以截面说明根据实施例的封装基板的制备过程的流程图。
72.附图标记说明
73.100：半导体装置
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10：母板
74.30：半导体元件部
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32：第一半导体元件
75.34：第二半导体元件
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36：第三半导体元件
76.20：封装基板
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22：芯层
77.223：芯绝缘层
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21、21a：玻璃基板
78.213：第一表面
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214：第二表面
79.23：芯通孔
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233：第一开口部
80.234：第二开口部
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235：最小内径部
81.24：芯分配层
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241：芯分配图案
82.241a：第一表面分配图案
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241b：芯通孔分配图案
83.241c：第二表面分配图案
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26：上部层
84.25：上部分配层
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251：上部分配图案
85.252：盲孔
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253：上部绝缘层
86.27：上面连接层
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271：上面连接电极
87.272：上面连接图案
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29：下部层
88.291：下部分配层
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291a：下部分配图案
89.291b：下部绝缘层
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292：下面连接层
90.292a：下面连接电极
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292b：下面连接图案
91.50：连接部
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51：元件连接部
92.52：板连接部
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60：覆盖层
93.21b：玻璃缺陷
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21c：籽晶层、底漆层
94.21d：芯分配层
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21e：芯分配层的蚀刻层
95.23a：绝缘层
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23b：绝缘层的蚀刻层
96.23c：导电层
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23d：导电层的蚀刻层
97.23e：绝缘层
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23f：绝缘层的蚀刻层
98.23g：导电层
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23h：导电层的蚀刻层。
具体实施方式
99.下面，参照附图来对本发明的实施例进行详细说明，以使本发明所属技术领域的普通技术人员轻松实现本实施方式。本发明可通过多种不同的本实施方式实现，并不限定于在本说明书中所说明的实施例。纵贯全文，相同的附图标记表示相同的部件。
100.在整个说明书中，作为马库什型描述中包含的术语的“其组合”是指，从由马库什型描述的多个构成要素组成的组中选择的一个以上的混合或组合，从而表示包括从由上述多个构成要素组成的组中选择的一个以上。
101.在整个说明书中，除非另有说明，如“第一”、“第二”或“a”、“b”等术语用于将相同的术语彼此区分。并且，只要其代表不与上下文迥然不同的含义，单数表示可以包括复数表示。
102.在整个说明书中，“～”类可以是指在化合物内包括相当于“～”的化合物或“～”的衍生物。
103.在本说明书中，“b位于a上”是指b以与a直接接触的方式位于a上，或是指b以在a与b之间夹着其他层的状态位于a上，而不限于b以与a的表面接触的方式位于a上的意思。
104.在整个说明书中，a连接到b的含义是指a和b直接连接或通过a和b之间的其他构成要素连接，除非另有说明，否则解释不限于a和b直接连接。
105.在本说明书中，除非另有说明，单数的表示可解释为包括从文脉解读的单数或复数的含义。
106.发明人在开发更加集成化且能够以更薄的厚度表现出高性能的半导体装置的过程中认识到不只是元件本身，关于封装的部分也是在提高性能方面的重要因素，对此进行研究，在此过程中确认，与将两层以上的芯作为封装基板适用于母板上的如现有的中介层和有机基板(organic substrate)等不同地，通过采用将玻璃芯作为单层适用且控制通孔的形状、形成于其上的导电层的宽度和厚度等的方式，可以使封装基板更薄且有助于提高半导体装置的电特性，从而完成了本发明。
107.图1为说明根据一实施方式的半导体装置的截面的示意图，图2为说明根据另一实施方式的封装基板的截面的示意图，图3为说明在本实施方式中适用的芯通孔的截面的示意图，图4和图5分别为说明根据实施例的封装基板的截面的一部分的详细示意图(圆圈示出从上面或底面观察的形状)。下面，将参照图1至图5，对本实施方式进行更详细说明。
108.为了达到上述目的，根据本实施方式的半导体装置100包括：半导体元件部30，具备一个以上的半导体元件32、34、36；封装基板20，与上述半导体元件电连接；及母板10，与上述封装基板电连接，向上述半导体元件传输外部电信号并使上述半导体元件和外部电信号相连接。
109.根据另一实施方式的封装基板20包括芯层22和上部层26。
110.上述半导体元件部30是指安装于半导体装置的元件，通过连接电极等安装于上述封装基板20上。具体而言，上述半导体元件部30的实例可以为如cpu、gpu等计算元件(第一元件：32，第二元件：34)、存储芯片等的存储元件(第三元件：36)等，但是只要是安装在半导体装置的半导体元件，就可以不受限制地适用。
111.上述母板10可以为印刷电路板、印刷布线板等母板。
112.上述封装基板20包括芯层22和位于上述芯层的一面上的上部层26。
113.上述封装基板20可以选择性地进一步包括位于芯层下方的下部层29。
114.上述芯层22包括：玻璃基板21；多个芯通孔23，在厚度方向上贯穿上述玻璃基板；及芯分配层24，包括导电层，该导电层位于上述玻璃基板或芯通孔的表面上，且至少一部分通过上述芯通孔使上述第一表面上的导电层和上述第二表面上的导电层电连接。
115.上述玻璃基板21具有相向的第一表面213和第二表面214，该两个表面大体上彼此平行，使得玻璃基板整体上具有规定的厚度。
116.贯穿上述第一表面和上述第二表面的芯通孔23位于上述玻璃基板21。
117.作为半导体装置的封装基板，以往适用硅基板和有机基板(organic substrate)层叠的形式。硅基板因半导体的特性，当适用于高速电路时可能会产生寄生元件，并且存在功率损耗相对较大的缺点。另外，有机基板需要大面积化以便形成更复杂的分配图案，但这并不符合制造超小型化的电子器件的趋势。为了在预定尺寸内形成复杂的分配图案，实质上有必要图案微细化，但是由于如适用于有机基板上的聚合物等材料的特性，图案微细化实际上存在局限性。
118.在本实施方式中，作为解决上述问题的方法，将玻璃基板21用作芯层22的支撑体。并且，与玻璃基板一起，还适用贯穿玻璃基板形成的芯通孔23，从而提供具有更缩短的电流长度、更小型化、更快响应、更少损耗特性的封装基板20。
119.上述玻璃基板21优选适用于半导体的玻璃基板，例如，可以为硼硅酸盐玻璃基板、无碱玻璃基板等，但本发明不限于此。
120.上述玻璃基板21的厚度可以为1,000μm以下，或可以为100μm至1,000μm，或可以为100μm至700μm。更具体而言，上述玻璃基板21的厚度可以为100μm至500μm。当形成更薄的封装基板时，在可以使电信号传输更加有效率的方面有利，但是由于封装基板还需要起到支撑体的作用，因此优选适用具有上述厚度的玻璃基板21。其中，玻璃基板的厚度是指减掉位于玻璃基板上的导电层的厚度的玻璃基板本身的厚度。
121.上述玻璃基板21包括与上述玻璃基板21一起的芯通孔23。上述芯通孔23可以通过去除上述玻璃基板21的预定区域来形成，具体而言，可以通过利用物理和/或化学方法蚀刻板状玻璃来形成。
122.具体而言，在形成上述芯通孔23时，可以采用在通过如激光等方法在玻璃基板的表面上形成缺陷(瑕疵)之后进行化学蚀刻的方法、激光蚀刻方法等，但是本发明不限于此。
123.上述芯通孔23包括：第一开口部233，与上述第一表面相接；第二开口部234，与第二表面相接；及最小内径部235，该最小内径部235为连接上述第一开口部和上述第二开口部的整个芯通孔中内径最窄的区域。
124.上述第一开口部的直径cv1和上述第二开口部的直径cv2可以实质上不同，或上述第一开口部cv1和上述第二开口部cv2的直径可以实质上相同。
125.上述最小内径部可以位于第一开口部或第二开口部，此时，芯通孔可以是圆柱形或(裁剪的)三角锥形芯通孔。在这种情况下，上述最小内径部的直径cv3等于第一开口部和第二开口部中的小开口部的直径。
126.上述最小内径部可以位于上述第一开口部和上述第二开口部之间，此时，芯通孔可以是桶形芯通孔。在此情况下，最小内径部的直径cv3可以小于上述第一开口部的直径和上述第二开口部的直径中大的直径。
127.上述芯分配层24包括芯分配图案241和芯绝缘层223，上述芯分配图案241为通过芯通孔电连接上述玻璃基板的第一表面和第二表面的导电层，上述芯绝缘层223包围上述芯分配图案。
128.在上述芯层22的内部使芯通孔贯穿形成有导电层，以用作横跨玻璃基板21的电气路径，从而以相对短的距离连接玻璃基板的上部和下部，可以具有更快的电信号传输和低损耗的特性。
129.上述芯分配图案241为通过芯通孔23使上述玻璃基板的第一表面213和第二表面214电连接的图案，具体而言，包括：第一表面分配图案241a，上述第一表面分配图案241a为位于上述第一表面213的至少一部分上的导电层；第二表面分配图案241c，上述第二表面分配图案241c为位于上述第二表面214的至少一部分上的导电层；及芯通孔分配图案241b，上述芯通孔分配图案241b为通过上述芯通孔23使上述第一表面分配图案和上述第二表面分配图案相互电连接的导电层。例如，上述导电层可以为铜镀层，但本发明不限于此。
130.上述玻璃基板21起到分别将半导体元件30和母板10连接到上部和下部的中间作用，即中介作用，上述芯通孔23用作传输电信号的路径，以顺利传输信号。
131.在上述第一表面开口部直径和上述第二表面开口部直径中大的直径上测定的导电层的厚度可以等于或大于在芯通孔中具有最小内径的部分上形成的导电层的厚度。
132.上述芯分配层24为形成在玻璃基板上的导电层，其根据astmd3359的附着力测试(cross cut adhesion test，划格法附着力测试)值可以满足4b以上，具体而言，可以满足5b以上。并且，作为芯分配层24的导电层可以与上述玻璃基板具有3n/cm以上的粘合力，或可以具有4.5n/cm以上的粘合力。当满足上述粘合力程度时，具有足够用作封装基板的基板-导电层之间的粘合力。
133.上部层26位于上述第一表面213上。
134.上述上部层26包括上部分配层25和位于上述上部分配层上的上面连接层27，上述上部层26的最上表面可以被形成有使半导体元件部的连接电极直接接触的开口部的覆盖层60保护。
135.上述上部分配层25包括：上部绝缘层253，位于上述第一表面上；及上部分配图案251，是具有预定的图案且其至少一部分与上述芯分配层24电连接的导电层，上述上部分配图案251内嵌于上述上部绝缘层中。
136.作为上述上部绝缘层253，只要其作为绝缘体层适用于半导体元件或封装基板即可，例如，可以适用包括填料的环氧树脂等，但本发明不限于此。
137.上述绝缘体层可以通过形成涂层并固化的方式形成，也可以通过将以未固化或半固化状态成膜的绝缘体薄膜层压在上述芯层上并固化的方式形成。此时，若采用减压层压方法等，则上述绝缘体被嵌入到芯通孔内部的空间中，从而能够有效地进行工序。另外，即使堆叠多个绝缘体层来适用，也可能实质上难以区分绝缘体层之间，并且多个绝缘体层被统称为上部绝缘层。并且，芯绝缘层223和上部绝缘层253可以采用相同的绝缘材料，在这种情况下，可能实质上无法区分其境界。
138.上述上部分配图案251是指以预定形状位于上述上部绝缘层253内的导电层，例如，可以以堆积层(build-up layer)法形成。具体而言，在形成绝缘体层，去除绝缘体层中不必要的部分之后，通过如镀铜等的方法形成导电层，选择性地去除导电层中不必要的部
分，然后在导电层上再次形成绝缘体层，再次去除不必要的部分，通过如镀覆等的方法形成导电层，反复如上的方式，从而可以形成以所需的图案在垂直或水平方向上形成有电池导电层的上部分配图案251。
139.上述上部分配图案251位于芯层22和半导体元件部30之间，因此形成为其至少一部分包括微细图案，以便在与半导体元件部30之间顺利传输电信号并充分容纳所意图的复杂图案。此时，微细图案是指宽度和间隔分别小于约4μm的图案，或是指宽度和间隔分别小于约3.5μm的图案，或是指宽度和间隔分别小于约3μm的图案，或是指宽度和间隔分别小于约2.5μm的图案，或是指宽度和间隔分别为约1μm至约2.3μm的图案。上述间隔可以为相邻的微细图案之间的间隔(下面，关于微细图案的说明相同)。
140.为了形成为上部分配图案251包括微细图案，在本实施方式中适用至少两种以上的方法。
141.作为其中一种方法，将玻璃基板21用作封装基板的玻璃基板21。上述玻璃基板21可以具有表面粗糙度ra为10埃以下的相当平坦的表面特性，因此，可以使支撑体基板的表面形态对微细图案形成的影响最小。
142.另一种方法在于上述绝缘体的特性。上述绝缘体通常与树脂一起适用填料成分，上述填料可以为如二氧化硅颗粒等的无机颗粒。当将无机颗粒作为填料适用于绝缘体时，该无机颗粒的尺寸可能会影响可否形成微细图案，在本实施方式中适用的绝缘体为具有约150nm以下的平均直径的颗粒状填料，具体而言，包括具有约1nm至约100nm的平均直径的颗粒状填料。上述特征使绝缘体所需的物理性能保持在规定水平以上，使绝缘体本身对形成宽度为几微米的导电层的影响最小，还有助于以微细表面形态在其表面上形成具有优异附着力的微细图案。
143.上述上面连接层27包括：上面连接图案272，其至少一部分与上述上部分配图案251电连接，位于上述上部绝缘层253；及上面连接电极271，使上述半导体元件部30和上述上面连接图案272电连接。上述上面连接图案272可以位于上部绝缘层253的一面上，或也可以以其至少一部分暴露于上部绝缘层上的方式嵌入(embedded)。例如，在上述上面连接图案位于上述上部绝缘层的一面上的情况下，可以通过如镀覆等的方法形成上述上部绝缘层，在以上述上面连接图案的一部分暴露于上部绝缘层的方式嵌入的情况下，在形成镀铜层等之后，可以通过如表面抛光、表面蚀刻等方法去除绝缘层或导电层的一部分。
144.与如上所述的上部分配图案251相同地，上述上面连接图案272的至少一部分可以包括微细图案。如上包括微细图案的上面连接图案272即使在狭窄的面积内也使更多个元件电连接，从而使在元件之间或与外部之间的电信号连接更加顺利，并且能够实现更集成化的封装。
145.上述上面连接电极271可以通过端子等直接连接到上述半导体元件部30，或可以经由如焊球等元件连接部51进行连接。
146.上述封装基板20还与母板10连接。上述母板10的端子可以与位于上述芯层22的上述第二表面214的至少一部分上的芯分配层即第二表面分配图案241c直接连接，或上述母板10可以经由如焊球等板连接部进行电连接。并且，上述第二表面分配图案241c可以经由位于上述芯层22的下部的下部层29而连接到上述母板10。
147.上述下部层29包括下部分配层291和下面连接层292。
148.下部分配层291包括：i)下部绝缘层291b，其至少一部分与上述第二表面214相接；及ii)下部分配图案291a，内嵌(埋没)于上述下部绝缘层，具有预定的图案，上述下部分配图案291a的至少一部分与上述芯分配层电连接。
149.下面连接层292可以包括i)与上述下面连接图案电连接的下面连接电极292a，还可包括ii)下面连接图案292b，该下面连接图案292b的至少一部分与上述下部分配图案电连接，该下面连接图案292b的至少一部分暴露于上述下部绝缘层的一面上。
150.上述下面连接图案292b是连接到母板10的部分，与上述上面连接图案272不同地，上述下面连接图案292b可以以宽度大于微细图案的宽度的非微细图案形成，以便更有效地传输电信号。
151.本发明的特征之一在于，除了上述玻璃基板21之外，在位于上述半导体元件部30与上述母板10之间的封装基板20实质上不适用额外的其他基板。
152.以往，在连接元件和母板的中间，一起层叠中介层和有机基板(organic substrate)来适用。这是因为出于至少两种理由适用如上的多级形式，其中一个理由是，在将元件的微细图案直接粘合到母板时会出现尺寸问题，另一个理由是，在粘合过程中或半导体装置的驱动过程中由于热膨胀系数的差异而会出现布线损坏的问题。在本实施方式中，适用热膨胀系数与半导体元件相似的热膨胀系数的玻璃基板，在玻璃基板的第一表面和其上部层形成以足够安装元件的程度具有微细尺寸的微细图案，从而解决上述问题。
153.在本实施方式中，在上述芯分配层24的导电层中薄的导电层的厚度可以等于或大于上述上部层26的导电层中薄的导电层的宽度。当如上芯分配层24的导电层中薄的导电层的厚度等于或大于上述上部层26的导电层中薄的导电层的宽度时，可以在元件和母板之间更有效率地传输电信号。
154.在本实施方式中，在上述芯分配层24的导电层中薄的导电层的厚度可以等于或大于上述上部层26的导电层中薄的导电层的厚度tus。当如上芯分配层24的导电层中薄的导电层的厚度等于或大于上述上部层26的导电层中薄的导电层的厚度时，可以在元件和母板之间更有效率地传输电信号。
155.在上述芯通孔23的最小内径处的导电层的厚度可以等于或大于上述上部层26的导电层中薄的导电层的宽度。当如上芯通孔的最小内径处的导电层的厚度等于或大于上述上部层的导电层中薄的导电层的宽度时，可以在元件和母板之间更有效率地传输电信号。
156.上述芯通孔23的最小内径处的导电层的厚度可以等于或大于上述上部层26的导电层中薄的导电层的厚度。当如上芯通孔的最小内径处的导电层的厚度等于或大于上述上部层的导电层中薄的导电层的厚度时，可以在元件和母板之间更有效率地传输电信号。
157.在本实施方式中，在以上述上面连接图案272中薄的宽度wus为基准时，芯分配图案241的平均厚度可以为该基准的约1倍至约20倍的厚度，或厚约1至15倍的厚度。并且，在以上述上面连接图案272中薄的宽度wus为基准时，芯分配图案241的平均厚度可以为该基准的约1倍至约10倍的厚度，或厚约1至8倍的厚度。当将具有上述比率的芯分配图案241适用于上述封装基板时，将来自高度集成化的元件的电信号连接到母板的过程可能会更有效率。
158.在本实施方式中，在以上述上面连接图案272中薄的厚度tus为基准时，芯分配图案241的平均厚度可以为该基准的约0.7倍至约12倍的厚度tcv，或可以为该基准的约1.0倍
至约10倍的厚度tcv。并且，在以上述上面连接图案272中薄的厚度tus为基准时，芯分配图案241的厚度可以为该基准的约1.1倍至约8倍的厚度tcv，或可以为该基准的约1.1倍至约6倍的厚度tcv，或可以为该基准的约1.1倍至约3倍的厚度tcv。当具有上述厚度比率的芯分配图案241时，将来自高度集成化的元件的电信号连接到母板的过程可能会更有效率。
159.在本实施方式中，在以上述上面连接图案272中薄的宽度wus为基准时，作为位于上述芯通孔的内径面上的芯分配图案的芯通孔分配图案241b的平均厚度可以为该基准的约1倍至约12倍的厚度，或可以为该基准的约1倍至约10倍的厚度。并且，在以上述上面连接图案272中薄的宽度wus为基准时，上述芯通孔分配图案241b的平均厚度可以为该基准的约1倍至约8倍的厚度，或可以为该基准的约1倍至约6倍的厚度。当将具有上述平均厚度比率的芯通孔分配图案241b适用于上述封装基板时，将来自高度集成化的元件的电信号连接到母板的过程可能会更有效率。
160.如图所示，上述芯分配图案241具有在芯通孔的内径以规定厚度形成有导电层的形态，其余部分可以被绝缘体层填充，根据需要，芯通孔的空间都可以被导电层填满，而没有任何剩余的空间。当如上芯通孔的空间被导电层填充时，芯通孔图案的宽度被定义为从靠近内径面的芯通孔图案的一侧到导电层中心的距离(以下相同)。
161.在本实施方式中，在以上述上面连接图案272中薄的宽度wus为基准时，芯分配图案241中薄的厚度tcv可以为该基准的约0.8倍至约10倍的厚度，或可以为该基准的约0.8倍至约7倍的厚度。并且，在以上述上面连接图案272中薄的宽度wus为基准时，芯分配图案241中薄的厚度tcv可以为该基准的约0.9倍至约6倍的厚度tcv，或可以为该基准的约1倍至约4倍的厚度tcv。当适用具有上述厚度比率的芯分配图案241时，将来自高度集成化的元件的电信号连接到母板的过程可能会更有效率。
162.在本实施方式中，在以上述上面连接图案272中薄的厚度tus为基准时，第二表面分配图案241c中厚的厚度可以为该基准的约0.7倍至约20倍的布线厚度tsc，或可以为该基准的约0.7倍至约15倍的布线厚度tsc。并且，在以上述上面连接图案272中薄的厚度tus为基准时，第二表面分配图案241c可以具有该基准的约1倍至约12倍的布线厚度tsc，或可以具有该基准的约1.1倍至约5倍的布线厚度tsc。当第二表面分配图案241c具有上述布线厚度时，将来自高度集成化的元件的电信号连接到母板的过程可能会更有效率。
163.在本实施方式中，在以上述上面连接图案272中薄的宽度wus为基准时，第二表面分配图案241c中厚的宽度wsc可以为该基准的约1倍至约20倍的宽度，或可以为该基准的约1倍至约15倍的宽度。并且，在以上述上面连接图案272中薄的宽度wus为基准时，第二表面分配图案241c中厚的宽度wsc可以为该基准的约2倍至约10倍的宽度，或可以为该基准的约2倍至约8倍的宽度。当适用具有上述比率的第二表面分配图案241c时，将来自高度集成化的元件的电信号连接到母板的过程可能会更有效率。
164.在本实施方式中，在以上述上面连接图案272中薄的宽度wus为基准时，上述下面连接图案292b中厚的宽度wds可以为该基准的约1倍至约20倍的宽度，或可以为该基准的约1倍至约15倍的宽度。并且，在以上述上面连接图案272中薄的宽度wus为基准时，上述下面连接图案292b中厚的宽度wds可以为该基准的约2倍至约10倍的宽度，或可以为该基准的约2倍至约8倍的宽度。当适用具有上述宽度比率的下面连接图案292b时，将来自高度集成化的元件的电信号连接到母板的过程可能会更有效率。
165.在本实施方式中，在以上述上面连接图案272中薄的宽度wus为基准时，上述下面连接电极292a中厚的宽度(图中未示出)可以为该基准的约0.7倍至约30倍的宽度，或可以为该基准的约0.8倍至约20倍的宽度。并且，在以上述上面连接图案272中薄的宽度wus为基准时，上述下面连接电极292a中厚的宽度(图中未示出)可以为该基准的约1倍至约15倍的宽度，或可以为该基准的约1倍至约10倍的宽度。在本实施方式中，在以上述上面连接图案272中薄的厚度tus为基准时，上述下面连接图案292b的至少一部分的厚度可以为该基准的约0.7倍至约30倍的厚度tds，或可以为该基准的约1倍至约25倍的厚度tds，或可以为该基准的约1.5倍至约20倍的厚度tds。当适用具有上述宽度比率的下面连接电极292a时，将来自高度集成化的元件的电信号连接到母板的过程可能会更有效率。
166.上述半导体装置100具有厚度非常薄的封装基板20，从而可以减小上述半导体装置的整体厚度，并且通过适用微细图案，即使在更窄的面积中也可以布置期望的电连接图案。具体而言，上述封装基板的厚度可以为约2000μm以下，或可以为约1500μm以下，或可以为约900μm。并且，上述封装基板的厚度可以为约120μm以上，或可以为约150μm以上。通过如上所述的特征，上述封装基板以相对薄的厚度也能够在电气上和在结构上稳定地连接元件和母板，并且可以进一步有助于半导体装置的小型化和薄膜化。
167.将上述封装基板20以上表面为基准切成100μm
×
100μm的尺寸而得到的部分的电阻值可以为约2.6
×
10-6
ω以上，或可以为约3.6
×
10-6
ω以上，或可以为约20.6
×
10-6
ω以上。上述封装基板的电阻值可以为约27.5
×
10-6
ω以下，或可以为约25.8
×
10-6
ω以下，或可以为约24.1
×
10-6
ω以下。例如，上述电阻值是测定切成如上所述的规定大小的部分的上部层的导电层和下部层的导电层之间的电阻的值，即通过芯通孔图案使上述上部层的导电层和下部层的导电层相互连接来测定的电阻值。上述电阻值可以通过下面的实验例记载的方法进行测定。满足上述电阻值的封装基板可以向外部容易地传输电信号。
168.图6至图8为以截面说明根据实施例的封装基板的制备过程的流程图。下面，参照图6至图8，将说明根据另一实施方式的封装基板的制备方法。
169.本实施方式的封装基板的制备方法包括：准备步骤，在玻璃基板的第一表面和第二表面的预定的位置形成缺陷；蚀刻步骤，通过向形成有上述缺陷的玻璃基板涂布蚀刻液，以制备形成有芯通孔的玻璃基板；芯层制备步骤，通过对形成有上述芯通孔的玻璃基板的表面进行镀覆而形成作为导电层的芯分配层，从而制备芯层；及上部层制备步骤，在上述芯层的一面上形成作为被绝缘层包围的导电层的上部分配层；从而制备如上所述的封装基板。
170.上述芯层制备步骤可以包括：预处理过程，在形成有上述芯通孔的玻璃基板的表面上形成包括具有胺基的纳米颗粒的有机无机复合底漆层，以制备经过预处理的玻璃基板；及镀覆过程，在上述预处理的玻璃基板上镀敷金属层。
171.上述芯层制备步骤可以包括：预处理过程，通过在形成有上述芯通孔的玻璃基板的表面上通过溅射形成含金属的底漆层来制备预处理的玻璃基板；及镀覆过程，在上述预处理的玻璃基板上镀敷金属层。
172.在上述芯层制备步骤和上述上部层制备步骤之间还可包括绝缘层形成步骤。
173.上述绝缘层形成步骤可以是在将绝缘体薄膜位于上述芯层上之后进行减压层压来形成芯绝缘层的步骤。
174.将对封装基板的制备方法进行更详细的说明。
175.1)准备步骤(玻璃缺陷形成过程)：准备具有平坦的第一表面和第二表面的玻璃基板21a，为了形成芯通孔，在玻璃表面上的预定位置形成缺陷21b(凹槽)。上述玻璃可以为适用于电子设备的基板等的玻璃基板，例如，可以为无碱玻璃基板等，但是本发明不限于此。作为市场销售品，可以适用康宁公司、肖特公司及agc公司等制造商制造的产品。在形成上述缺陷(凹槽)时可以采用如机械蚀刻、激光照射等方法。
176.2)蚀刻步骤(芯通孔形成步骤)：形成有缺陷21b(凹槽)的玻璃基板21a通过物理或化学蚀刻过程形成芯通孔23。在蚀刻过程中，玻璃基板在缺陷部分中形成通孔，同时，可以同时蚀刻玻璃基板21a的表面。为了防止玻璃表面的蚀刻，可以适用掩模薄膜等，但是考虑到适用掩模薄膜并去除的麻烦等，可以蚀刻带缺陷的玻璃基板本身，在此情况下，具有芯通孔的玻璃基板的厚度可以比最初玻璃基板的厚度稍薄。
177.3-1)芯层制备步骤：在玻璃基板上形成导电层21d。具代表性地，上述导电层可以是包括铜金属的金属层，但本发明不限于此。
178.玻璃的表面(包括玻璃基板的表面和芯通孔的表面)和铜金属的表面具有不同的性质，因此附着力差。在本实施方式中，通过干式法和湿式法这两种方法来提高玻璃表面与金属之间的附着力。
179.干式法是适用溅射的方法，即通过金属溅射在玻璃表面和芯通孔的内径上形成籽晶层21c的方法。在形成上述籽晶层时，可以将如钛、铬、镍等异种金属与铜等一起溅射，在这种情况下，玻璃-金属之间的附着力提高被认为是通过玻璃的表面形态和金属颗粒相互作用的锚固效应等实现的。
180.湿式法是进行底漆处理的方法，是通过用具有胺等官能团的化合物质进行预处理来形成底漆层21c的方法。根据所需的附着力程度，在用硅烷偶联剂预处理之后，可以用具有胺官能团的化合物或颗粒进行底漆处理。同样如上所述，本实施方式的支撑体基板需要具有足以形成微细图案程度的高性能，即使在底漆处理之后也必须保持这种状态。因此，当这种底漆包含纳米颗粒时，优选适用平均直径为150nm以下的纳米颗粒，例如，具有胺基的颗粒优选为纳米颗粒。例如，上述底漆层可以通过适用由mec公司的cz系列制造的粘合改进剂来形成。
181.在上述籽晶层/底漆层21c中，导电层可以以去除不必要的部分的状态或不去除不必要的部分的状态选择性地形成金属层。另外，上述籽晶层/底漆层21c将需要形成导电层的部分或不需要形成导电层的部分选择性地处理成对于金属镀覆活化的状态或非活化的状态来进行随后的工序。例如，上述活化或非活化处理可以为具有预定波长的激光等的光照射处理、化学处理等。在形成金属层时可以采用适用于制造半导体元件的铜镀覆方法等，但本发明不限于此。
182.在上述金属镀覆时，可以通过调节如镀覆溶液的浓度、镀覆时间、适用添加剂的类型等各种变量来调节所形成的导电层的厚度。
183.在不需要上述芯分配层的一部分时，可以去除，在部分去除或非活化处理籽晶层之后进行金属镀覆来以预定的图案形成导电层，从而可以形成芯分配层的蚀刻层21e。
184.3-2)绝缘层形成步骤：在形成作为上述导电层的芯分配层之后，芯通孔可经过用绝缘层填充空白空间的绝缘层形成步骤。此时，所适用的绝缘层可以是以薄膜形式制备的
绝缘层，例如，可以通过减压层压薄膜形式的绝缘层的方法等来适用。若以这种方式进行减压层压，则绝缘层被充分地渗透到上述芯通孔内部的空隙中，以形成没有形成空隙的芯绝缘层。
185.4)上部层制备步骤：该步骤是在芯层上形成包括上部绝缘层和上部分配图案的上部分配层的步骤。可以通过涂覆用于形成绝缘层23a的树脂组合物或堆叠绝缘薄膜的方式形成上部绝缘层，简单地，优选采用堆叠绝缘薄膜的方式。可以通过层压和固化绝缘薄膜来执行绝缘薄膜的堆叠，此时，若采用减压层压方法，则绝缘树脂可以充分渗透到芯通孔内部没有形成导电层的层等为止。上述上部绝缘层的至少一部分也与玻璃基板直接接触，因此适用具有充分附着力的层。具体而言，上述玻璃基板和上述上部绝缘层优选具有根据astm d3359的附着力测试值满足4b以上的特性。
186.上部分配图案可以通过反复进行将形成上述绝缘层23a和以预定的图案形成导电层23c，蚀刻不必要的部分，以形成导电层的蚀刻层23d的过程来形成，隔着绝缘层相邻形成的导电层可通过在绝缘层形成盲孔23b之后进行镀覆工序的方式形成。可以通过如激光刻蚀、等离子刻蚀等干刻蚀方法和使用掩膜层和刻蚀溶液的湿刻蚀方法等形成盲孔。
187.5)上面连接层和覆盖层形成步骤：上面连接图案和上面连接电极也可以通过与形成上部分配层的过程类似的过程形成。具体而言，可以通过在绝缘层23e形成绝缘层的蚀刻层23f，再在其上形成导电层23g，然后形成导电层的蚀刻层23h的方法等形成，或也可以通过仅选择性地形成导电层而不采用蚀刻方式的方法形成。覆盖层可将开口部(图中未示出)形成在与上面连接电极相对应的位置，以使上面连接电极暴露，并与元件连接部或元件的端子等直接连接。
188.6)下面连接层和覆盖层形成步骤：可以通过与如上所述的上面连接层和覆盖层形成步骤类似的方法形成下部分配层和/或下面连接层，且可以选择性地形成覆盖层(图中未示出)。
189.在下文中，通过具体实施例更详细说明本发明。下述实施例仅是用于帮助理解本发明的实例，而本发明的范围不限于此。
190.《制备例1
–
封装基板的制备》
191.1)准备步骤(玻璃缺陷形成过程)：准备具有平坦的第一表面和第二表面的玻璃基板21a，为了形成芯通孔而在玻璃表面上的预定位置形成缺陷21b(凹槽)。上述玻璃为硼硅酸盐玻璃(康宁公司)。在形成上述缺陷(凹槽)时采用机械蚀刻和激光照射方法。
192.2)蚀刻步骤(芯通孔形成步骤)：对形成有缺陷21b(凹槽)的玻璃基板21a经过物理或化学蚀刻过程来形成芯通孔23。
193.3-1)芯层制备步骤：在玻璃基板上形成导电层21d。上述导电层为包含铜金属的金属层。通过干式法和湿式法这两种方法来提高上述玻璃基板表面与金属层之间的附着力。上述干式法是适用溅射的方法，即通过金属溅射在玻璃表面和芯通孔的内径形成籽晶层21c的方法。在形成上述籽晶层时，将钛、铬和镍中一种以上的异种金属与铜等一起溅射。上述湿式法是进行底漆处理的方法，是通过用具有如胺等的官能团的化合物质进行预处理来形成底漆层21c的方法。在用硅烷偶联剂预处理之后，用具有胺官能团的化合物或颗粒进行底漆处理。上述底漆为具有150nm以下的平均直径的纳米颗粒，具有胺基的颗粒为纳米颗粒。上述底漆层通过适用由mec公司的cz系列制造的粘合改进剂来形成。
194.上述籽晶层/底漆层21c将需要形成导电层的部分或不需要形成导电层的部分选择性地处理成对于金属镀覆活化的状态或非活化的状态。上述活化或非活化处理为具有预定波长的激光等的光照射处理、化学处理等。在形成金属层时采用适用于制造半导体元件的铜镀覆方法。
195.在部分去除或非活化处理上述籽晶层之后进行金属镀覆来以预定的图案形成导电层，从而形成芯分配层的蚀刻层21e。
196.3-2)绝缘层形成步骤：在形成作为上述导电层的芯分配层之后，进行用绝缘层填充空白空间的绝缘层形成步骤。此时，所适用的绝缘层是以薄膜形式制备的绝缘层，且通过减压层压薄膜形式的绝缘层的方法等来适用。
197.4)上部层制备步骤：进行在芯层上形成包括上部绝缘层和上部分配图案的上部分配层的步骤。通过堆叠绝缘薄膜的方式形成上部绝缘层，且通过层压和固化绝缘薄膜的过程执行绝缘薄膜的堆叠。上述上部绝缘层的至少一部分也与玻璃基板直接接触，因此适用具有充分附着力的层。具体而言，上述玻璃基板和上述上部绝缘层具有根据astm d3359的附着力测试值满足4b以上的特性。
198.上部分配图案通过反复进行将形成上述绝缘层23a和以预定的图案形成导电层23c，蚀刻不必要的部分，以形成导电层的蚀刻层23d的过程来形成。隔着绝缘层相邻形成的导电层可通过在绝缘层形成盲孔23b之后进行镀覆工序的方式形成。通过如激光刻蚀、等离子刻蚀等干刻蚀方法和使用掩膜层和刻蚀溶液的湿刻蚀方法形成盲孔。
199.5)上面连接层和覆盖层形成步骤：通过在绝缘层23e形成绝缘层的蚀刻层23f，再在其上形成导电层23g，然后形成导电层的蚀刻层23h的方法等进行。覆盖层将开口部(图中未示出)形成在与上面连接电极相对应的位置，以使上面连接电极暴露，并与元件连接部或元件的端子等直接连接。
200.此时，在上述3-1)步骤中形成的芯通孔内的导电层的薄的厚度tcv和在上述4)步骤和5)步骤中形成的上部分配图案和上面连接层的导电层的图案中薄的宽度wus之比率为1：1，上述厚度tcv和在上述4)步骤和5)步骤中形成的上部分配图案和上面连接层的导电层的图案中薄的厚度tus之比为1：0.7。
201.6)下面连接层和覆盖层形成步骤：通过与如上所述的上面连接层和覆盖层形成步骤类似的方法形成下部分配层和/或下面连接层，且选择性地形成覆盖层(图中未示出)，从而制备封装基板。
202.通过上述方制备的封装基板20包括：
203.芯层，该芯层包括：玻璃基板21，具有相向的第一表面和第二表面；多个芯通孔23，在厚度方向上贯穿上述玻璃基板；及芯分配层24，包括导电层，该导电层位于上述玻璃基板或芯通孔的表面上，且至少一部分通过上述芯通孔使上述第一表面上的导电层和上述第二表面上的导电层电连接；以及
204.上部层26，包括导电层，该导电层位于上述第一表面上，使上述芯分配层和外部的半导体元件部电连接；
205.上述上部层包括上部分配层25和位于上述上部分配层上的上面连接层27，
206.上述上部分配层包括：上部绝缘层253，位于上述第一表面上；及上部分配图案251，具有预定的图案，作为其至少一部分和上述芯分配层24电连接的导电层，内嵌于上述
上部绝缘层，
207.上述芯通孔包括：第一开口部233，与上述第一表面相接；第二开口部234，与第二表面相接；及最小内径部235，上述最小内径部为在连接上述第一开口部和上述第二开口部的整个芯通孔中内径最窄的区域，
208.上述芯分配层的导电层中薄的导电层的厚度tcv和上述上部层的导电层中薄的导电层的宽度wus之比为1：1，
209.上述芯分配层的导电层中薄的厚度tcv和上述上部层的导电层中薄的厚度tus之比为0.7：1。
210.《制备例2-半导体装置的制备》
211.除了在上述制备例1的封装基板中芯分配层的导电层中薄的导电层的厚度tcv和上部层的导电层中薄的导电层的宽度wus之比为12：1，
212.芯分配层的导电层中薄的导电层的厚度tcv和上部层的导电层中薄的导电层的厚度tus之比为12：1之外，其余与上述制备例1相同的过程制备半导体装置。
213.《制备例3-半导体装置的制备》
214.除了在上述制备例1的封装基板中芯分配层的导电层中薄的厚度tcv和上部层的导电层中薄的厚度tus之比为0.5：1之外，其余以与上述制备例1相同的过程制备半导体装置。
215.《制备例4-半导体装置的制备》
216.除了在上述制备例1的封装基板中芯分配层的导电层中薄的导电层的厚度tcv和上部层的导电层中薄的导电层的宽度wus之比为12：1，
217.芯分配层的导电层中薄的导电层的厚度tcv和上部层的导电层中薄的导电层的厚度tus之比为13：1之外，其余以与上述制备例1相同的过程制备半导体装置。
218.《实验例
–
电特性测定》
219.将上述制备例1至4的封装基板以上表面为基准切成100μm
×
100μm的尺寸，在其电特性中，用电阻率测量装置测定电阻值，除了上述厚度tcv、tus和宽度wus条件之外的其他条件都相同，将其结果示于表1中。
220.表1
[0221][0222]
tcv：芯分配层的导电层中薄的导电层的厚度
[0223]
wus：上部层的导电层中薄的导电层的宽度
[0224]
tus：上部层的导电层中薄的导电层的厚度
[0225]
参照上述表1，在封装基板中，芯分配层的导电层中薄的导电层的厚度tcv和上部
层的导电层中薄的导电层的宽度wus之比为1：1至12：1，且上述厚度tcv和上部层的导电层中薄的导电层的厚度tus之比为0.7：1至12：1的制备例1、2呈现出3.6
×
10-6
ω至20.6
×
10-6
ω的良好的电阻值。可以判断具有这种特征的封装基板能够充分且平稳地将电信号传输到分别布置在封装基板上方或下方的元件。
[0226]
本实施方式的封装基板不形成玻璃基板具有的寄生元件，并且具有可以用作薄且具有足够强度的基板支撑体等的优异特性，且通过在玻璃基板以适当的宽度和厚度形成导电层来诱导有效率的信号传输等，利用其优异特性。
[0227]
当形成在玻璃基板上的芯通孔的直径太小时，可能难以在其内部充分形成导电层，并且封装基板的上部和下部的电信号传输可能不够平滑。
[0228]
当芯通孔的直径太大时，不需要用导电层填充芯通孔的整个内部，或可能容易形成空隙。另外，当以高密度形成具有过大直径的芯通孔时，可能难以将玻璃基板本身的机械性能保持在规定水平以上。
[0229]
考虑到这些特性，且为了有效率地进行电信号传输，优选使芯分配层的导电层中薄的导电层的厚度tcv和上部层的导电层中薄的导电层的宽度wus之比为1：1至12：1，且使上述厚度tcv和上部层的导电层中薄的导电层的厚度tus之比为0.7：1至12：1。
[0230]
如上所述，虽然对本发明的优选实施例进行了详细说明，但应当理解为，本发明的范围不限于上述实施例，而是使用在权利要求书中定义的本发明的基本概念的本领域技术人员的各种变更或变形均属于本发明的范围。