集成电路器件的制作方法

集成电路器件
1.相关申请的交叉引用
2.本技术基于并要求于2020年12月24日向韩国知识产权局提交的韩国专利申请no.10-2020-0183521的优先权，其公开内容通过引用其全部内容结合于此。
技术领域
3.本发明构思涉及包括多栅极金属氧化物半导体场效应晶体管(mosfet)的集成电路器件。


背景技术：

4.随着集成电路器件的集成度的提升，其尺寸正在减小到极端尺寸(例如，极小的尺寸)，并且集成电路器件的尺度可能达到极限。因此，正在考虑制造和使用集成电路器件的结构变化的新方法以改善集成电路器件的性能。例如，已经提出了一种集成电路器件，其配备有具有新结构的晶体管，诸如，多栅极mosfet。


技术实现要素：

5.本发明构思提供配备有晶体管的集成电路器件，所述晶体管包括具有改进的操作特性的多栅极金属氧化物半导体场效应晶体管(mosfet)。
6.为实现上述技术目的，和/或实现与本公开相关的其他技术目的，本发明构思提供了一种集成电路器件，该集成电路器件可以包括：第一区域，包括绝缘体上半导体(soi)基板层，所述soi基板层包括基底基板层、绝缘基板层和覆盖基板层；以及第二区域，包括半导体基板层；多个第一鳍型有源区，在第一区域中由多个第一沟槽限定，第一鳍型有源区从soi基板层的主表面突出并在第一水平方向上延伸。多个第二鳍型有源区，在第二区域中由多个第二沟槽限定，第二鳍型有源区从半导体基板层的主表面突出并在第一水平方向上延伸；多个纳米片堆叠结构，在多个第一鳍型有源区和多个第二鳍型有源区上方，多个纳米片堆叠结构中的每一个包括彼此平行延伸并与多个第一鳍型有源区和多个第二鳍型有源区的上表面间隔开的多个纳米片；多个第一源/漏区，在第一区域中位于相邻纳米片堆叠结构之间，每个第一源/漏区延伸到soi基板层中且接触绝缘基板层，并且每个第一源/漏区的下表面在第一竖直水平处；以及多个第二源/漏区，在第二区域中，所述多个第二源/漏区中的每一个延伸到半导体基板层中，并且每个第二源/漏区的下表面在第二竖直水平处，所述第二竖直水平比所述第一竖直水平更远离soi基板层和半导体基板层的主表面。
7.本发明构思提供了一种集成电路器件，该集成电路器件可以包括：绝缘体上半导体(soi)基板层，在第一区域中包括基底基板层、绝缘基板层和覆盖基板层；半导体基板层，在第二区域中；多个第一鳍型有源区与多个第二鳍型有源区，所述多个第一鳍型有源区与所述多个第二鳍型有源区分别在所述soi基板层和所述半导体基板层上由多个沟槽限定并在第一水平方向上延伸；多个第一纳米片，相互平行延伸并在竖直方向上与多个第一鳍型有源区间隔开；多个栅电极，在与第一水平方向相交的第二水平方向上延伸，所述多个栅电
极在所述多个第一鳍型有源区和所述多个第二鳍型有源区上，所述多个栅电极的第一部分在竖直相邻的第一纳米片之间；栅极介电层，在第一纳米片与多个第一鳍型有源区之间；多个第一源/漏区，在多个第一鳍型有源区上方位于水平相邻的第一纳米片之间，所述多个第一源/漏区中的每一个延伸到soi基板层中以接触绝缘基板层，并且每个第一源/漏区的下表面在多个第一鳍型有源区上方的第一竖直水平处；以及多个第二源/漏区，在多个第二鳍型有源区上方，所述多个第二源/漏区中的每一个在多个第二鳍型有源区上延伸到半导体基板层中，并且每个第二源/漏区的下表面在所述多个第二鳍型有源区上方的第二竖直水平处，所述第二竖直水平高于所述第一竖直水平。
8.本发明构思提供了一种集成电路器件，该集成电路器件可以包括：绝缘体上半导体(soi)基板层，包括在第一区域中的基底基板层、绝缘基板层和覆盖基板层；半导体基板层，在不同于第一区域的第二区域中；第一杂质区，在soi基板层的一部分中，具有第一杂质类型；第二杂质区，在半导体基板层的一部分中，具有第二杂质类型；多个第一鳍型有源区与多个第二鳍型有源区，所述多个第一鳍型有源区与所述多个第二鳍型有源区由多个沟槽限定，并分别在所述soi基板层和所述半导体基板层上在第一水平方向上延伸；多个纳米片堆叠结构，每个纳米片堆叠结构包括彼此平行延伸且与多个第一鳍型有源区和多个第二鳍型有源区的上表面间隔开的多个纳米片；多个第一源/漏区，在多个第一鳍型有源区上连接到彼此相邻的多个纳米片的端部，所述多个第一源/漏区延伸穿过覆盖基板层并进入绝缘基板层，并且其下表面在第一竖直水平处；多个第二源/漏区，在多个第二鳍型有源区上延伸到半导体基板层中并接触第二杂质区，所述多个第二源/漏区的下表面在第二竖直水平处，所述第二竖直水平高于所述第一竖直水平；多个栅电极，在与第一水平方向相交的第二水平方向上延伸，所述多个栅电极在多个第一鳍型有源区和多个第二鳍型有源区上延伸，所述多个栅电极中的每一个包括主栅单元和多个子栅单元，其中主栅单元位于多个纳米片堆叠结构中的相应纳米片堆叠结构上方，且每个子栅单元在该相应纳米片堆叠结构的多个纳米片中的相应纳米片下方；以及栅极介电层，布置在多个栅电极和多个纳米片之间；多个绝缘间隔物，在第一区域中位于多个第一鳍型有源区和多个纳米片之间，所述多个绝缘间隔物覆盖多个子栅单元中的每一个的第一端和第二端，栅极介质层在每个子栅单元和绝缘间隔物之间。
附图说明
9.根据以下结合附图的详细描述中，将更清楚地理解本公开的一些方面和本发明构思的示例实施例，在附图中：
10.图1至图14b是示出根据一些实施例的集成电路器件的制造方法的截面图，并且该截面图还示出了通过使用该制造方法制造的集成电路器件；
11.图15至图19是根据一些实施例的集成电路器件的截面图；
12.图20a和图20b是根据一些实施例的集成电路器件的截面图；
13.图21是根据一些实施例的集成电路器件的截面图；以及
14.图22a至图23b是示出根据一些实施例的集成电路器件的制造方法的截面图，并且示出了通过使用该制造方法制造的集成电路器件的截面图。
具体实施方式
15.图1至图14b是示出根据一些实施例的集成电路器件的制造方法以及通过使用该制造方法制造的集成电路的截面图。图1至图8a和图9至图14a是示出y-z表面的截面图，图8b和图14b是示出分别沿图8a和图14a中的v1-v1
′
线和v2-v2
′
线截取的x-z表面的截面图。
16.参照图1，提供了一种绝缘体上半导体(soi)基板100。soi基板100可以包括顺序堆叠的基底基板层101、绝缘基板层102和覆盖基板层103，并且设置有第一区域r1和第二区域r2。
17.基底基板层101可以包括诸如si和ge的半导体，或者诸如sige、sic、gaas、inas和inp的化合物半导体材料。在一些实施例中，基底基板层101可以包括iii-v族材料和iv族材料中的至少一种。iii-v族材料可以包括包含至少一种iii族元素和至少一种v族元素的二元、三元或四元化合物。绝缘基板层102可以包括绝缘材料。绝缘基板层102可以包括例如氧化硅。绝缘基板层102可以具有几十纳米的厚度。例如，绝缘基板层102可以具有约10nm(纳米)到约20nm的厚度。覆盖基板层103可以包括诸如si和ge的半导体材料，或者诸如sige、sic、gaas、inas和inp的化合物半导体材料。在一些实施例中，覆盖基板层103可以包括与基底基板层101不同类型的半导体材料。覆盖基板层103可以具有约10纳米的厚度。例如，基底基板层101可以包括si，而覆盖基板层103可以包括上述iii-v族材料中的任一种。
18.参照图2，可以通过去除第二区域r2中的覆盖基板层103和绝缘基板层102两者来形成基板凹槽100r。基底基板层101的上表面可以被基板凹槽100r暴露。换言之，基底基板层101可以被基板凹槽100r的下表面暴露。在一些实施例中，在形成基板凹槽100r的过程中，可以在第二区域r2中将基底基板层101的上部与覆盖基板层103和绝缘基板层102一起去除。
19.顺序堆叠在第一区域r1中的基底基板层101、绝缘基板层102和覆盖基板层103可以被称为soi基板层100a。因此，soi基板层100a可以布置在第一区域r1中，并且基底基板层101可以布置在第二区域r2中。
20.参照图3，在第二区域r2中，可以在基底基板层101上形成外延基板层101e，以填充基板凹槽100r。外延基板层101e可以包括半导体材料。通过使用将基底基板层101作为种子层的外延生长法，可以将外延基板层101e形成为具有与基底基板层101相同的结晶。在一些实施例中，外延基板层101e可以包括与基底基板层101相同类型的半导体材料。在一些实施例中，外延基板层101e可以包括与基底基板层101具有相同结晶的不同类型的半导体材料。例如，基底基板层101可以包括si，而外延基板层101e可以包括ge或sige。
21.在第二区域r2中，在基底基板层101上形成的外延基板层101e和基底基板层101可以被称为半导体基板层100b。因此，soi基板层100a可以布置在第一区域r1中，并且半导体基板层101b可以布置在第二区域r2中。这里，soi基板层100a和半导体基板层100b可以一起称为“基板”。
22.在一些实施例中，soi基板层100a的上表面与半导体基板层100b的上表面可以位于距基底基板层101的上表面相同的竖直水平处。例如，soi基板层100a的上表面可以与半导体基板层100b的上表面共面。
23.在一些实施例中，初始外延层可以形成在第一区域r1和第二区域r2上方。初始外延层可以填充基板凹槽100r并且可以覆盖覆盖基板层103的上表面和基底基板层101的上
表面。之后，可以通过执行平坦化操作并去除初始外延层的上表面的一部分，来形成外延基板层101e，使得第一区域r1中的覆盖基板层103被暴露。在执行用于形成外延基板层101e的平坦化操作的工艺中，可以将覆盖基板层103的上表面的一部分一起去除，在这种情况下，图3所示的覆盖基板层103的厚度可以小于图1和图2所示的覆盖基板层103的厚度。
24.在一些实施例中，初始外延层可以包括与覆盖基板层103相同的材料。在形成填充基板凹槽100r并覆盖该覆盖基板层103的上表面和第二区域r2中的基底基板层101的上表面的初始外延层之后，可以通过执行平坦化操作并去除初始外延层的上表面的一部分，形成外延基板层101e。在一些实施例中，一些初始外延层可以保留在覆盖基板层103上，但是因为初始外延层和覆盖基板层103可以包括彼此相同的材料，所以初始外延层可以作为覆盖基板层103处理，在这种情况下，图3所示的覆盖基板层103的厚度可以大于图1和图2所示的覆盖基板层103的厚度。
25.参照图4，可以通过将具有第一导电性的杂质注入到soi基板层100a的一部分中来形成第一杂质区104，并且可以通过将第二导电性的杂质注入到半导体基板层100b的一部分中来形成第二杂质区105。例如，当第一区域r1为nmos区域且第二区域r2为pmos区域时，具有第一导电性的杂质可以包括p型杂质，且第二导电性的杂质可以包括n型杂质。第一杂质区104和第二杂质区105的下表面可以位于距基底基板层101相同的竖直水平处，但本公开不限于此。例如，第一杂质区104的下表面可以位于比第二杂质区105的下表面低的水平处，或者第一杂质区104的下表面可以位于比第二杂质区105的下表面高的水平处。
26.在一些实施例中，第一杂质区104可以形成在soi基板层100a的基底基板层101的上表面的一部分处，但本公开不限于此。在一些实施例中，第一杂质区104可以与soi基板层100a的覆盖基板层103一起形成在基底基板层101的上部的一部分中。在这种情况下，可以将第一导电性的杂质注入到绝缘基板层102中，但是因为绝缘基板层102包括绝缘材料，所以可以不向第一杂质区104施加第一导电性的杂质。
27.在一些实施例中，第二杂质区105可以形成在半导体基板层100b的上部的一部分中，但是本公开不限于此。在一些实施例中，第二杂质区105可以仅形成在半导体基板层100b的上部的一部分中，但是在一些实施例中，可以不形成在半导体基板层100b的最上部中。
28.参照图5，多个牺牲半导体层106s和多个纳米片半导体层ns可以在布置有soi基板层100a的第一区域r1中和在布置有半导体基板层100b的第二区域r2中交替地堆叠在基板上。多个牺牲半导体层106s和多个纳米片半导体层ns可以包括彼此不同的半导体材料。在一些实施例中，多个纳米片半导体层ns可以包括单个材料。在一些实施例中，多个纳米片半导体层ns可以包括与soi基板层100a的覆盖基板层103和半导体基板层100b的外延基板层101e中的至少一个的材料相同的材料。在一些实施例中，多个牺牲半导体层106s可以包括sige，并且多个纳米片半导体层ns可以包括si，但是本公开不限于此。
29.多个牺牲半导体层106s可以全部形成为具有彼此相等的厚度，但本公开不限于此。在一些实施例中，最靠近基板的牺牲半导体层106s的厚度可以大于其余的牺牲半导体层106s的厚度。
30.一起参照图5和图6，可以通过蚀刻多个牺牲半导体层106s和多个纳米片半导体层ns的堆叠结构、以及soi基板层100a和半导体基板层100b的一部分，来形成多个沟槽tre。因
此，由多个沟槽tre限定的多个第一鳍型有源区faa和多个第二鳍型有源区fab可以分别在第一区域r1和第二区域r2中形成。多个第一鳍型有源区faa可以各自包括由第一区域r1中的多个沟槽tre限定的soi基板层100a的一部分。多个第二鳍型有源区fab可以每个包括由第二区域r2中的多个沟槽tre限定的半导体基板层100b的一部分。在本公开中，多个第一鳍型有源区faa和多个第二鳍型有源区fab可以被称为多个鳍型有源区。
31.多个第一鳍型有源区faa和多个第二鳍型有源区fab可以在第一水平方向(x方向)上彼此平行地延伸。多个第一鳍型有源区faa和多个第二鳍型有源区fab可以从由soi基板层100a和半导体基板层100b构成的基板的主表面100m向上突出，即，在竖直方向(z方向)上。基板的主表面100m可以是第一区域r1中的soi基板层100a(例如，基底基板层101)的主表面100m和第二区域r2中的半导体基板层100b的主表面100m。在第一区域r1中，多个第一鳍型有源区faa可以在第二水平方向(y方向)上以恒定间距间隔开。在第二区域r2中，多个第二鳍型有源区fab可以在第二水平方向(y方向)上以恒定间距间隔开。在一些实施例中，多个第一鳍型有源区faa和多个第二鳍型有源区fab可以分别在第一区域r1和第二区域r2中在第二水平方向(y方向)上以相同的间距布置，但本公开不限于此。例如，多个第一鳍型有源区faa可以在第一区域r1中在第二水平方向(y方向)上以恒定的第一间距间隔开，并且多个第二鳍型有源区fab可以在第二区域r2中在第二水平方向(y方向)上以不同的恒定的第二间距间隔开。
32.在第一区域r1和第二区域r2的每一个中，包括多个牺牲半导体层106s和多个纳米片n1、n2和n3的堆叠结构nss可以布置在多个鳍型有源区上，即，多个第一鳍型有源区faa和多个第二鳍型有源区fab。多个纳米片n1、n2和n3的堆叠结构nss可以通过经由蚀刻去除多个纳米片半导体层ns的一部分来形成。
33.参照图7，可以形成填充多个沟槽tre的初始器件分离层，然后可以通过执行凹槽工艺并从初始器件分离层的上部去除一定厚度来形成器件分离层118。
34.初始器件分离层可以形成在多个第一鳍型有源区faa和多个第二鳍型有源区fab的侧表面上、形成在纳米片n1、n2和n3的堆叠结构nss的侧壁和上表面上、以及形成在soi基板层100a和半导体基板层100b的侧表面和上表面上。凹槽工艺可以包括执行干蚀刻、湿蚀刻或者将干蚀刻和湿蚀刻相结合的蚀刻工艺。
35.器件分离层118可以形成为包括位于与多个第一鳍型有源区faa和多个第二鳍型有源区fab的上表面相同的水平处或基本上相似的竖直水平处。换言之，可以暴露多个纳米片n1、n2和n3的堆叠结构nss的侧壁以及多个牺牲半导体层106s的侧壁，多个纳米片n1、n2和n3的堆叠结构nss和多个牺牲半导体层106s位于多个第一鳍型有源区faa和多个第二鳍型有源区fab上。
36.参照图8a和图8b，在第一区域r1和第二区域r2中，可以形成多个虚设栅极结构dgs，其与多个第一鳍型有源区faa和多个第二有源区fab的至少一部分相交，并在多个纳米片n1、n2及n3的堆叠结构nss以及多个第一鳍型有源区faa与多个第二鳍型有源区fab上延伸。多个虚设栅极结构dgs可以在第二水平方向(y方向)上彼此平行延伸。
37.虚设栅极结构dgs可以具有顺序堆叠氧化物层d12、虚设栅极层d14和盖层d16的结构。在用于形成虚设栅极结构dgs的示例中，可以形成氧化物层d12、虚设栅极层d14和盖层d16并对其进行图案化，使得仅保留氧化物层d12、虚设栅极层d14和盖层d16中的一部分，使
得氧化物层d12、虚设栅极层d14和盖层d16覆盖堆叠结构nss和多个牺牲半导体层106s的暴露表面、多个第一鳍型有源区faa和多个第二鳍型有源区fab的暴露表面、以及器件分离层118的暴露上表面，其中所述堆叠结构nss和所述多个牺牲半导体层106s覆盖多个第一鳍型有源区faa和多个第二鳍型有源区fab的上部。
38.在一些实施例中，虚设栅极层d14可以包括多晶硅层，且盖层d16可以包括氮化硅层，但是本公开不限于此。
39.可以形成栅极间隔物130以覆盖虚设栅极结构dgs的两个侧壁。为了形成栅极间隔物130，可以形成覆盖虚设栅极结构dgs的间隔层，然后可以回蚀该间隔层，使得保留栅极间隔物130。栅极间隔物130可以包括例如氮化硅层。
40.参照图9，通过使用虚设栅极结构dgs和栅极间隔物130作为蚀刻掩模去除多个纳米片n1、n2和n3的堆叠结构nss和多个牺牲半导体层106s的一部分，可以分别在第一区域r1和第二区域r2中形成多个第一凹槽区域rs1和多个第二凹槽区域rs2。
41.在一些实施例中，在蚀刻多个纳米片n1、n2和n3以及多个牺牲半导体层106s的部分以形成多个第一凹槽区域rs1和多个第二凹槽区域rs2的工艺中，也可以去除多个第一鳍型有源区faa和多个第二鳍型有源区fab的上部的一部分。例如，多个第一凹槽区域rs1中的每一个可以穿透覆盖基板层103，并且可以延伸到绝缘基板层102中。多个第二凹槽区域rs2中的每一个可以延伸到半导体基板层100b中。
42.在一些实施例中，多个第一凹槽区域rs1中的每一个可以延伸到绝缘基板层102中，并且绝缘基板层102可以被第一凹槽区域rs1暴露。在一些实施例中，多个第二凹槽区域rs2中的每一个可以延伸到半导体基板层100b中，并且第二杂质区105可以被多个第二凹槽区域rs2暴露。第一凹槽区域rs1的底部可以处于第一竖直水平lv1处，且第二凹槽区域rs2的底部可以处于比第一竖直水平lv1高的第二竖直水平lv2处。第二竖直水平lv2可以比第一竖直水平lv1更远离包括soi基板层100a和半导体基板层100b在内的基板的主表面100m。
43.参照图10，在第一区域r1中，可以通过使用各向同性蚀刻工艺去除多个牺牲半导体层106s的在第一凹槽区域rs1中暴露于多个纳米片n1、n2和n3中的每一个两侧的部分。此后，可以形成绝缘间隔物140，绝缘间隔物140填充由于各向同性蚀刻工艺而在多个纳米片之间形成的区域中的一部分。绝缘间隔物140可以包括例如氮化硅层。在一些实施例中，每个绝缘间隔物140可以通过堆叠多个绝缘层来形成。在一些实施例中，绝缘间隔物140可以仅形成在第一区域r1中，并且可以不形成在第二区域r2中。
44.在第一区域r1中形成绝缘间隔物140之后，可以分别在第一区域r1和第二区域r2中形成多个第一源/漏区160a和多个第二源/漏区160b。多个第一源/漏区160a和多个第二源/漏区160b可以包括通过使用外延生长法形成的半导体材料，外延生长法使用多个纳米片n1、n2和n3的暴露侧壁以及多个第一鳍型有源区faa和多个第二鳍型有源区fab的暴露表面作为种子。例如，多个第一源/漏区160a可以通过使用外延生长法来形成，外延生长法使用覆盖基板层103和多个纳米片n1、n2和n3的堆叠结构nss作为种子。多个第二源/漏区160b可以通过使用外延生长法来形成，外延生长法使用半导体基板层100b和多个纳米片n1、n2和n3的堆叠结构nss作为种子。
45.在一些实施例中，多个第一源/漏区160a和多个第二源/漏区160b可以包括彼此不同的材料，并且多个第一源/漏区160a和多个第二源/漏区160b中的每一个可以通过执行单
独的外延生长法来形成。例如，第一源/漏区160a可以包括si，但不包括ge。在一些实施例中，多个第一源/漏区160a可以包括诸如si的半导体材料、诸如sic的化合物半导体材料或其多层结构。第二源/漏区160b可以包括ge。在一些实施例中，第二源/漏区160b可以包括诸如ge的半导体材料、诸如sige的化合物半导体材料或其多层结构，或诸如si的半导体材料及其多层结构。
46.多个第一源/漏区160a可以填充多个第一凹槽区域rs1的一部分，并且多个第一源/漏区160a中的每一个可以延伸到绝缘基板层102中，并且多个第一源/漏区160a中的每一个的下表面可以接触绝缘基板层102。多个第二源/漏区160b可以填充多个第二凹槽区域rs2的一部分，多个第二源/漏区160b中的每一个可以延伸到半导体基板层100b中，并且多个第二源/漏区160b中的每一个的下表面可以接触第二杂质区105。第一源/漏区160a的下表面可以在第一竖直水平lv1处，且第二源/漏区160b的下表面可以在高于第一竖直水平lv1的第二竖直水平lv2处，或在更远离主表面100m的第二竖直水平lv2处。
47.参照图10和图11，栅间绝缘层172可以形成在多个第一源/漏区160a、多个第二源/漏区160b以及多个虚设栅极结构dgs上。此后，可以通过平坦化栅间绝缘层172和/或从栅极间隔物130和栅间绝缘层172的上部将盖层d16周围的栅极间隔物130和栅间绝缘层172研磨一定厚度，来去除栅间绝缘层172和盖层d16的覆盖虚设栅极层d14的上表面的部分。结果，栅间绝缘层172的上表面可以与虚设栅层d14的上表面水平大致相同。在一些实施例中，栅间绝缘层172可以包括氧化硅层。
48.参照图11和图12，通过去除虚设栅层d14和其下方的氧化物层d12，并通过去除保留在第一区域r1和第二区域r2中的多个牺牲半导体层106s中的至少一部分，来形成多个栅极空间gs。多个纳米片n1、n2和n3的每个表面、多个第一鳍型有源区faa的上表面和多个第二鳍型有源区fab的上表面的一部分可以经由栅极空间gs暴露。在一些实施例中，可以不去除而是保留多个牺牲半导体层106s的一些部分。
49.参照图12和图13，栅极介电层145可以形成在被多个栅极空间gs暴露的表面上，并且多个栅电极150可以形成在填充多个栅极空间gs的栅极介电层145上。多个栅电极150可以在第二水平方向(y方向)上彼此平行延伸。
50.在一些实施例中，栅极介电层145可以具有界面层和高k介电层的堆叠结构。在一些实施例中，作为非限制性示例，界面层可以包括具有约9或更小的介电常数的低介电材料层，例如，氧化硅层、氧氮化硅膜或其组合。在一些实施例中，可以省略界面层。高k介电层可以是具有比氧化硅层的介电常数更大的介电常数的材料。例如，高k介电层可以具有约10至约25的介电常数。
51.在一些实施例中，栅极介电层145可以包括具有铁电特性的铁电材料层和具有顺电特性的顺电材料层。铁电材料层可以具有负电容，且顺电材料层可以具有正电容。例如，当两个或多个电容器串联连接，并且电容器的每个电容具有正值时，总电容可以从单个电容器的每个电容减小。然而，当彼此串联连接的两个或更多个电容器中的至少一个的电容具有负值时，总电容可以是正的且大于每个单独电容的绝对值。
52.当具有负电容的铁电材料层和具有正电容的顺电材料层彼此串联连接时，可以增加彼此串联连接的铁电材料层和顺电材料层的总电容值。因为可以增加总电容值，所以包括铁电材料层的晶体管在室温下可以具有小于约60mv/十年(mv/decade)的亚阈值摆幅
(ss)。
53.铁电材料层可以具有铁电特性。铁电材料层可以包括铪氧化物、铪锆氧化物、钡锶钛氧化物、钡钛氧化物和铅锆钛氧化物中的至少一种。在一些实施例中，例如，铪锆氧化物可以包括其上掺杂有锆(zr)的铪氧化物。作为另一例子，铪锆氧化物可以是铪(hf)、锆(zr)和氧(o)的化合物。
54.铁电材料层还可以包括掺杂的掺杂剂。作为非限制示例，掺杂剂可以包括以下中的至少一种：铝(a1)、钛(ti)、铌(nb)、镧(la)、钇(y)、镁(mg)、硅(si)、钙(ca)、铈(ce)、镝(dy)、铒(er)、钆(gd)、锗(ge)、钪(sc)、锶(sr)和/或锡(sn)。根据铁电材料层中包括哪种铁电材料，包括在铁电材料层中的掺杂剂的类型可以变化。
55.当铁电材料层包括铪氧化物时，作为非限制性示例，铁电材料层中包含的掺杂剂可以包括钆(gd)、硅(si)、锆(zr)、铝(al)和/或钇(y)中的至少一种。
56.当掺杂剂为al时，铁电材料层可以包括约3at％至约8at％的铝。例如，掺杂剂的比率可以是铝与铪和铝的总和的比率。
57.当掺杂剂为si时，铁电材料层可以包括约2at％到10at％的硅。当掺杂剂为y时，铁电材料层可以包括约2at％至10at％的钇。当掺杂剂为gd时，铁电材料层可以包括约1at％至7at％的钆。当掺杂剂为zr时，铁电材料层可以包括约50at％至80at％的锆。
58.顺电材料层可以具有顺电特性。顺电材料层可以包括氧化硅和高k金属氧化物中的至少一种。包含在顺电材料层中的金属氧化物可以包括铪氧化物、锆氧化物和铝氧化物中的至少一种，但本公开不限于此。
59.铁电材料层和顺电材料层可以包括彼此相同的材料。铁电材料层可以不具有顺电特性，并且顺电材料层可以不具有铁电特性。例如，当铁电材料层和顺电材料层包括氧化铪时，铁电材料层中包括的铪氧化物的晶体结构可以不同于顺电材料层中包括的铪氧化物的晶体结构。
60.铁电材料层可以具有铁电特性的厚度。铁电材料层的厚度可以为例如约0.5nm至约10nm，但本公开不限于此。因为表现出铁电特性的铁电材料的临界厚度可以变化，所以铁电材料层的厚度可以根据所选择的铁电材料而变化。
61.作为示例，栅极介电层145可以包括一个铁电材料层。作为另一示例，栅极介电层145可以包括彼此间隔开的多个铁电材料层。栅极介电层145可以具有多个铁电材料层和多个顺电材料层交替堆叠其中的堆叠结构。
62.栅电极150可以包括功函数控制金属包含层和填充功函数控制金属包含层的上部空间的间隙填充金属包含层。在一些实施例中，栅电极150可以具有其中顺序堆叠金属氮化物层、金属层、导电盖层和间隙填充金属层的结构。
63.栅电极150可以包括主栅单元150m和多个子栅单元150s，主栅单元150m覆盖包括多个纳米片n1、n2和n3的纳米片堆叠结构nss的上表面，且多个子栅单元150s连接到主栅单元150m，并形成在多个纳米片n1、n2和n3中的每个纳米片与第一鳍型有源区faa之间的空间中以及在多个纳米片n1、n2和n3中的每个纳米片与第二鳍型有源区fab之间的空间中。例如，子栅单元150s可以形成在多个纳米片n1、n2和n3中的每一个的下方。
64.在第一区域r1中，多个绝缘间隔物140可以布置在多个子栅单元150s中的每一个的两端上，其中栅极介电层145位于每个子栅单元150s和绝缘间隔物140之间。在第二区域
r2中，多个第二源/漏区160b可以布置在多个子栅单元150s中的每一个的两端上，其中栅极介电层145位于每个子栅单元150s和第二源/漏区160b之间。在第一区域r1中，栅极介电层145和绝缘间隔物140可以布置在子栅单元150s和第一源/漏区160a之间。在第二区域r2中，可以存在栅极介电层145，但是在子栅极单元150s和第二源/漏区160b之间可以不存在绝缘间隔物140。因此，在第二区域r2中，子栅单元150s和第二源/漏区160b可以直接接触布置在其间的栅介电层145。
65.参照图14a和图14b，可以形成覆盖多个栅电极150和栅间绝缘层172的层间绝缘层174，然后可以通过蚀刻层间绝缘层174和栅间绝缘层172中的一部分来形成暴露多个第一源/漏区160a和多个第二源/漏区160b的第一接触孔192h。金属硅化物层162可以形成在经由多个第一接触孔192h暴露的多个第一源/漏区160a和多个第二源/漏区160b的表面上。此外，通过蚀刻层间绝缘层174的一部分，可以形成暴露多个栅电极150的上表面(即，主栅极单元150m的上表面)的多个第二接触孔194h。在一些实施例中，多个第一接触孔192h和多个第二接触孔194h可以在单个蚀刻工艺中一起形成，但是本公开不限于此，并且多个第一接触孔192h和多个第二接触孔194h中的每一个可以通过单独的蚀刻工艺形成。
66.此后，可以形成填充多个第一接触孔192h的多个第一接触插塞192，并且可以形成填充多个第二接触孔194h的多个第二接触插塞194，且因此可以形成集成电路器件1。
67.多个第一接触插塞192可以通过金属硅化物层162连接到多个第一源/漏区160a和多个第二源/漏区160b，并且多个第二接触插塞194可以连接到多个栅电极150。在一些实施例中，多个第一接触插塞192和多个第二接触插塞194可以一起形成，但本公开不限于此，并且多个第一接触插塞192和多个第二接触插塞194中的每一个可以在单独的工艺中形成。
68.集成电路器件1可以包括从包括soi基板层100a和半导体基板层100b在内的基板的主表面100m在竖直方向(z方向)上向上突出的多个第一鳍型有源区faa和多个第二鳍型有源区fab，并且还可以包括多个纳米片堆叠结构nss，其中多个纳米片堆叠结构nss自与多个第一鳍式有源区faa和多个第二鳍式有源区fab的上表面在竖直方向(z方向)上间隔开的位置面向多个第一鳍式有源区faa和多个第二鳍式有源区fab的上表面。多个第一鳍型有源区faa可以在第一区域r1中从soi基板层100a的主表面100m在竖直方向(z方向)上向上突出，并且多个第二鳍型有源区fab可以在第二区域r2中从半导体基板层100b的主表面100m在竖直方向(z方向)上向上突出。
69.多个沟槽tre可以在包括soi基板层100a和半导体基板层100b的基板上限制或限定多个第一鳍型有源区faa和多个第二鳍型有源区fab。多个第一鳍型有源区faa和多个第二鳍型有源区fab的侧壁可以被填充多个沟槽tre的器件分离层118覆盖。多个第一鳍型有源区faa和多个第二鳍型有源区fab的上表面可以与器件分离层118的上表面距主表面100m处于相同或相似的水平。
70.多个纳米片堆叠结构nss可以与多个第一鳍型有源区faa和多个第二鳍型有源区fab的上表面间隔开。多个纳米片堆叠结构nss可以包括多个纳米片n1、n2和n3，多个纳米片n1、n2和n3在包括soi基板层100a和半导体基板层100b在内的基板上平行于多个第一鳍型有源区faa和多个第二鳍型有源区fab的上表面延伸。
71.一个纳米片堆叠结构nss的多个纳米片n1、n2和n3可以一个接一个地顺序堆叠在多个第一鳍型有源区faa和多个第二鳍型有源区fab的上表面上。在一些实施例中，如图所
示，一个纳米片堆叠结构nss包括三个纳米片n1、n2和n3，但本公开不限于此。多个纳米片n1、n2和n3中的每一个都可以具有沟道区。在一些实施例中，多个纳米片n1、n2和n3可以包括单个材料。
72.多个栅电极150可以在与第一水平方向(x方向)相交的第二水平方向(y方向)上延伸，并且可以在多个第一鳍型有源区faa和多个第二鳍型有源区fab上延伸。多个栅电极150的至少一部分可以在竖直方向(z方向)上与多个纳米片堆叠结构nss中的每一个交叠。
73.多个栅电极150中的每一个可以覆盖纳米片堆叠结构nss，并且围绕多个纳米片堆叠结构nss的至少一部分。栅电极150可以包括主栅单元150m和多个子栅单元150s，主栅单元150m覆盖纳米片堆叠结构nss的上表面；且多个子栅单元150s连接到主栅单元150m，并形成在多个第一鳍片型有源区faa和多个纳米片n1、n2和n3之间的空间中以及在多个第二鳍片型有源区fab和多个纳米片n1、n2和n3之间的空间中，即，在多个纳米片n1、n2和n3中的每一个下方。栅极介电层145可以将纳米片堆叠结构nss和栅电极150分开。
74.在第一区域r1中，多个第一源/漏区160a可以形成在多个第一鳍型有源区faa上，而在第二区域r2中，多个第二源/漏区160b可以形成在多个第二鳍型有源区fab上。多个第一源/漏区160a和多个第二源/漏区160b中的每一个可以连接到多个纳米片n1、n2和n3的相邻端。在第一区域r1中，多个第一源/漏区160a中的每一个可以延伸到soi基板层100a中。在一些实施例中，在第一区域r1中，多个第一源/漏区160a中的每一个可以穿透覆盖基板层103并延伸到绝缘基板层102中，并且多个第一源/漏区160a中的每一个的下表面可以接触绝缘基板层102。在第一区域r1中，多个第一源/漏区160a中的每一个可以不接触第一杂质区104。在第二区域r2中，多个第二源/漏区160b中的每一个可以延伸到半导体基板层100b中，并且多个第二源/漏区160b中的每一个的下表面可以接触第二杂质区105。第一源/漏区160a的下表面可以在第一竖直水平lv1处，且第二源/漏区160b的下表面可以在高于第一竖直水平lv1的第二竖直水平lv2处，且更远离主表面100m的第二竖直水平lv2处。
75.集成电路器件1可以包括配备在第一区域r1中的多个第一晶体管tra和配备在第二区域r2中的多个第二晶体管trb。第一晶体管tra和第二晶体管trb中的每一个可以是或可以包括多栅极金属氧化物半导体场效应晶体管(mosfet)。在一些实施例中，配备在第一区域r1中的第一晶体管tra可以包括多栅极nmosfet，且配备在第二区域r2中的第二晶体管trb可以包括多栅极pmosfet。
76.在一些实施例中，当栅极介电层145包括具有铁电特性的铁电材料层和具有顺电特性的顺电材料层时，第一晶体管tra和第二晶体管trb中的每一个可以包括使用负电容的负电容(nc)fet。
77.可以在多个纳米片堆叠结构nss、多个第一鳍型有源区faa和多个第二鳍型有源区fab上形成顺序覆盖栅电极150的侧壁的栅极间隔物130。栅极间隔物130可以包括氮化硅层，但本公开不限于此。栅极间隔物130可以覆盖栅电极150的主栅单元150m的侧壁。
78.在第一区域r1中，绝缘间隔物140可以接触第一源/漏区160a，并且可以形成在多个纳米片n1、n2和n3中的每一个的两端。在多个第一鳍型有源区faa与多个纳米片n1、n2和n3之间的空间中，绝缘间隔物140可以布置在子栅单元150s和第一源/漏区160a之间。在第二区域r2中，可以不形成绝缘间隔物140，并且第二源/漏区160b可以接触栅极介电层145。
79.栅间绝缘层172和层间绝缘层174可以顺序地形成在多个第一源/漏区160a和多个
第二源/漏区160b上。栅间绝缘层172和层间绝缘层174中的每一个可以包括氧化硅层，但是本公开不限于此。
80.多个第一接触插塞192可以连接到多个第一源/漏区160a和多个第二源/漏区160b。多个第一接触插塞192可以穿透层间绝缘层174和栅间绝缘层172，并且可以连接到多个第一源/漏区160a和多个第二源/漏区160b。金属硅化物层162可以布置在多个第一源/漏区160a与第一接触插塞192之间以及布置在多个第二源/漏区160b与第一接触插塞192之间。在一些实施例中，可以省略金属硅化物层162
81.多个第二接触插塞194可以连接到多个栅电极150。第二接触插塞194可以穿透层间绝缘层174，并且可以连接到栅电极150。
82.第一接触插塞192和第二接触插塞194中的每一个可以包括金属、导电金属氮化物或其组合。
83.在根据本发明构思的集成电路器件1中，形成在第一区域r1中的多个第一晶体管tra中的每一个可以形成在soi基板层100a上，该soi基板层100a包括顺序堆叠的基底基板层101、绝缘基板层102和覆盖基板层103，并且形成在第二区域r2中的多个第二晶体管trb中的每一个可以形成在半导体基板层100b上。
84.因为第一晶体管tra通过绝缘基板层102与第一杂质区104隔开，所以在第一晶体管tra中不会出现第一晶体管tra的断态漏电流。因此，由于至少降低了多个第一晶体管tra的断态漏电流，所以可以改善根据本发明构思的集成电路器件1的操作特性。通过不仅使用多个纳米片n1、n2和n3的堆叠结构，而且还使用与第一杂质区104间隔绝缘基板层102的覆盖基板层103，来形成第一晶体管tra的通态电流。因此，由于多个第一晶体管tra的通态电流增加，所以可以改善根据本发明构思的集成电路器件1的输出特性。
85.此外，在第二区域r2中，通过使用将形成有第二杂质区105的半导体基底层100b以及多个纳米片n1、n2和n3的纳米片堆叠结构nss作为种子的外延生长法，来形成多个第二晶体管trb的多个第二源/漏区160b，因此，多个第二源/漏区160b可以具有良好的结晶。因此，可以改善多个第二晶体管trb的操作特性。
86.因此，根据本发明构思的集成电路器件1可以包括多个第一鳍型有源区faa和多个第二鳍型有源区fab，其中操作特性得到改善，并因此可以确保可靠性和改进的操作特性。
87.图15至图19是根据一些实施例的集成电路器件的截面图。从图15到图19的描述中省略了参照图1到图14b给出的重复描述。图15至图19是示出x-z表面的截面图。
88.参照图15，集成电路器件1a可以包括配备在第一区域r1中的多个第一晶体管tra和配备在第二区域r2中的多个第二晶体管trb。第一晶体管tra和第二晶体管trb中的每一个可以包括多栅极mosfet。
89.集成电路器件1a可以包括：从包括soi基板层100a和半导体基板层100b在内的基板的主表面100m在竖直方向(z方向)上向上突出的多个第一鳍型有源区faa和多个第二鳍型有源区fab；以及多个纳米片堆叠结构nss，其中多个纳米片堆叠结构nss自与多个第一鳍式有源区faa和多个第二鳍式有源区fab间隔开的位置面向多个第一鳍式有源区faa和多个第二鳍式有源区fab的上表面。
90.多个纳米片堆叠结构nss可以与多个第一鳍型有源区faa和多个第二鳍型有源区fab的上表面间隔开。多个纳米片堆叠结构nss可以包括：在包括soi基板层100a和半导体基
板层100b在内的基板上平行于多个第一鳍型有源区faa和多个第二鳍型有源区fab的上表面延伸的多个纳米片n1、n2和n3。
91.多个栅电极150可以在与第一水平方向(x方向)相交的第二水平方向(y方向)上延伸，并且可以在多个第一鳍型有源区faa和多个第二鳍型有源区fab上延伸。栅电极150可以包括主栅单元150m和多个子栅单元150s，主栅单元150m覆盖纳米片堆叠结构nss的上表面；且多个子栅单元150s连接到主栅单元150m，并形成在多个第一鳍片型有源区faa和多个纳米片n1、n2和n3之间的空间中以及在多个第二鳍片型有源区fab和多个纳米片n1、n2和n3之间的空间中，即，在多个纳米片n1、n2和n3中的每一个下方。栅极介电层145可以将纳米片堆叠结构nss和栅电极150分开。
92.在第一区域r1中，多个第一源/漏区160a可以形成在多个第一鳍型有源区faa上，而在第二区域r2中，多个第二源/漏区160b可以形成在多个第二鳍型有源区fab上。
93.集成电路器件1a可以包括布置在多个第一源/漏区160a中的每一个与绝缘基板层102之间的气隙ag。在图15中，气隙ag被示出为布置在第一凹槽区域rs1的下表面处，但这仅是示例性的，并且本公开不限于此。例如，气隙ag可以布置在多个第一源/漏区160a中的每一个与绝缘基板层102之间，横跨第一凹槽区域rs1的下表面和下侧壁。因为气隙ag减少了寄生电容，所以可以改善集成电路器件1a的操作特性。
94.可以在多个纳米片堆叠结构nss、多个第一鳍型有源区faa和多个第二鳍型有源区fab上形成顺序覆盖栅电极150的侧壁的栅极间隔物130。
95.在第一区域r1中，接触第一源/漏区160a的绝缘间隔物140可以形成在多个纳米片n1、n2和n3中的每一个的两端。在第二区域r2中，可以不形成绝缘间隔物140，并且第二源/漏区160b可以接触(例如，直接接触)栅极介电层145。
96.栅间绝缘层172和层间绝缘层174可以顺序地形成在多个第一源/漏区160a和多个第二源/漏区160b上。多个第一接触插塞192可以连接到多个第一源/漏区160a和多个第二源/漏区160b。多个第一接触插塞192可以穿透层间绝缘层174和栅间绝缘层172，并且可以连接到多个第一源/漏区160a和多个第二源/漏区160b。金属硅化物层162可以布置在多个第一源/漏区160a与第一接触插塞192之间以及布置在多个第二源/漏区160b与第一接触插塞192之间。
97.多个第二接触插塞194可以连接到多个栅电极150，如图14a所不。
98.参照图16，集成电路器件1b可以包括配备在第一区域r1中的多个第一晶体管traa和配备在第二区域r2中的多个第二晶体管trb。第一晶体管traa和第二晶体管trb中的每一个可以包括多栅极mosfet。
99.集成电路器件1b可以包括：从包括soi基板层100a和半导体基板层100b在内的基板的主表面100m在竖直方向(z方向)上向上突出的多个第一鳍型有源区faa和多个第二鳍型有源区fab；以及多个纳米片堆叠结构nss，其中多个纳米片堆叠结构nss自与多个第一鳍式有源区faa和多个第二鳍式有源区fab间隔开的位置面向多个第一鳍式有源区faa和多个第二鳍式有源区fab的上表面。
100.多个纳米片堆叠结构nss可以与多个第一鳍型有源区faa和多个第二鳍型有源区fab的上表面隔开。多个纳米片堆叠结构nss可以包括：在包括soi基板层100a和半导体基板层100b在内的基板上平行于多个第一鳍型有源区faa和多个第二鳍型有源区fab的上表面
延伸的多个纳米片n1、n2和n3。
101.多个栅电极150可以在与第一水平方向(x方向)相交的第二水平方向(y方向)上延伸，并且可以在多个第一鳍型有源区faa和多个第二鳍型有源区fab上延伸。栅电极150可以包括主栅单元150m和多个子栅单元150s，主栅单元150m覆盖纳米片堆叠结构nss的上表面；且多个子栅单元150s连接到主栅单元150m，并形成在多个第一鳍片型有源区faa和多个纳米片n1、n2和n3之间的空间中以及在多个第二鳍片型有源区fab和多个纳米片n1、n2和n3之间的空间中，即，在多个纳米片n1、n2和n3中的每一个下方。栅极介电层145可以将纳米片堆叠结构nss和栅电极150分开。
102.在第一区域r1中，多个第一源/漏区160aa可以形成在多个第一鳍型有源区faa上，而在第二区域r2中，多个第二源/漏区160b可以形成在多个第二鳍型有源区fab上。多个第一源/漏区160aa和多个第二源/漏区160b中的每一个可以连接到多个纳米片n1、n2和n3的相邻端。在第一区域r1中，多个第一源/漏区160aa可以填充多个第一凹槽区域rs1a，并延伸到soi基板层100a中。在一些实施例中，在第一区域r1中，多个第一源/漏区160aa中的每一个可以穿透覆盖基板层103，但是可以不延伸到绝缘基板层102中，并且多个第一源/漏区160aa中的每一个的下表面可以接触绝缘基板层102。在第一区域r1中，多个第一源/漏区160aa中的每一个可以不接触第一杂质区104。在第二区域r2中，多个第二源/漏区160b可以填充多个第二凹槽区域rs2并延伸到半导体基板层100b中，并且多个第二源/漏区160b的下表面可以接触第二杂质区105的下表面。第一源/漏区160aa的下表面可以在第一竖直水平lvla处，且第二源/漏区160b的下表面可以在高于第一竖直水平lvla的第二竖直水平lv2处。
103.可以在多个纳米片堆叠结构nss、多个第一鳍型有源区faa和多个第二鳍型有源区fab上形成顺序覆盖栅电极150的侧壁的栅极间隔物130。
104.在第一区域r1中，接触第一源/漏区160aa的绝缘间隔物140可以形成在多个纳米片n1、n2和n3中的每一个的两端。在第二区域r2中，可以不形成绝缘间隔物140，并且第二源/漏区160b可以接触(例如，直接接触)栅极介电层145。
105.栅间绝缘层172和层间绝缘层174可以顺序地形成在多个第一源/漏区160aa和多个第二源/漏区160b上。多个第一接触插塞192可以连接到多个第一源/漏区160aa和多个第二源/漏区160b。多个第一接触插塞192可以穿透层间绝缘层174和栅间绝缘层172，并且可以连接到多个第一源/漏区160aa和多个第二源/漏区160b。金属硅化物层162可以布置在多个第一源/漏区160aa与第一接触插塞192之间以及布置在多个第二源/漏区160b与第一接触插塞192之间。
106.参照图17，在图16所示的集成电路器件1b中，多个第一源/漏区160aa的所有下表面可以在第一凹槽区域rs1a的下表面上接触绝缘基板层102的上表面，但是如图17所示的集成电路器件1c可以包括布置在多个第一源/漏区160aa中的每个第一源/漏区和绝缘基板层102之间的气隙aga。例如，气隙aga可以布置在多个第一源/漏区160aa中的每个第一源/漏区与绝缘基板层102之间，横跨第一凹槽区域rs1a的下表面。因为气隙aga减少了寄生电容，所以可以改善集成电路器件1c的操作特性。
107.参照图18，集成电路器件1d可以包括配备在第一区域r1中的多个第一晶体管trab和配备在第二区域r2中的多个第二晶体管trb。第一晶体管trab和第二晶体管trb中的每一
个可以包括多栅极mosfet。
108.集成电路器件1d可以包括多个第一源/漏区160ab和多个第二源/漏区160b。在第一区域r1中，多个第一源/漏区160ab可以形成在多个第一鳍型有源区faa上，而在第二区域r2中，多个第二源/漏区160b可以形成在多个第二鳍型有源区fab上。多个第一源/漏区160ab和多个第二源/漏区160b中的每一个可以连接到多个纳米片n1、n2和n3的相邻端。在第一区域r1中，多个第一源/漏区160ab可以填充多个第一凹槽区域rs1b，并延伸到soi基板层100a中。在一些实施例中，在第一区域r1中，多个第一源/漏区160ab中的每一个可以穿透覆盖基板层103和绝缘基板层102，并延伸到基底基板层101的第一杂质区104中。多个第一源/漏区160ab中的每一个的下表面可以接触基底基板层101。在第一区域r1中，多个第一源/漏区160ab中的每一个可以接触第一杂质区104。在第二区域r2中，多个第二源/漏区160b可以填充多个第二凹槽区域rs2并延伸到半导体基板层100b中，并且多个第二源/漏区160b的下表面可以接触第二杂质区105的下表面。第一源/漏区160ab的下表面可以在第一竖直水平lv1b处，且第二源/漏区160b的下表面可以在高于第一竖直水平lv1b的第二竖直水平lv2处，或在更远离主表面100m的第二竖直水平lv2处。
109.在第一区域r1中，接触第一源/漏区160ab的绝缘间隔物140可以形成在多个纳米片n1、n2和n3中的每一个的两端。在第二区域r2中，可以不形成绝缘间隔物140，并且第二源/漏区160b可以接触(例如，直接接触)栅极介电层145。
110.参照图19，在图18所示的集成电路器件1d中，多个第一源/漏区160ab可以在第一凹槽区域rs1b的侧表面上接触绝缘基板层102的所有侧表面，但是如图19所示的集成电路器件1e可以包括布置在多个第一源/漏区160ab中的每个第一源/漏区和绝缘基板层102之间的气隙agb。例如，气隙agb可以布置在多个第一源/漏区160ab中的每个第一源/漏区与绝缘基板层102之间，在第一凹槽区域rs1b的侧面上。因为气隙agb减少了寄生电容，所以可以改善集成电路器件1e的操作特性。
111.图20a和图20b是根据一些实施例的集成电路器件的截面图。图20a和图20b是示出x-z表面的截面图。
112.参照图20a，集成电路器件2可以包括配备在第一区域r1中的多个第一晶体管tra和配备在第三区域r3中的多个第三晶体管trc。第一晶体管tra和第三晶体管trc中的每一个可以包括多栅极mosfet。在一些实施例中，配备在第一区域r1中的第一晶体管tra和配备在第三区域r3中的第三晶体管trc可以包括多栅极nmosfet。在一些实施例中，第一区域r1和第三区域r3中的一个可以是sram区，且另一个可以是逻辑区。
113.集成电路器件2可以包括：从包括soi基板层100a在内的基板的主表面100m在竖直方向(z方向)上向上突出的多个第一鳍型有源区faa和多个第三鳍型有源区fac；以及多个纳米片堆叠结构nss，其中多个纳米片堆叠结构nss自与多个第一鳍式有源区faa和多个第三鳍式有源区fac的上表面在竖直方向(z方向)上间隔开的位置面向多个第一鳍式有源区faa和多个第三鳍式有源区fac的上表面。
114.多个纳米片堆叠结构nss可以与多个第一鳍型有源区faa和多个第三鳍型有源区fac的上表面间隔开。多个纳米片堆叠结构nss可以包括：在包括soi基板层100a在内的基板上平行于多个第一鳍型有源区faa和多个第三鳍型有源区fac的上表面延伸的多个纳米片n1、n2和n3。
115.多个栅电极150可以在与第一水平方向(x方向)相交的第二水平方向(y方向)上延伸，并且可以在多个第一鳍型有源区faa和多个第三鳍型有源区fac上延伸。栅电极150可以包括主栅单元150m和多个子栅单元150s，主栅单元150m覆盖纳米片堆叠结构nss的上表面；且多个子栅单元150s连接到主栅单元150m，并形成在多个第一鳍片型有源区faa和多个纳米片n1、n2和n3之间的空间中以及在多个第三鳍片型有源区fac和多个纳米片n1、n2和n3之间的空间中，即，在多个纳米片n1、n2和n3中的每一个下方。栅极介电层145可以将纳米片堆叠结构nss和栅电极150分开。
116.在第一区域r1中，多个第一源/漏区160a可以形成在多个第一鳍型有源区faa上，而在第三区域r3中，多个第三源/漏区160c可以形成在多个第三鳍型有源区fac上。在一些实施例中，多个第一源/漏区160a和多个第三源/漏区160c可以包括彼此相同的材料。例如，多个第一源/漏区160a和多个第三源/漏区160c可以包括si，但不包括ge。多个第一源/漏区160a和多个第三源/漏区160c中的每一个可以连接到多个纳米片n1、n2和n3的相邻端。在第一区域r1中，多个第一源/漏区160a可以填充多个第一凹槽区域rs1，并延伸到soi基板层100a中。在一些实施例中，在第一区域r1中，多个第一源/漏区160a中的每一个可以穿透覆盖基板层103并延伸到绝缘基板层102中，并且多个第一源/漏区160a中的每一个的下表面可以接触绝缘基板层102。在第三区域r3中，多个第三源/漏区160c可以填充多个第三凹槽区域rs3，并延伸到soi基板层100a中。在一些实施例中，在第三区域r3中，多个第三源/漏区160c中的每一个可以穿透覆盖基板层103并延伸到绝缘基板层102中，并且多个第三源/漏区160c中的每一个的下表面可以接触绝缘基板层102。第一源/漏区160a的下表面可以在第一竖直水平lv1处，且第三源/漏区160c的下表面可以位于高于第一竖直水平lv1的第三竖直水平lv3处，或在更远离主表面100m的第三竖直水平lv3处。
117.可以在多个纳米片堆叠结构nss、多个第一鳍型有源区faa和多个第三鳍型有源区fac上形成顺序覆盖栅电极150的侧壁的栅极间隔物130。
118.在第一区域r1中，接触第一源/漏区160a的绝缘间隔物140可以形成在多个纳米片n1、n2和n3中的每一个的两端，并且在第三区域r3中，接触第三源/漏区160c的绝缘间隔物140可以形成在多个纳米片n1、n2和n3中的每一个的两端。
119.栅间绝缘层172和层间绝缘层174可以顺序地形成在多个第一源/漏区160aa和多个第三源/漏区160c上。多个第一接触插塞192可以连接到多个第一源/漏区160a和多个第三源/漏区160c。多个第一接触插塞192可以穿透层间绝缘层174和栅间绝缘层172，并且可以连接到多个第一源/漏区160a和多个第三源/漏区160c。金属硅化物层162可以布置在多个第一源/漏区160a与第一接触插塞192之间以及布置在多个第三源/漏区160c与第一接触插塞192之间。
120.参照图20b，集成电路器件2a可以包括配备在第一区域r1中的多个第一晶体管tra和配备在第三区域r3中的多个第三晶体管trca。第一晶体管tra和第三晶体管trca中的每一个可以包括多栅极mosfet。在一些实施例中，配备在第一区域r1中的第一晶体管tra和配备在第三区域r3中的第三晶体管trca可以包括多栅极nmosfet。在一些实施例中，第一区域r1和第三区域r3中的一个可以是sram区，且另一个可以是逻辑区。
121.在第一区域r1中，多个第一源/漏区160a可以形成在多个第一鳍型有源区faa上，而在第三区域r3中，多个第三源/漏区160ca可以形成在多个第三鳍型有源区fac上。在一些
实施例中，多个第一源/漏区160a和多个第三源/漏区160ca可以包括彼此相同的材料。例如，多个第一源/漏区160a和多个第三源/漏区160ca可以包括si，但不包括ge。多个第一源/漏区160a和多个第三源/漏区160ca中的每一个可以连接到多个纳米片n1、n2和n3的相邻端。在第一区域r1中，多个第一源/漏区160a可以填充多个第一凹槽区域rs1，并延伸到soi基板层100a中。在一些实施例中，在第一区域r1中，多个第一源/漏区160a中的每一个可以穿透覆盖基板层103并延伸到绝缘基板层102中，并且多个第一源/漏区160a中的每一个的下表面可以接触绝缘基板层102。在第三区域r3中，多个第三源/漏区160ca可以填充多个第三凹槽区域rs3a，并延伸到soi基板层100a中。在一些实施例中，在第三区域r3中，多个第三源/漏区160ca中的每一个可以穿透覆盖基板层103和绝缘基板层102，并延伸到基底基板层101的第一杂质区104中，并且多个第三源/漏区160ca中的每一个的下表面可以接触第一杂质区102。第一源/漏区160a的下表面可以在第一竖直水平lv1处，且第三源/漏区160ca的下表面可以位于低于第一竖直水平lv1的第三竖直水平lv3a处，或在更靠近主表面100m的第三竖直水平lv3a处。
122.图21是根据实施例的集成电路器件的截面图。图21是示出x-z表面的截面图。
123.参照图21，集成电路器件3可以包括配备在第一区域r1中的多个第一晶体管tra和配备在第四区域r4中的多个第四晶体管trd。第一晶体管tra和第四晶体管trd中的每一个可以包括多栅极mosfet。在一些实施例中，配备在第一区域r1中的第一晶体管tra和配备在第四区域r4中的第四晶体管trd可以包括多栅极nmosfet。在一些实施例中，第一区域r1和第四区域r4中的一个可以是sram区，且另一个可以是逻辑区。
124.集成电路器件3可以包括：从包括soi基板层100a和半导体基板层100b在内的基板的主表面100m在竖直方向(z方向)上向上突出的多个第一鳍型有源区faa和多个第四鳍型有源区fad；以及多个纳米片堆叠结构nss，其中多个纳米片堆叠结构nss自与多个第一鳍式有源区faa和多个第四鳍式有源区fad间隔开的位置面向多个第一鳍式有源区faa和多个第四鳍式有源区fad的上表面。多个第一鳍型有源区faa可以从第一区域r1中的soi基板层100a的主表面100m在竖直方向(z方向)上向上突出，并且多个第四鳍型有源区fad可以在第四区域r4中从半导体基板层100b的主表面100m在竖直方向(z方向)上向上突出。
125.代替在图14a和图14b所示的集成电路器件1的第二区域r2中形成在半导体基板层100b上的第二杂质区105，集成电路器件4可以包括在第四区域r4中形成在半导体基板层100b上的第三杂质区104a。可以通过将具有第一导电性的杂质注入到soi基板层100a的一部分中来形成第一杂质区104，并且可以通过将第一导电性的杂质注入到半导体基板层100b的一部分中来形成第三杂质区104a。在一些实施例中，第三杂质区104a的形状可以与图14a和图14b所示的第二杂质区105的形状基本相同。
126.多个纳米片堆叠结构nss可以与多个第一鳍型有源区faa和多个第四鳍型有源区fad的上表面间隔开。多个纳米片堆叠结构nss可以包括：在包括soi基板层100a和半导体基板层100b在内的基板上平行于多个第一鳍型有源区faa和多个第四鳍型有源区fad的上表面延伸的多个纳米片n1、n2和n3。一个纳米片堆叠结构nss的多个纳米片n1、n2和n3可以一个接一个地顺序堆叠在多个第一鳍型有源区faa和多个第四鳍型有源区fad的上表面上。
127.多个栅电极150可以在与第一水平方向(x方向)相交的第二水平方向(y方向)上延伸，并且可以在多个第一鳍型有源区faa和多个第四鳍型有源区fad上延伸。多个栅电极150
中的每一个可以覆盖纳米片堆叠结构nss，并且围绕多个纳米片堆叠结构nss的至少一部分。栅电极150可以包括主栅单元150m和多个子栅单元150s，主栅单元150m覆盖纳米片堆叠结构nss的上表面；且多个子栅单元150s连接到主栅单元150m，并形成在多个第一鳍片型有源区faa和多个纳米片n1、n2和n3之间的空间中以及在多个第四鳍片型有源区fad和多个纳米片n1、n2和n3之间的空间中，即，在多个纳米片n1、n2和n3中的每一个下方。栅极介电层145可以将纳米片堆叠结构nss和栅电极150分开。
128.在第一区域r1中，多个第一源/漏区160a可以形成在多个第一鳍型有源区faa上，而在第四区域r4中，多个第四源/漏区160d可以形成在多个第四鳍型有源区fad上。多个第一源/漏区160a和多个第四源/漏区160d中的每一个可以连接到多个纳米片n1、n2和n3的相邻端。在一些实施例中，多个第一源/漏区160a和多个第四源/漏区160d可以包括彼此相同的材料。
129.在第一区域r1中，多个第一源/漏区160a中的每一个可以延伸到soi基板层100a中。在一些实施例中，在第一区域r1中，多个第一源/漏区160a中的每一个可以穿透覆盖基板层103并延伸到绝缘基板层102中，并且多个第一源/漏区160a中的每一个的下表面可以接触绝缘基板层102。在第四区域r4中，多个第四源/漏区160d中的每一个可以延伸到半导体基板层100b中，并且多个第四源/漏区160d中的每一个的下表面可以接触第三杂质区104a。第一源/漏区160a的下表面可以在第一竖直水平lv1处，且第四源/漏区160d的下表面可以位于高于第一竖直水平lv1的第四竖直水平lv4处，或在更远离主表面100m的第四竖直水平lv4处。
130.可以在多个纳米片堆叠结构nss、多个第一鳍型有源区faa和多个第四鳍型有源区fad上形成顺序覆盖栅电极150的侧壁的栅极间隔物130。
131.在第一区域r1中，接触第一源/漏区160a的绝缘间隔物140可以形成在多个纳米片n1、n2和n3中的每一个的两端，并且在第四区域r4中，接触第四源/漏区160d的绝缘间隔物140可以形成在多个纳米片n1、n2和n3中的每一个的两端。
132.栅间绝缘层172和层间绝缘层174可以顺序地形成在多个第一源/漏区160a和多个第四源/漏区160d上。栅间绝缘层172和层间绝缘层174中的每一个可以包括氧化硅层，但是本公开不限于此。
133.多个第一接触插塞192可以连接到多个第一源/漏区160a和多个第四源/漏区160d。多个第一接触插塞192可以穿透层间绝缘层174和栅间绝缘层172，并且可以连接到多个第一源/漏区160a和多个第四源/漏区160d。金属硅化物层162可以布置在多个第一源/漏区160a与第一接触插塞192之间以及布置在多个第四源/漏区160d与第一接触插塞192之间。
134.图22a至图23b是示出根据一些实施例的集成电路器件的制造方法的截面图，并且描述了了通过根据制造工序使用该制造方法制造的集成电路器件的截面图。图22a到图23a是示出y-z表面的截面图，图23b是示出沿图23a中的v1-v1
′
和v5-v5
′
线截取的y-z表面的截面图。
135.参照图22a，通过交替堆叠多个牺牲半导体层106s和多个纳米片半导体层ns形成的堆叠结构可以形成在包括布置有soi基板层100a的第一区域r1和布置有半导体基板层100b的第五区域r5在内的基板上。堆叠凹槽sr可以通过去除形成在第五区域r5中的多个牺
牲半导体层106s和多个纳米片半导体层ns的堆叠结构的一部分来形成。结果，可以在第五区域r5中暴露半导体基板层100b的上表面。在一些实施例中，第五区域r5中的半导体基板层100b可以与图5所示的第二区域r2中的半导体基板层100b基本相同。
136.参照图22b，半导体外延层110可以在第五区域r5中形成在半导体基板层100b上。半导体外延层110可以包括半导体材料。半导体外延层110可以形成为具有与半导体基板层100b相同的结晶。在一些实施例中，半导体外延层110可以包括与半导体基板层100b相同类型的半导体材料。在一些实施例中，半导体外延层110可以包括与半导体基板层100b具有相同结晶的不同类型的半导体材料。
137.半导体外延层110可以形成有与第二杂质区105具有相同导电性的杂质。例如，可以将第二导电性的杂质注入到半导体外延层110中。
138.在一些实施例中，在第五区域r5中，类似于图5中的第一区域r1，可以通过在soi基板层100a上交替堆叠多个牺牲半导体层106s和多个纳米片半导体层ns，然后去除在第五区域r5内在多个牺牲半导体层106s和多个纳米片半导体层ns的堆叠结构中形成的所有部分以及在第五区域r5中的覆盖基板层103和绝缘基板层102的部分，然后用外延生长法形成与第二杂质区105对应的外延层和半导体外延层110，来形成类似于图22b所示的结构。
139.一起参照图23a和图23b，可以通过对图22b的结果执行与参照图6至图14b描述的那些工艺类似的工艺，来形成集成电路器件4。集成电路器件4可以包括：从包括soi基板层100a和半导体基板层100b在内的基板的主表面100m在竖直方向(z方向)上向上突出的多个第一鳍型有源区faa和多个第五鳍型有源区fae；以及多个纳米片堆叠结构nss，其中多个纳米片堆叠结构nss在第一区域r1中自与多个第一鳍式有源区faa的上表面间隔开的位置面向多个第一鳍式有源区faa的上表面。多个第一鳍型有源区faa可以从第一区域r1中的soi基板层100a的主表面100m在竖直方向(z方向)上向上突出，并且多个第五鳍型有源区fae可以在第五区域r5中从半导体基板层100b的主表面100m在竖直方向(z方向)上向上突出。
140.多个沟槽tre可以在包括soi基板层100a和半导体基板层100b的基板上限制或限定多个第一鳍型有源区faa和多个第五鳍型有源区fae。多个第一鳍型有源区faa和多个第五鳍型有源区fae的侧壁可以被填充多个沟槽tre的器件分离层118覆盖。多个第一鳍型有源区faa的上表面距主表面100m的水平、多个第五鳍型有源区fae的第二杂质区105的上表面距主表面100m的水平、以及器件分离层118的上表面距主表面100m的水平可以彼此相等、相同或相似。
141.多个纳米片堆叠结构nss可以与多个第一鳍型有源区faa的上表面间隔开。多个纳米片堆叠结构nss可以包括在soi基板层100a上平行于多个第一鳍型有源区faa的上表面延伸的多个纳米片n1、n2和n3。一个纳米片堆叠结构nss的多个纳米片n1、n2和n3可以一个接一个地顺序堆叠在多个第一鳍型有源区faa的上表面上。
142.多个纳米片n1、n2和n3的纳米片堆叠结构nss可以在第一区域r1中布置在多个第一鳍型有源区faa上，并且可以在第五区域r5中位于与多个第五鳍型有源区fae中的每个第五鳍型有源区的半导体外延层110基本相同的水平处。换言之，多个纳米片n1、n2和n3的纳米片堆叠结构nss可以在第一区域r1中布置在多个第一鳍型有源区faa上，以便距主表面100m位于与第五区域r5中的多个第五鳍型有源区fae上方的半导体外延层110基本相同的水平处。
143.多个栅电极150可以在与第一水平方向(x方向)相交的第二水平方向(y方向)上延伸，并且可以在多个第一鳍型有源区faa和多个第五鳍型有源区fae上延伸。多个栅电极150中的至少一部分可以在竖直方向(z方向)上与第一区域r1中的多个纳米片堆叠结构nss中的每一个交叠，并且还可以在竖直方向(z方向)上与第五区域r5中的多个第五鳍型有源区fae交叠。
144.在第一区域r1中，多个栅电极150中的每一个可以覆盖纳米片堆叠结构nss，并且围绕多个纳米片堆叠结构nss的至少一部分。在第一区域r1中，栅电极150可以包括主栅单元150m和多个子栅单元150s，主栅单元150m覆盖纳米片堆叠结构nss的上表面；且多个子栅单元150s连接到主栅单元150m，并形成在第一鳍片型有源区faa和多个纳米片n1、n2和n3之间的空间中，即，在多个纳米片n1、n2和n3中的每一个下方。栅极介电层145可以将纳米片堆叠结构nss和栅电极150分开。
145.在第五区域r5中，多个栅电极150可以覆盖多个第五鳍型有源区fae的表面。在第五区域r5中，多个栅电极150可以仅包括主栅单元150m，并且可以不包括子栅单元150s。栅极介电层145可以将第五鳍型有源区fae和栅电极150分开。
146.在第一区域r1中，多个第一源/漏区160a可以形成在多个第一鳍型有源区faa上。在第一区域r1中，多个第一源/漏区160a中的每一个可以连接到多个纳米片n1、n2和n3的相邻端。在第五区域r5中，多个第五源/漏区160e可以连接到多个第五鳍型有源区fae中的彼此相邻的第五鳍型有源区fae的侧壁。在第一区域r1中，多个第一源/漏区160a中的每一个可以延伸到soi基板层100a中。在一些实施例中，在第一区域r1中，多个第一源/漏区160a中的每一个可以穿透覆盖基板层103并延伸到绝缘基板层102中，并且多个第一源/漏区160a中的每一个的下表面可以接触绝缘基板层102。在第五区域r5中，多个第五源/漏区160e中的每一个可以延伸到半导体基板层100b中，并且多个第五源/漏区160e中的每一个的下表面可以接触第二杂质区105。第一源/漏区160a的下表面可以在第一竖直水平lv1处，且第五源/漏区160e的下表面可以位于高于第一竖直水平lv1的第五竖直水平lv5处，或在更远离主表面100m的第五竖直水平lv5处。
147.集成电路器件4可以包括配备在第一区域r1中的多个第一晶体管tra和配备在第五区域r5中的多个第五晶体管trs。第一晶体管tra可以包括多栅极mosfet，而第五晶体管trs可以包括单栅极mosfet。在一些实施例中，配备在第一区域r1中的第一晶体管tra可以包括多栅极nmosfet，且配备在第五区域r5中的第五晶体管trs可以包括多栅极pmosfet。在一些其他实施例中，配备在第一区域r1中的第一晶体管tra可以包括多栅极nmosfet，且配备在第五区域r5中的第五晶体管trs可以包括多栅极nmosfet。
148.可以在多个纳米片堆叠结构nss和多个第五鳍型有源区fae上形成顺序覆盖栅电极150的侧壁的栅极间隔物130。在第一区域r1中，接触第一源/漏区160a的绝缘间隔物140可以形成在多个纳米片n1、n2和n3中的每一个的两端。
149.栅间绝缘层172和层间绝缘层174可以顺序地形成在多个第一源/漏区160a和多个第五源/漏区160e上。
150.多个第一接触插塞192可以连接到多个第一源/漏区160a和多个第五源/漏区160e。多个第一接触插塞192可以穿透层间绝缘层174和栅间绝缘层172，并且可以连接到多个第一源/漏区160a和多个第五源/漏区160e。金属硅化物层162可以布置在多个第一源/漏
区160a与第一接触插塞192之间以及布置在多个第五源/漏区160e与第一接触插塞192之间。
151.多个第二接触插塞194可以连接到多个栅电极150。第二接触插塞194可以穿透层间绝缘层174，并且连接到栅电极150。
152.在本公开的一些实施例中，集成电路器件可以包括如图1至图23b所示并参照集成电路器件1、1a、1b、1c、1d、1e、2、2a、3和4进行描述的第一区域r1、第二区域r2、第三区域r3、第四区域r4和/或第五区域r5中的至少两个区域。鉴于上述讨论，本领域技术人员应该容易理解这样的实施例，因此将不单独示出。
153.此外，在共同布置在第一区域r1、第二区域r2、第三区域r3、第四区域r4和第五区域r5中的至少两个区域内的部件中，布置在彼此不同的区域中的部件可以分别并区分地称为第一、第二等。例如，包括布置在第一区域r1和第二区域r2中的多个纳米片n1、n2和n3的纳米片堆叠结构nss可以分别被称为包括多个第一纳米片的第一纳米片堆叠结构和包括多个第二纳米片的第二纳米片堆叠结构。
154.尽管参照本发明构思的示例实施例具体地示出并描述了本发明构思，但是应理解，在不脱离权利要求书的范围的前提下，可以在其中进行形式和细节上的各种改变。