集成电路器件的制作方法

集成电路器件
1.相关申请的交叉引用
2.本技术要求于2020年12月24日在韩国知识产权局提交的韩国专利申请no.10-2020-0183522的优先权，该专利申请的公开内容通过引用整体并入本文。
技术领域
3.本发明构思涉及集成电路器件，更具体地，涉及包括场效应晶体管的集成电路器件。


背景技术：

4.近来，随着集成电路器件小型化的快速发展，对于集成电路器件有益的是，不仅要确保快速的运行速度，而且要确保运行的准确性。此外，随着集成电路器件的集成度增加和集成电路器件尺寸减小，需要研发能够提高纳米片场效应晶体管的性能和可靠性的新结构。


技术实现要素：

5.本发明构思提供了具有能够通过减小相邻的导电区域之间的寄生电容来改善晶体管性能和降低功耗的结构的集成电路器件。
6.根据本发明构思的一个方面，提供了一种集成电路器件，包括：鳍型有源区，所述鳍型有源区在衬底上在第一水平方向上延伸，并且包括位于第一水平高度处的鳍顶表面；栅极线，所述栅极线在所述鳍型有源区上在与所述第一水平方向交叉的第二水平方向上延伸；以及绝缘结构，所述绝缘结构位于所述衬底与所述栅极线之间，并且位于所述鳍型有源区的侧壁上，其中，所述绝缘结构包括：第一绝缘衬垫，所述第一绝缘衬垫与所述鳍型有源区的侧壁接触；第二绝缘衬垫，所述第二绝缘衬垫位于所述鳍型有源区的侧壁上，并且包括位于第二水平高度处的最上部，所述第一绝缘衬垫位于所述第二绝缘衬垫与所述鳍型有源区的侧壁之间，所述第二水平高度比所述第一水平高度更靠近所述衬底的底表面；下掩埋绝缘层，所述下掩埋绝缘层位于所述鳍型有源区的侧壁上，并且包括在第三水平高度处面对所述栅极线的第一顶表面，所述第一绝缘衬垫和所述第二绝缘衬垫位于所述下掩埋绝缘层与所述鳍型有源区的侧壁之间，所述第三水平高度比所述第二水平高度更靠近所述衬底的底表面；以及上掩埋绝缘层，所述上掩埋绝缘层位于所述下掩埋绝缘层与所述栅极线之间，并且包括位于第四水平高度处的第二顶表面，所述第四水平高度和所述第二水平高度与所述衬底的底表面距离相同或者所述第四水平高度比所述第二水平高度更远离所述衬底的底表面。
7.根据本发明构思的另一方面，提供了一种集成电路器件，包括：衬底，所述衬底包括器件区和限定所述器件区的器件间隔离区；鳍型有源区，所述鳍型有源区在所述器件区中在第一水平方向上延伸，并且包括位于第一水平高度处的鳍顶表面；纳米片堆叠，所述纳米片堆叠包括位于所述鳍顶表面上并且在垂直方向上与所述鳍顶表面间隔开的至少一个
纳米片，所述纳米片堆叠中的每个纳米片与所述鳍顶表面具有不同的垂直距离；栅极线，所述栅极线位于所述鳍型有源区上的所述至少一个纳米片上，并且在所述器件区和所述器件间隔离区中在与所述第一水平方向交叉的第二水平方向上延伸；第一绝缘结构，所述第一绝缘结构在所述器件区中位于所述衬底与所述栅极线之间，并且位于所述鳍型有源区的侧壁上；以及第二绝缘结构，所述第二绝缘结构在所述器件间隔离区中位于所述衬底与所述栅极线之间，其中，所述第一绝缘结构包括：第一绝缘衬垫，所述第一绝缘衬垫与所述鳍型有源区的所述侧壁接触；第二绝缘衬垫，所述第二绝缘衬垫位于所述鳍型有源区的所述侧壁上，并且包括位于第二水平高度处的最上部，所述第一绝缘衬垫位于所述第二绝缘衬垫与所述鳍型有源区的所述侧壁之间，所述第二水平高度比所述第一水平高度更靠近所述衬底的底表面；第一下掩埋绝缘层，所述第一下掩埋绝缘层位于所述鳍型有源区的侧壁上，并且包括在第三水平高度处面对所述栅极线的第一顶表面，所述第一绝缘衬垫和所述第二绝缘衬垫位于所述第一下掩埋绝缘层与所述鳍型有源区的侧壁之间，所述第三水平高度比所述第二水平高度更靠近所述衬底的底表面；以及第一上掩埋绝缘层，所述第一上掩埋绝缘层位于所述第一下掩埋绝缘层与所述栅极线之间，并且包括位于第四水平高度处的第二顶表面，所述第四水平高度和所述第二水平高度与所述衬底的底表面距离相同或者所述第四水平高度比所述第二水平高度更远离所述衬底的底表面。
8.根据本发明构思的另一方面，提供了一种集成电路器件，包括：衬底，所述衬底包括彼此间隔开的第一区域和第二区域，并且还包括设置在所述第一区域中的第一器件隔离沟槽和设置在所述第二区域中的第二器件隔离沟槽；第一鳍型有源区，所述第一鳍型有源区在所述第一区域中由所述第一器件隔离沟槽限定；至少一个纳米片，所述至少一个纳米片位于所述第一鳍型有源区的第一鳍顶表面上，并且在垂直方向上与所述第一鳍顶表面间隔开；第二鳍型有源区，所述第二鳍型有源区在所述第二区域中由所述第二器件隔离沟槽限定，并且包括相对于所述衬底的底表面高于所述第一鳍顶表面的第二鳍顶表面；第一绝缘结构，所述第一绝缘结构在所述第一区域中位于所述第一鳍型有源区的侧壁上；以及第二绝缘结构，所述第二绝缘结构在所述第二区域中位于所述第二鳍型有源区的侧壁上，其中，所述第一绝缘结构和所述第二绝缘结构中的每一者包括：第一绝缘衬垫，所述第一绝缘衬垫与所述衬底接触；第二绝缘衬垫，所述第二绝缘衬垫位于所述第一绝缘衬垫上，并且包括位于第二水平高度处的最上部，所述第二水平高度相对于所述衬底的底表面低于所述第一鳍顶表面的第一水平高度；下掩埋绝缘层，所述下掩埋绝缘层位于所述第二绝缘衬垫上，并且包括位于第三水平高度处的第一顶表面，所述第三水平高度相对于所述衬底的底表面低于所述第二水平高度；以及上掩埋绝缘层，所述上掩埋绝缘层位于所述第二绝缘衬垫的所述最上部和所述下掩埋绝缘层的所述第一顶表面上，并且包括位于第四水平高度处的第二顶表面，所述第四水平高度相对于所述衬底的底表面等于或高于所述第二水平高度。
附图说明
9.从以下结合附图的详细描述中，将更清楚地理解本发明构思的实施例，在附图中：
10.图1是根据本发明构思的实施例的集成电路器件的一些组件的平面布局图；
11.图2a是示出沿着图1的线x1-x1'截取的横截面的局部构造的横截面视图，图2b是示出沿着图1的线x2-x2'截取的横截面的局部构造的横截面视图，图2c是示出沿着图1的线
y1-y1'截取的横截面的局部构造的横截面视图，以及图2d是图2c中表示为“eq”的区域中包括的一些组件的放大横截面视图；
12.图3是示出根据本发明构思的实施例的集成电路器件的横截面视图；
13.图4是示出根据本发明构思的实施例的集成电路器件的横截面视图；
14.图5是示出根据本发明构思的实施例的集成电路器件的横截面视图；
15.图6是示出根据本发明构思的实施例的集成电路器件的横截面视图；
16.图7是示出根据本发明构思的实施例的集成电路器件的横截面视图；
17.图8是根据本发明构思的实施例的集成电路器件的框图；
18.图9是示出图8所示的集成电路器件的第二区域的局部构造的平面布局图；
19.图10是示出沿着图9的线y4-y4'截取的横截面的局部构造的横截面视图；以及
20.图11a至图20d是示出根据本发明构思的实施例的制造集成电路器件的方法的横截面视图，其中，图11a、图12a、
……
、和图20a是示出与沿着图1的线x1-x1'截取的横截面相对应的部分的局部构造的横截面视图，图11b、图12b、
……
、和图20b是示出与沿着图1的线x2-x2'截取的横截面相对应的部分的局部构造的横截面视图，图11c、图12c、
……
、和图20c是示出与沿着图1的线y1-y1'截取的横截面相对应的部分的局部构造的横截面视图，以及图11d、图12d、
……
、和图20d是示出与沿着图9的线y4-y4'截取的横截面相对应的部分的局部构造的横截面视图。
具体实施方式
21.在下文中，将参考附图详细描述本发明构思的实施例。在附图中，相同的附图标记用于相同的元件，并且省略了对它们的冗余描述。
22.图1是根据本发明构思的实施例的集成电路器件的一些组件的平面布局图。图2a是示出沿着图1的线x1-x1'截取的横截面的局部构造的横截面视图，图2b是示出沿着图1的线x2-x2'截取的横截面的局部构造的横截面视图，图2c是示出沿着图1的线y1-y1'截取的横截面的局部构造的横截面视图，以及图2d是包括在图2c中表示为“eq”的区域中的一些组件的放大横截面视图。
23.参考图1和图2a至图2d，集成电路器件100可以包括衬底102，该衬底102包括第一器件区rx1和第二器件区rx2，以及位于其间的器件间隔离区dta。深沟槽dtr可以在器件间隔离区dta中形成在衬底102中。第一器件区rx1和第二器件区rx2可以由深沟槽dtr限定。
24.衬底102可以包括诸如si或ge的半导体，或者诸如sige、sic、gaas、inas、ingaas或inp的化合物半导体。在本文中使用的术语“sige”、“sic”、“gaas”、“inas”、“ingaas”和“inp”是指包括相应术语中包含的元素的材料，而非表示化学计量关系的方程。衬底102可以包括导电区域，例如掺杂有杂质的阱，或者掺杂有杂质的结构。
25.在第一器件区rx1和第二器件区rx2中，多个鳍型有源区f1和f2可以在垂直方向(例如，z方向)上从衬底102突出。多个鳍型有源区f1和f2可以在第一水平方向(例如，x方向)上彼此平行地延伸。多个鳍型有源区f1和f2可以由分别在第一器件区rx1和第二器件区rx2中的衬底102中形成的器件隔离沟槽str限定。
26.多个鳍型有源区f1和f2可以包括布置在第一器件区rx1中的多个第一鳍型有源区f1和布置在第二器件区rx2中的多个第二鳍型有源区f2。多个鳍型有源区f1和f2中的每一
者可以具有第一水平高度lv1的鳍顶表面ft。在本文中使用的术语“水平高度”表示从衬底102的底表面在垂直方向(例如，z方向或-z方向)上的高度。图1示出了设置在第一器件区rx1中的两个第一鳍型有源区f1和设置在第二器件区rx2中的两个第二鳍型有源区f2，但是一个或三个或更多个鳍型有源区f1和f2可以分别设置在第一器件区rx1和第二器件区rx2中。
27.在多个鳍型有源区f1和f2上，栅极线160在与第一水平方向(x方向)交叉的第二水平方向(例如，y方向)上纵向延伸。图1示出了一条栅极线160设置在多个鳍型有源区f1和f2上的构造，但是多个鳍型有源区f1和f2上的栅极线160的数目不限于此。例如，多条栅极线160可以设置在多个鳍型有源区f1和f2中的每一者上。
28.第一绝缘结构st1可以填充在第一器件区rx1和第二器件区rx2中的器件隔离沟槽str中。第一绝缘结构st1可以设置在衬底102与栅极线160之间，并且可以覆盖多个鳍型有源区f1和f2中的每一者的侧壁。
29.第一绝缘结构st1可以包括顺序地堆叠在衬底102上的第一绝缘衬垫112a、第二绝缘衬垫112b、第一下掩埋绝缘层112c、第一上绝缘衬垫114s和第一上掩埋绝缘层116s。
30.第一绝缘衬垫112a可以接触多个鳍型有源区f1和f2中的每一者的侧壁。第一绝缘衬垫112a的最上部可以等于或低于(例如，更靠近衬底102)鳍顶表面ft的第一水平高度lv1。第二绝缘衬垫112b可以位于多个鳍型有源区f1和f2中的每一者的侧壁上和/或面对多个鳍型有源区f1和f2中的每一者的侧壁，第一绝缘衬垫112a位于第二绝缘衬垫112b与多个鳍型有源区f1和f2中的每一者的侧壁之间。如在本文中所使用的，术语“和/或”包括一个或更多个相关列出项目的任何和所有组合。第二绝缘衬垫112b可以具有比第一水平高度lv1低(例如，更靠近衬底102)的第二水平高度lv2的最上部。
31.第一下掩埋绝缘层112c可以位于多个鳍型有源区f1和f2中的每一者的侧壁上和/或面对多个鳍型有源区f1和f2中的每一者的侧壁，第一绝缘衬垫112a和第二绝缘衬垫112b位于第一下掩埋绝缘层112c与多个鳍型有源区f1和f2中的每一者的侧壁之间。第一下掩埋绝缘层112c的面对栅极线160的顶表面可以在低于第二水平高度lv2的水平高度处在第二水平方向(例如，y方向)上非线性地延伸。第一下掩埋绝缘层112c的面对栅极线160的顶表面可以具有朝向栅极线160的凹入形状。第一下掩埋绝缘层112c的顶表面的最下部可以位于低于第二水平高度lv2的第三水平高度lv3处。
32.第一高度h1可以大于零，该第一高度是在垂直方向(例如，z方向)上从多个鳍型有源区f1和f2中的每一者的鳍顶表面ft到第二水平高度lv2的距离，该第二水平高度lv2是第二绝缘衬垫112b的最上部的水平高度。第二高度h2可以大于第一高度h1，该第二高度是在垂直方向(例如，z方向)上从多个鳍型有源区f1和f2中的每一者的鳍顶表面ft到第三水平高度lv3的距离，该第三水平高度lv3是第一下掩埋绝缘层112c的顶表面的最下部的水平高度。
33.第一上绝缘衬垫114s可以介于第二绝缘衬垫112b与第一上掩埋绝缘层116s之间，以及第一下掩埋绝缘层112c与第一上掩埋绝缘层116s之间。第一上绝缘衬垫114s可以包括与第二绝缘衬垫112b的最上部接触的部分和与第一下掩埋绝缘层112c的顶表面接触的部分。
34.第一上掩埋绝缘层116s可以介于第一下埋绝缘层112c与栅极线160之间。第一上
绝缘衬垫114s可以介于第一下掩埋绝缘层112c的顶表面与第一上掩埋绝缘层116s的底表面之间。
35.第一上掩埋绝缘层116s的顶表面可以在比第二水平高度lv2高(例如，离衬底102更远)的第四水平高度lv4处在水平方向(例如，x方向和y方向)上平坦地延伸。第一上掩埋绝缘层116s的底表面可以面对第一下掩埋绝缘层112c的顶表面(第一上绝缘衬垫114s位于其间)，并且具有朝向衬底102的与第一下掩埋绝缘层112c的顶表面的凹入形状相对应的凸出形状。
36.第三高度h3可以大于或等于零，该第三高度h3是在垂直方向(例如，z方向)上从多个鳍型有源区f1和f2中的每一者的鳍顶表面ft到第四水平高度lv4的距离，该第四水平高度lv4是第一上掩埋绝缘层116s的顶表面的水平高度。在一些实施例中，第三高度h3可以等于或小于第一高度h1。即，第一上掩埋绝缘层116s的顶表面的水平高度可以等于或高于第二绝缘衬垫112b的最上部的水平高度。
37.在一些实施例中，第一绝缘衬垫112a和第二绝缘衬垫112b可以包括不同的材料。例如，第一绝缘衬垫112a可以包括氧化硅层，并且第二绝缘衬垫112b可以包括氮化硅层。
38.在一些实施例中，第一下掩埋绝缘层112c和第一上绝缘衬垫114s中的每一者可以包括氧化硅层。第一上掩埋绝缘层116s可以包括含有选自氮(n)原子和/或氟(f)原子的至少一种杂质元素的氧化硅层。在元素列表之前使用的诸如“至少一种”的表达式是修饰整个元素列表，而不是修饰列表中的单个元素。在一些实施例中，构成第一下掩埋绝缘层112c的氧化硅层的密度可以低于第一上绝缘衬垫114s和第一上掩埋绝缘层116s中的每一者的密度。
39.第二绝缘结构st2可以设置在器件间隔离区dta中的衬底102与栅极线160之间。第二绝缘结构st2可以填充在深沟槽dtr中。第二绝缘结构st2可以在第二水平方向(例如，y方向)上与多个鳍型有源区f1和f2间隔开。
40.第二绝缘结构st2可以包括顺序地堆叠在衬底102上的第二下掩埋绝缘层113、第二上绝缘衬垫114d和第二上掩埋绝缘层116d。
41.第二下掩埋绝缘层113的顶表面的至少一部分可以处于比第一下掩埋绝缘层112c的顶表面高的水平高度处。第一下掩埋绝缘层112c的顶表面可以具有高于第三水平高度lv3的第五水平高度lv5的最上部。
42.第二上掩埋绝缘层116d可以介于第二下掩埋绝缘层113与栅极线160之间。第二上绝缘衬垫114d可以介于第二下掩埋绝缘层113的顶表面与第二上掩埋绝缘层116d的底表面之间。
43.第二上掩埋绝缘层116d可以具有在比第四水平高度lv4高的第六水平高度lv6处在水平方向(例如，x方向和y方向)上平坦地延伸的顶表面，该第四水平高度lv4是第一上掩埋绝缘层116s的顶表面的水平高度。
44.第二下掩埋绝缘层113的顶表面可以具有朝向栅极线160的凸出形状。第二上掩埋绝缘层116d的底表面可以面对第二下掩埋绝缘层113的顶表面(第二上绝缘衬垫114d位于其间)，并且具有朝向衬底102的与第二下掩埋绝缘层113的顶表面的凸出形状相对应的凹入形状。
45.第二下掩埋绝缘层113和第二上绝缘衬垫114d中的每一者可以包括氧化硅层。在
一些实施例中，构成第二下掩埋绝缘层113和第二上绝缘衬垫114d中的每一者的氧化硅层的密度可以高于构成第一下掩埋绝缘层112c的氧化硅层的密度。第二上掩埋绝缘层116d可以包括含有选自氮(n)原子和氟(f)原子的至少一种杂质元素的氧化硅层。在一些实施例中，第一上绝缘衬垫114s和第二上绝缘衬垫114d可以包括相同的材料，并且第一上掩埋绝缘层116s和第二上掩埋绝缘层116d可以包括相同的材料。在一些实施例中，第一上掩埋绝缘层116s和第二上掩埋绝缘层116d中的每一者中的杂质元素的含量可以是约0.1原子％至约20原子％，但是不限于此。
46.栅极线160可以在多个鳍型有源区f1和f2、第一绝缘结构st1和第二绝缘结构st2上在第二水平方向(例如，y方向)上延伸。在多个鳍型有源区f1和f2与栅极线160彼此交叉的区域中，多个纳米片堆叠nss可以设置在多个鳍型有源区f1和f2中的每一者的鳍顶表面ft上。多个纳米片堆叠nss可以分别在垂直方向(例如，z方向)上与多个鳍型有源区f1和f2间隔开的位置处面对鳍顶表面ft。
47.多个纳米片堆叠nss可以包括在每个鳍型有源区f1和f2的鳍顶表面ft上在垂直方向(例如，z方向)上彼此交叠的多个纳米片n1、n2和n3。在本文中使用的术语“纳米片”是指导电结构，该导电结构的横截面基本上垂直于电流在导电结构中流动的方向。应当理解的是，纳米片可以包括纳米线。多个纳米片n1、n2和n3可以与鳍顶表面ft具有不同的垂直距离(例如，z方向距离)。多个纳米片n1、n2和n3可以包括顺序地堆叠在鳍型有源区f1和f2的鳍顶表面ft上的第一纳米片n1、第二纳米片n2和第三纳米片n3。
48.设置在一个鳍型有源区f1或f2上的纳米片堆叠nss和栅极线160的数目不限于图中的数目。例如，一个或多个纳米片堆叠nss和一条或多条栅极线160可以设置在一个鳍型有源区f1或f2上。
49.图2a至图2d示出了多个纳米片堆叠nss中的每一者包括三个纳米片n1、n2和n3的情况，但是本发明构思的实施例不限于此。构成纳米片堆叠nss的纳米片的数目没有特别限制。例如，多个纳米片堆叠nss中的每一者可以包括一个、两个或四个或更多个纳米片。多个纳米片n1、n2和n3中的每一者可以具有沟道区。例如，多个纳米片n1、n2和n3中的每一者可以具有在约4nm至约6nm范围内选择的厚度，但不限于此。这里，多个纳米片n1、n2和n3的厚度意味着沿着垂直方向(例如，z方向)的尺寸。在一些实施例中，多个纳米片n1、n2和n3可以在垂直方向(例如，z方向)上具有基本上相同的厚度。在一些实施例中，多个纳米片n1、n2和n3中的至少一些纳米片可以沿着垂直方向(例如，z方向)具有不同的厚度。
50.如图2a和图2b所示，包括在一个纳米片堆叠nss中的多个纳米片n1、n2和n3中的每一者可以在第一水平方向(例如，x方向)上具有相同的尺寸。在一些实施例中，包括在一个纳米片堆叠nss中的多个纳米片n1、n2和n3中的至少一些纳米片可以在第一水平方向(例如，x方向)上具有不同的尺寸。例如，在第一水平方向(例如，x方向)上的多个纳米片n1、n2和n3当中，相对靠近鳍顶表面ft的第一纳米片n1和第二纳米片n2中的每一者的长度可以小于距鳍顶表面ft最远的第三纳米片n3的长度。
51.如图2a所示，多个第一凹陷r1可以形成在第一器件区rx1中的第一鳍型有源区f1的顶表面中，并且如图2b所示，多个第二凹陷r2可以形成在第二器件区rx2中的第二鳍型有源区f2的顶表面中。图2a和图2b示出了多个第一凹陷r1和多个第二凹陷r2中的每一者的最低表面的水平高度低于多个鳍型有源区f1和f2的鳍顶表面ft的水平高度的情况，但是本发
明构思的实施例不限于此。多个第一凹陷r1和多个第二凹陷r2中的每一者的最低表面的水平高度可以与鳍型有源区f1和f2的鳍顶表面ft的水平高度相同或相似。
52.如图2a和图2b所示，多个第一源极/漏极区sd1可以形成在第一器件区rx1中的多个第一凹陷r1上，并且多个第二源极/漏极区sd2可以形成在第二器件区rx2中的多个第二凹陷r2上。
53.栅极线160可以在覆盖多个鳍型有源区f1和f2上的多个纳米片堆叠nss的同时围绕多个纳米片n1、n2和n3中的每一者。多个晶体管可以形成在衬底102的多个鳍型有源区f1和f2与栅极线160彼此交叉的部分上。在一些实施例中，第一器件区rx1可以是nmos晶体管区，并且第二器件区rx2可以是pmos晶体管区。多个nmos晶体管tr1可以形成在第一器件区rx1的第一鳍型有源区f1与栅极线160彼此交叉的部分中，并且多个pmos晶体管tr2可以形成在第二器件区rx2的有源区f2与栅极线160彼此交叉的部分中。
54.栅极线160可以包括主栅极部分160m和多个子栅极部分160s。主栅极部分160m可以覆盖纳米片堆叠nss的顶表面，并且在第二水平方向(例如，y方向)上纵向延伸(例如，具有在第二水平方向(例如，y方向)上延伸的纵轴)。多个子栅极部分160s可以整体地连接至主栅极部分160m，并且设置在多个纳米片n1、n2和n3之间，以及鳍型有源区f1和f2与第一纳米片n1之间。
55.栅极线160可以包括金属、金属氮化物、金属碳化物或它们的组合。金属可以选自ti、w、ru、nb、mo、hf、ni、co、pt、yb、tb、dy、er和/或pd。金属氮化物可以选自tin和/或tan。金属碳化物可以是tialc。在一些实施例中，栅极线160可以具有金属氮化物层、金属层、导电覆盖层和间隙填充金属层顺序地堆叠的结构。金属氮化物层和金属层可以包括选自ti、ta、w、ru、nb、mo和/或hf的至少一种金属。间隙填充金属层可以包括w层和/或al层。多条栅极线160可以包括至少一个含功函数金属的层。所述至少一个含功函数金属的层可以包括选自ti、w、ru、nb、mo、hf、ni、co、pt、yb、tb、dy、er和/或pd的至少一种金属。在一些实施例中，栅极线160可以具有tialc/tin/w的堆叠结构、tin/tan/tialc/tin/w的堆叠结构或者tin/tan/tin/tialc/tin/w的堆叠结构，但是不限于上述示例。在一些实施例中，栅极线160可以在第一器件区rx1和第二器件区rx2中具有不同的堆叠结构。
56.栅极介电层152可以介于多个纳米片n1、n2和n3与栅极线160之间。栅极介电层152可以包括分别覆盖多个纳米片n1、n2和n3的表面的部分、覆盖主栅极部分160m的侧壁的部分、分别覆盖多个鳍型有源区f1和f2的鳍顶表面ft的部分、覆盖第一绝缘结构st1的顶表面的部分以及覆盖第二绝缘结构st2的顶表面的部分。
57.在一些实施例中，栅极介电层152可以包括与第一上绝缘衬垫114s、第二上绝缘衬垫114d、第一上掩埋绝缘层116s和第二上掩埋绝缘层116d中的每一者的材料不同的材料。例如，栅极介电层152可以包括高介电层。高介电层可以包括介电常数比氧化硅层的介电常数高的材料。例如，高介电层可以具有约10至约25的介电常数。高介电层可以包括氧化铪，但不限于此。
58.多个纳米片n1、n2和n3可以包括相同元素的半导体层。在示例中，多个纳米片n1、n2和n3中的每一者可以包括si层。在第一器件区rx1中，多个纳米片n1、n2和n3可以掺杂有导电类型与第一源极/漏极区sd1的导电类型相同的掺杂剂。在第二器件区rx2中，多个纳米片n1、n2和n3可以掺杂有导电类型与第二源极/漏极区sd2的导电类型相同的掺杂剂。例如，
第一器件区rx1中的多个纳米片n1、n2和n3可以包括掺杂有n型掺杂剂的si层，并且第二器件区rx2中的多个纳米片n1、n2和n3可以包括掺杂有p型掺杂剂的si层。
59.在多个鳍型有源区f1和f2、第一绝缘结构st1和第二绝缘结构st2中的每一者上，栅极线160的两个侧壁可以被多个外绝缘间隔物118覆盖(参见图2a和图2b)。多个外绝缘间隔物118可以覆盖多个纳米片堆叠nss的顶表面上的主栅极部分160m的两个侧壁。多个外绝缘间隔物118中的每一者可以与栅极线160间隔开，栅极介电层152位于其间。多个外绝缘间隔物118可以包括氮化硅、氧化硅、sicn、sibn、sion、siocn、sibcn、sioc或它们的组合。在本文中使用的术语“sicn”、“sibn”、“sion”、“siocn”、“sibcn”和“sioc”是指包括相应术语中包含的元素的材料，而非表示化学计量关系的方程。
60.如图2a所示，多个内绝缘间隔物120可以在第一器件区rx1中介于多个纳米片n1、n2和n3之间，以及第一鳍型有源区f1的鳍顶表面ft与第一纳米片n1之间。多个内绝缘间隔物120可以在第一水平方向(例如，x方向)上介于多个子栅极部分160s与第一源极/漏极区sd1之间。
61.在第一水平方向(例如，x方向)上，第一器件区rx1中的多个子栅极部分160s中的每一者的两个侧壁可以被内绝缘间隔物120覆盖，栅极介电层152位于其间。第一器件区rx1中的多个子栅极部分160s中的每一者可以与第一源极/漏极区sd1间隔开，栅极介电层152和内绝缘间隔物120位于其间。多个内绝缘间隔物120中的每一者可以接触第一源极/漏极区sd1。多个内绝缘间隔物120中的至少一些内绝缘间隔物可以在垂直方向(例如，z方向)上与外绝缘间隔物118交叠。内绝缘间隔物120可以包括氮化硅、氧化硅、sicn、sibn、sion、siocn、sibcn、sioc或它们的组合。内绝缘间隔物120还可以包括气隙。在一些实施例中，内绝缘间隔物120和外绝缘间隔物118可以包括相同的材料。在一些实施例中，外绝缘间隔物118和内绝缘间隔物120可以包括不同的材料。
62.在第一水平方向(例如，x方向)上，第一器件区rx1中的多个第一源极/漏极区sd1可以分别面对多个子栅极部分160s，内绝缘间隔物120位于其间。多个第一源极/漏极区sd1可以不包括与栅极介电层152接触的部分。
63.如图2b所示，第二器件区rx2中的多个子栅极部分160s中的每一者在第一水平方向(例如，x方向)上的两个侧壁可以与第二源极/漏极区sd2间隔开，栅极介电层152位于其间。在第二器件区rx2中，栅极介电层152可以包括与第二源极/漏极区sd2接触的部分。在第一水平方向(例如，x方向)上，多个第二源极/漏极区sd2可以分别面对纳米片堆叠nss和多个子栅极部分160s。
64.如图2a至图2c所示，栅极线160和栅极介电层152可以被覆盖绝缘图案164覆盖。覆盖绝缘图案164可以包括氮化硅层。
65.在第一器件区rx1中，栅极线160的主栅极部分160m可以与第一源极/漏极区sd1间隔开，外绝缘间隔物118位于其间。在第二器件区rx2中，栅极线160的主栅极部分160m可以与第二源极/漏极区sd2间隔开，外绝缘间隔物118位于其间。
66.当第一器件区rx1是nmos晶体管区并且第二器件区rx2是pmos晶体管区时，第一器件区rx1中的多个第一源极/漏极区sd1可以包括掺杂有n型掺杂剂的si层或者掺杂有n型掺杂剂的sic层，并且第二器件区rx2中的多个第二源极/漏极区sd2可以包括掺杂有p型掺杂剂的sige层。n型掺杂剂可以选自p(磷)、as(砷)和sb(锑)。p型掺杂剂可以选自b(硼)和ga
(镓)。
67.第一器件区rx1中的多个第一源极/漏极区sd1和第二器件区rx2中的多个第二源极/漏极区sd2可以具有不同的形状和尺寸。然而，本发明构思的实施例不限于此，并且可以形成在第一器件区rx1和第二器件区rx2中的具有各种形状和尺寸的多个第一源极/漏极区sd1和多个第二源极/漏极区sd2。
68.如图2a和图2b所示，多个第一源极/漏极区sd1和多个第二源极/漏极区sd2可以被绝缘衬垫142覆盖。绝缘衬垫142可以共形地覆盖多个第一源极/漏极区sd1和多个第二源极/漏极区sd2以及外绝缘间隔物118的表面。绝缘衬垫142可以包括sin、sicn、sibn、sion、siocn、sibcn、sioc、sio2或它们的组合。
69.在第一器件区rx1和第二器件区rx2中，第一源极/漏极区sd1和第二源极/漏极区sd2可以被栅极间绝缘层144覆盖。绝缘衬垫142可以介于栅极间绝缘层144与第一源极/漏极区sd1和第二源极/漏极区sd2之间。栅极间绝缘层144可以由氮化硅层、氧化硅层、sion、siocn或它们的组合形成。多个覆盖绝缘图案164和多个覆盖绝缘图案164之间的栅极间绝缘层144可以被层间绝缘层190覆盖。层间绝缘层190可以包括蚀刻停止层190a和绝缘层190b。蚀刻停止层190a可以包括碳化硅(sic)、sin、氮掺杂碳化硅(sic:n)、sioc、aln、alon、alo、aloc或它们的组合。绝缘层190b可以包括氧化物层、氮化物层、具有约2.2至约2.4的超低介电常数k的超低k(ulk)层或它们的组合。例如，绝缘层190b可以包括原硅酸四乙酯(teos)层、高密度等离子体(hdp)层、硼磷硅酸盐玻璃(bpsg)层、可流动化学气相沉积(fcvd)氧化物层、sion层、sin层、sioc层、sicoh层或它们的组合。
70.如图2a和图2b所示，多个源极/漏极接触174和多个源极/漏极通路接触192可以形成在第一器件区rx1和第二器件区rx2中的多个第一源极/漏极区sd1和多个第二源极/漏极区sd2上。多个第一源极/漏极区sd1和多个第二源极/漏极区sd2可以通过多个源极/漏极接触174和多个源极/漏极通路接触192连接至上导线(未示出)。
71.金属硅化物层172可以形成在第一源极/漏极区sd1和第二源极/漏极区sd2与源极/漏极接触174之间。在一些实施例中，金属硅化物层172可以包括ti、w、ru、nb、mo、hf、ni、co、pt、yb、tb、dy、er和/或pd。例如，金属硅化物层172可以包括硅化钛。
72.多个源极/漏极接触174可以在垂直方向(例如，z方向)上穿透栅极间绝缘层144和绝缘衬垫142，以接触金属硅化物层172。多个源极/漏极通路接触192可以在垂直方向(例如，z方向)上穿透层间绝缘层190，以接触源极/漏极接触174的顶表面。多个源极/漏极接触174可以包括导电阻挡层174a和金属插塞174b。多个源极/漏极通路接触192可以包括导电阻挡层192a和金属插塞192b。
73.如图2c所示，栅极接触184和栅极通路接触194可以形成在栅极线160上。栅极线160可以通过栅极接触184和栅极通路接触194连接至上导电线(未示出)。栅极接触184可以包括导电阻挡层184a和金属插塞184b。栅极通路接触194可以包括导电阻挡层194a和金属插塞194b。
74.导电阻挡层174a、184a、192a和194a可以包括ti、ta、tin、tan或它们的组合，并且金属插塞174b、184b、192b和194b可以包括w、co、cu、ru、mn或它们的组合，但是本发明构思不限于此。
75.栅极接触184和栅极通路接触194可以设置在器件间隔离区dta中，并且被构造为
连接至栅极线160的主栅极部分160m。然而，本发明构思的实施例不限于此。例如，栅极接触184和栅极通路接触194可以设置在第一器件区rx1和第二器件区rx2中的至少一者中，并且可以被构造为连接至主栅极部分160m。
76.栅极接触184可以在垂直方向(例如，z方向)上穿透覆盖绝缘图案164，以接触栅极线160的顶表面。栅极通路接触194可以在垂直方向(例如，z方向)上穿透层间绝缘层190，以接触栅极接触184的顶表面。
77.在一些实施例中，多个源极/漏极接触174、多个源极/漏极通路接触192、栅极接触184和栅极通路接触194中的每一者的侧壁可以被接触绝缘间隔物(未示出)包围。接触绝缘间隔物可以包括sicn、sicon、氮化硅(sin)或它们的组合，但不限于此。
78.图1和图2a至图2d所示的集成电路器件100可以包括第一绝缘结构st1，该第一绝缘结构st1填充在第一器件区rx1和第二器件区rx2中的每一者中的器件隔离沟槽str中，并且覆盖多个鳍型有源区f1和f2中的每一者的侧壁。第一绝缘结构st1可以包括覆盖第一下掩埋绝缘层112c的顶表面的第一上绝缘衬垫114s和第一上掩埋绝缘层116s。第一上掩埋绝缘层116s的顶表面的水平高度可以等于或高于第二绝缘衬垫112b的最上部的水平高度。因此，即使在集成电路器件100的制造工艺中，当第一下掩埋绝缘层112c的顶表面的水平高度低于第二绝缘衬垫112b的最上部的水平高度时，第一下掩埋绝缘层112c的顶表面上低于第二绝缘衬垫112b的最上部的水平高度的空间也可以被第一上绝缘衬垫114s和第一上掩埋绝缘层116s填充。因此，可以通过第一绝缘结构st1在鳍型有源区f1和f2与栅极线160之间确保足够的绝缘空间，并且因此可以减小由鳍型有源区f1和f2与栅极线160之间的耦合产生的寄生电容。因此，可以改善形成在第一器件区rx1和第二器件区rx2中的多个晶体管中的每一者的导通电流特性和截止电流特性，这可以有助于改善晶体管的性能和可靠性。
79.图3是示出根据本发明构思的实施例的集成电路器件100a的横截面视图。图3示出了对应于在图2c中被指示为“eq”的区域的部分的局部构造。
80.参考图3，集成电路器件100a可以具有与参考图1和图2a至图2d描述的集成电路器件100基本相同的构造。然而，集成电路器件100a可以包括第一绝缘结构st1a和第二绝缘结构st2a，而非第一绝缘结构st1和第二绝缘结构st2。
81.第一绝缘结构st1a可以具有与参考图2c和图2d关于第一绝缘结构st1描述的基本相同的构造。然而，第一绝缘结构st1a可以包括第一上掩埋绝缘层116sa，而非第一上掩埋绝缘层116s。第一上掩埋绝缘层116sa可以包括顺序地堆叠在第一上绝缘衬垫114s上的第一氧化硅层s1和第二氧化硅层s2。第二氧化硅层s2可以介于第一氧化硅层s1与栅极线160之间。第一氧化硅层s1可以包括选自氮(n)原子和氟(f)原子的至少一种杂质元素，并且第二氧化硅层s2可以不包括杂质元素。
82.第二绝缘结构st2a可以具有与参考图2c和图2d关于第二绝缘结构st2描述的基本相同的构造。然而，第二绝缘结构st2a可以包括第二上掩埋绝缘层116da，而非第二上掩埋绝缘层116d。第二上掩埋绝缘层116da可以包括顺序地堆叠在第二上绝缘衬垫114d上的第一氧化硅层d1和第二氧化硅层d2。第二氧化硅层d2可以介于第一氧化硅层d1与栅极线160之间。第一氧化硅层d1可以包括选自氮(n)原子和氟(f)原子的至少一种杂质元素，并且第二氧化硅层d2可以不包括杂质元素。
83.分别构成第一绝缘结构st1a和第二绝缘结构st2a的最上部的第二氧化硅层s2和
d2具有比包括杂质元素的第一氧化硅层s1和d1更致密的结构。因此，在集成电路器件100a的制造工艺期间在形成第一绝缘结构st1a和第二绝缘结构st2a之后为了形成后续工艺，当第一绝缘结构st1a和第二绝缘结构st2a暴露于清洁或蚀刻气氛时，可以通过具有相对致密结构的第一氧化硅层s1和d1来防止第一绝缘结构st1a和第二绝缘结构st2a在清洁或蚀刻气氛中被消耗或损坏。
84.图4是示出根据本发明构思的实施例的集成电路器件200的横截面视图。图4示出了对应于在图2c中被指示为“eq”的区域的部分的局部构造。
85.参考图4，集成电路器件200可以具有与参考图1和图2a至图2d描述的集成电路器件100基本相同的构造。然而，集成电路器件200可以包括第一绝缘结构st21和第二绝缘结构st22，而非第一绝缘结构st1和第二绝缘结构st2。
86.第一绝缘结构st21可以具有与参考图2c和图2d关于第一绝缘结构st1描述的基本相同的构造。然而，第一绝缘结构st21可以包括第一上掩埋绝缘层216s，而非第一上掩埋绝缘层116s。第一上掩埋绝缘层216s的顶表面可以具有朝向栅极线160的凸出形状。第一上掩埋绝缘层216s的顶表面的最下部的水平高度可以等于或高于第二水平高度lv2。第一上掩埋绝缘层216s的顶表面的最上部的水平高度lv24可以高于第二水平高度lv2。
87.第三高度h23可以等于或大于零，该第三高度h23是从鳍顶表面ft到第一上掩埋绝缘层216s的顶表面的最上部的水平高度lv24在垂直方向(例如，z方向)上的距离。在一些实施例中，第三高度h23可以等于或小于第一高度h1。
88.第二绝缘结构st22可以具有与参考图2c和图2d关于第二绝缘结构st2描述的基本相同的构造。然而，第二绝缘结构st22可以包括第二上掩埋绝缘层216d，而非第二上掩埋绝缘层116d。第二上掩埋绝缘层216d可以具有朝向栅极线160的凸出形状的顶表面。第二上掩埋绝缘层216d的顶表面的最上部的水平高度lv26可以高于第一上掩埋绝缘层216s的顶表面的最上部的水平高度lv24。
89.图5是示出根据本发明构思的实施例的集成电路器件200a的横截面视图。图5示出了对应于在图2c中被指示为“eq”的区域的部分的局部构造。
90.参考图5，集成电路器件200a可以具有与参考图4描述的集成电路器件200基本相同的构造。然而，集成电路器件200a可以包括第一绝缘结构st21a和第二绝缘结构st22a，而非第一绝缘结构st21和第二绝缘结构st22。
91.第一绝缘结构st21a可以具有与参考图4关于第一绝缘结构st21描述的基本相同的构造。然而，第一绝缘结构st21a可以包括第一上掩埋绝缘层216sa，而非第一上掩埋绝缘层216s。第一上掩埋绝缘层216sa可以包括顺序地堆叠在第一上绝缘衬垫114s上的第一氧化硅层s1和第二氧化硅层s2。第二绝缘结构st22a可以具有与参考图4关于第二绝缘结构st22描述的基本相同的构造。然而，第二绝缘结构st22a可以包括第二上掩埋绝缘层216da，而非第二上掩埋绝缘层216d。第二上掩埋绝缘层216da可以包括顺序地堆叠在第二上绝缘衬垫114d上的第一氧化硅层d1和第二氧化硅层d2。第一氧化硅层s1和d1以及第二氧化硅层s2和d2的更详细的构造和效果与参考图3描述的相同。
92.图6是示出根据本发明构思的实施例的集成电路器件300的横截面视图。图6示出了对应于在图2c中被指示为“eq”的区域的部分的局部构造。
93.参考图6，集成电路器件300可以具有与参考图1和图2a至图2d描述的集成电路器
件100基本相同的构造。然而，集成电路器件300可以包括第一绝缘结构st31和第二绝缘结构st32，而非第一绝缘结构st1和第二绝缘结构st2。
94.第一绝缘结构st31可以具有与参考图2c和图2d关于第一绝缘结构st1描述的基本相同的构造。然而，第一绝缘结构st31可以包括第一上掩埋绝缘层316s，而非第一上掩埋绝缘层116s。第一上掩埋绝缘层316s的顶表面可以具有朝向栅极线160的凹入形状。第一上掩埋绝缘层316s的顶表面的水平高度可以等于或高于第二水平高度lv2。特别地，第一上掩埋绝缘层316s的顶表面的最下部的水平高度lv34可以等于或高于第二水平高度lv2。
95.第三高度h33可以等于或大于零，该第三高度h33是从鳍顶表面ft到第一上掩埋绝缘层316s的顶表面的最下部的水平高度lv34在垂直方向(例如，z方向)上的距离。在一些实施例中，第三高度h33可以等于或小于第一高度h1。
96.第二绝缘结构st32可以具有与参考图2c和图2d关于第二绝缘结构st2描述的基本相同的构造。然而，第二绝缘结构st32可以包括第二上掩埋绝缘层316d，而非第二上掩埋绝缘层116d。第二上掩埋绝缘层316d可以具有朝向栅极线160的凹入形状的顶表面。第二上掩埋绝缘层316d的顶表面的最下部的水平高度lv36可以高于第一上掩埋绝缘层316s的顶表面的最下部的水平高度lv34。
97.图7是示出根据本发明构思的实施例的集成电路器件300a的横截面视图。图7示出了对应于在图2c中被指示为“eq”的区域的部分的局部构造。
98.参考图7，集成电路器件300a可以具有与参考图6描述的集成电路器件300基本相同的构造。然而，集成电路器件300a可以包括第一绝缘结构st31a和第二绝缘结构st32a，而非第一绝缘结构st31和第二绝缘结构st32。
99.第一绝缘结构st31a可以具有与参考图6关于第一绝缘结构st31描述的基本相同的构造。然而，第一绝缘结构st31a可以包括第一上掩埋绝缘层316sa，而非第一上掩埋绝缘层316s。第一上掩埋绝缘层316sa可以包括顺序地堆叠在第一上绝缘衬垫114s上的第一氧化硅层s1和第二氧化硅层s2。第二绝缘结构st32a可以具有与参考图6关于第二绝缘结构st32描述的基本相同的构造。然而，第二绝缘结构st32a可以包括第二上掩埋绝缘层316da，而非第二上掩埋绝缘层316d。第二上掩埋绝缘层316da可以包括顺序地堆叠在第二上绝缘衬垫114d上的第一氧化硅层d1和第二氧化硅层d2。第一氧化硅层s1和d1以及第二氧化硅层s2和d2的更详细的构造和效果与参考图3描述的相同。
100.尽管图3至图7仅示出了第一器件区rx1中的第一鳍型有源区f1及其外围组件，但是参考图3至图7给出的集成电路器件100a、200、200a、300和300a的描述可以以相同的方式应用于第二器件区rx2中的第二鳍型有源区f2及其外围组件。
101.图8是根据本发明构思的实施例的集成电路器件400的框图。
102.参考图8，集成电路器件400可以包括衬底102，衬底102包括第一区域i和第二区域ii。衬底102的第一区域i和第二区域ii指的是衬底102的不同区域，并且可以是衬底102上执行不同操作的区域。第一区域i和第二区域ii可以是在水平方向上彼此间隔开的区域。
103.在一些实施例中，第一器件区1可以是形成有以低功率模式工作的器件的区域，并且第二器件区2可以是形成有以高功率模式工作的器件的区域。在一些实施例中，第一器件区i可以是形成有存储器件或非存储器件的区域，并且第二器件区ii可以是形成有诸如输入/输出器件(i/o)的外围电路的区域。
104.在一些实施例中，第一区域i可以是构成诸如动态随机存取存储器(dram)或静态随机存取存储器(sram)的易失性存储器件或者诸如只读存储器(rom)、掩模rom(mrom)、可编程存储器件(prom)、可擦除rom(eprom)、电可擦除rom(eeprom)、铁电rom(fram)、相变ram(pram)、磁性ram(mram)、电阻ram(rram)、闪存等的非易失性存储器件的的区域。在一些实施例中，第一区域i可以是形成有诸如逻辑器件的非存储器件的区域。逻辑器件可以包括执行诸如计数器和缓冲器的所需逻辑功能的标准单元。标准单元可以包括各种类型的逻辑单元，包括多个电路元件，例如晶体管和电阻器。逻辑单元可以构成例如and、nand、or、nor、异或(xor)、异或非(xnor)、反相器inv、加法器add、缓冲器buf、延迟dly、滤波器fil、多路复用器mxt/mxit、or/and/inverter(oai)、and/or(ao)、and/or/inverter(aoi)、d触发器、复位触发器、主从触发器、锁存器等。
105.在集成电路器件400中，第二器件区ii中的图案形成密度可以小于第一器件区i中的图案形成密度。
106.在一些实施例中，可以在第一区域i中包括从参考图1至图7关于集成电路器件100、100a、200、200a、300和300a描述的结构中选择的至少一者。
107.图9是示出图8所示的集成电路器件400的第二区域ii的局部构造的平面布局图。图10是示出沿着图9的线y4-y4'截取的横截面的局部构造的横截面视图。
108.参考图9和图10，集成电路器件400可以包括在第二区域ii中从衬底102在垂直方向(例如，z方向)上突出的多个鳍型有源区f3。多个鳍型有源区f3可以在第一水平方向(例如，x方向)上彼此平行地延伸。多个鳍型有源区f3中的每一者可以由形成在衬底102中的器件隔离沟槽str4限定。
109.多个鳍型有源区f3可以具有第一水平高度lv41的鳍顶表面ft4。栅极线162可以在多个鳍型有源区f3上的第二水平方向(例如，y方向)上纵向延伸(例如，具有在第二水平方向(例如，y方向)上延伸的纵轴)。图9和图10示出了两个鳍型有源区f3和设置在两个鳍型有源区f3上的一条栅极线162，但是鳍型有源区f3和栅极线162中的每一者的数目不限于所示的示例，并且可以被不同地选择。
110.第二区域ii中的器件隔离沟槽str4可以用第三绝缘结构st43填充。第三绝缘结构st43可以介于衬底102与栅极线162之间，并且可以位于鳍型有源区f3的侧壁上。
111.第三绝缘结构st43可以包括顺序地堆叠在第二区域ii中的衬底102上的第一绝缘衬垫112a、第二绝缘衬垫112b、第一下掩埋绝缘层112c、第三上绝缘衬垫114e和第三上掩埋绝缘层116e。
112.第一绝缘衬垫112a、第二绝缘衬垫112b和第一下掩埋绝缘层112c的详细构造与参考图2a至图2d描述的那些基本相同。然而，在第二区域ii中，第一绝缘衬垫112a可以接触鳍型有源区f3的侧壁。第一绝缘衬垫112a的最上部可以低于鳍顶表面ft4的第一水平高度lv41。第二绝缘衬垫112b可以面对鳍型有源区f3的侧壁，第一绝缘衬垫112a位于其间。第二绝缘衬垫112b可以具有低于第一水平高度lv41的第二水平高度lv42的最上部。
113.第一下掩埋绝缘层112c可以面对鳍型有源区f3的侧壁，第一绝缘衬垫112a和第二绝缘衬垫112b位于其间。第一下掩埋绝缘层112c的面对栅极线162的顶表面可以在低于第二水平高度lv42的水平高度处在第二水平方向(例如，y方向)上非线性地延伸。第一下掩埋绝缘层112c的面对栅极线162的顶表面可以具有朝向栅极线162的凹入形状。第一下掩埋绝
缘层112c的顶表面的最下部可以是低于第二水平高度lv42的第三水平高度lv43。
114.从鳍型有源区f3的鳍顶表面ft4到第三水平高度lv43在垂直方向(例如，z方向)上的距离可以大于从鳍型有源区f3的鳍顶表面ft4到第二水平高度lv42的垂直高度h41，第三水平高度lv43是第一下掩埋绝缘层112c的顶表面的最下部的水平高度，第二水平高度lv42是第二绝缘衬垫112b的最上部的水平高度。
115.第三上绝缘衬垫114e可以介于第二绝缘衬垫112b与第三上掩埋绝缘层116e之间，以及第一下掩埋绝缘层112c与第三上掩埋绝缘层116e之间。第三上绝缘衬垫114e可以包括与第二绝缘衬垫112b的最上部接触的部分和与第一下掩埋绝缘层112c的顶表面接触的部分。
116.第三上掩埋绝缘层116e可以介于第一下掩埋绝缘层112c与栅极线162之间。第三上绝缘衬垫114e可以介于第一下掩埋绝缘层112c的顶表面与第三上掩埋绝缘层116e的底表面之间。
117.第三上掩埋绝缘层116e可以具有在比第二水平高度lv42高的第四水平高度lv44处在水平方向(例如，x方向和y方向)上平坦地延伸的顶表面。第三上掩埋绝缘层116e的底表面可以面对第一下掩埋绝缘层112c的顶表面(第三上绝缘衬垫114e位于其间)，并且具有与第一下掩埋绝缘层112c的顶表面的凹入形状相对应的朝向衬底102的凸出形状。
118.从鳍型有源区f3的鳍顶表面ft4到作为第三上掩埋绝缘层116e的顶表面的水平高度的第四水平高度lv44的垂直高度h43可以等于或小于从鳍顶表面ft4到第二水平高度lv42的垂直高度h41。即，第三上掩埋绝缘层116e的顶表面的水平高度可以等于或高于第二绝缘衬垫112b的最上部的水平高度。
119.在一些实施例中，作为第二区域ii中的第三上掩埋绝缘层116e的顶表面的水平高度的第四水平高度lv44可以高于作为第一区域i中的第一上绝缘衬垫114s的顶表面的水平高度的第四水平高度lv4(参见图2d)，并且可以低于作为第一区域i中的第二上掩埋绝缘层116d的顶表面的水平高度的第六水平高度lv6(参见图2d)，但是本发明构思的实施例不限于此。
120.第三上绝缘衬垫114e的材料可以与参考图2a至图2d描述的第一上绝缘衬垫114s的材料相同。第三上掩埋绝缘层116e的材料可以与参考图2a至图2d描述的第一上掩埋绝缘层116s的材料相同。在一些实施例中，第一上绝缘衬垫114s和第三上绝缘衬垫114e可以包括氧化硅层，并且第一上掩埋绝缘层116s和第三上掩埋绝缘层116e可以包括含有选自氮(n)原子和氟(f)原子的至少一种杂质元素的氧化硅层。在一些实施例中，第一上掩埋绝缘层116s和第三上掩埋绝缘层116e中的每一者中的杂质元素的含量可以是约0.1原子％至约20原子％，但是不限于此。第三上绝缘衬垫114e和第三上掩埋绝缘层116e的更详细构造与参考图2a至图2d关于第一上绝缘衬垫114s和第一上掩埋绝缘层116s描述的相同。
121.在一些实施例中，类似于参考图3对第一上掩埋绝缘层116sa的描述，第三上掩埋绝缘层116e可以包括顺序地堆叠在第三上绝缘衬垫114e上的第一氧化硅层s1和第二氧化硅层s2。在一些实施例中，类似于参考图4对第一上掩埋绝缘层216s的描述，第三上掩埋绝缘层116e可以具有朝向栅极线162的凸出形状的顶表面。在一些实施例中，类似于参考图6对第一上掩埋绝缘层316s的描述，第三上掩埋绝缘层116e可以具有朝向栅极线162的凹入形状的顶表面。
122.在第二区域ii中，栅极线162可以在覆盖鳍顶表面ft4和鳍型有源区f3的两个侧壁的同时在鳍型有源区f3和第三绝缘结构st43上在第二水平方向(例如，y方向)上纵向延伸。如图9所示，在第一水平方向(例如，x方向)上，第二区域ii中的栅极线162的宽度可以大于第一区域i中的栅极线160的宽度。
123.在第二区域ii中，栅极介电层450可以介于鳍型有源区f3与栅极线162之间。栅极介电层450可以包括与鳍型有源区f3接触的下栅极介电层114g，以及覆盖下栅极介电层114g并与栅极线162的底表面接触的上栅极介电层452。
124.下栅极介电层114g可以整体地连接至第三上绝缘衬垫114e，并且可以包括与第三上绝缘衬垫114e的材料相同的材料。例如，下栅极介电层114g和第三上绝缘衬垫114e中的每一者可以包括氧化硅层。
125.上栅极介电层452可以与鳍型有源区f3上的下栅极介电层114g接触，并且可以在器件隔离沟槽str4上在垂直方向(例如，z方向)上与第三上绝缘衬垫114e间隔开，第三上掩埋绝缘层116e位于其间。上栅极介电层452的材料可以与第一区域i中的栅极介电层152(参见图2a至图2d)的材料相同。例如，上栅极介电层452可以包括高介电层。高介电层的详细描述与参考图2a至图2d描述的相同。
126.栅极线162的顶表面可以被覆盖绝缘图案166覆盖。覆盖绝缘图案166可以具有与参考图2a至图2c关于覆盖绝缘图案164描述的基本相同的构造。覆盖绝缘图案166可以被层间绝缘层190覆盖。
127.参考图8至图10描述的集成电路器件400可以包括覆盖第一区域i和第二区域ii中的衬底102与栅极线160和162之间的鳍型有源区f1、f2和f3中的每一者的侧壁的第一绝缘结构st1和第三绝缘结构st43。第一绝缘结构st1和第三绝缘结构st43可以分别包括覆盖第一下掩埋绝缘层112c的顶表面的第一上绝缘衬垫114s和第三上绝缘衬垫114e以及第一上掩埋绝缘层116s和第三上掩埋绝缘层116e，并且第一上掩埋绝缘层116s和第三上掩埋绝缘层116e中的每一者的顶表面的水平高度可以等于或高于第二绝缘衬垫112b的最上部的水平高度。因此，即使当第一下掩埋绝缘层112c的顶表面的水平高度低于第二绝缘衬垫112b的最上部的水平高度时，第一下掩埋绝缘层112c的顶表面上低于第二绝缘衬垫112b的最上部的水平高度的空间也可以被第一上绝缘衬垫114s和第三上绝缘衬垫114e以及第一上掩埋绝缘层116s和第三上掩埋绝缘层116e填充。因此，通过第一区域i和第二区域ii中的第一绝缘结构st1和第三绝缘结构st43，可以在鳍型有源区f1、f2和f3与栅极线160和162之间确保足够的绝缘空间，因此可以减小鳍型有源区f1、f2和f3与栅极线160和162之间不希望的寄生电容。因此，可以提高集成电路器件400中包括的晶体管的性能和可靠性。
128.图11a至图20d是示出根据本发明构思的实施例的制造集成电路器件的方法的横截面视图。图11a、图12a、
……
、和图20a是示出与沿着图1的线x1-x1'截取的横截面相对应的部分的局部构造的横截面视图，图11b、图12b、
……
、和图20b是示出与沿着图1的线x2-x2'截取的横截面相对应的部分的局部构造的横截面视图，图11c、图12c、
……
、和图20c是示出与沿着图1的线y1-y1'截取的横截面相对应的部分的局部构造的横截面视图，以及图11d、图12d、
……
、和图20d是示出与沿着图9的线y4-y4'截取的横截面相对应的部分的局部构造的横截面视图。将参考图11a至图20d描述制造图8至图10所示的集成电路器件400的方法。这里，作为示例，描述了集成电路器件400的第一区域i包括如参考图1至图2d关于集成
电路器件100描述的构造的情况。在图11a至图20d中，与图1至图10中相同的附图标记表示相同的构件，并且在此省略其详细描述。
129.参考图11a至图11d，通过在第一区域i中的衬底102上交替地堆叠多个牺牲半导体层104和多个纳米片半导体层ns，然后蚀刻牺牲半导体层104、多个纳米片半导体层ns和衬底102中的每一者的一部分，在衬底102中形成器件隔离沟槽str。结果，可以在第一区域i的第一器件区rx1和第二器件区rx2中在垂直方向(例如，z方向)上形成从衬底102向上突出的多个鳍型有源区f1和f2。可以在多个鳍型有源区f1和f2中的每一者的鳍顶表面ft上保留多个牺牲半导体层104和多个纳米片半导体层ns的堆叠结构。
130.多个牺牲半导体层104和多个纳米片半导体层ns可以包括具有不同蚀刻选择性的半导体材料。在一些实施例中，多个纳米片半导体层ns可以包括si层，并且多个牺牲半导体层104可以包括sige层。在一些实施例中，多个牺牲半导体层104中的ge含量可以是恒定的。构成多个牺牲半导体层104的sige层可以具有在约5原子％至约60原子％(例如，约10原子％至约40原子％)的范围内选择的恒定ge含量。可以根据需要不同地选择构成多个牺牲半导体层104的sige层中的ge含量。
131.在第二区域ii中蚀刻衬底102的一部分，以在衬底102中形成器件隔离沟槽str4。结果，可以在第二区域ii中形成在垂直方向(例如，z方向)上从衬底102向上突出并且在第一水平方向(例如，x方向)上彼此平行地延伸的多个鳍型有源区f3。
132.参考图12a至图12d，通过在第一区域i和第二区域ii中的图11a至图11d的产物上形成复合绝缘层112，然后蚀刻第一区域i的器件间隔离区dta中的复合绝缘层112的一部分结果蚀刻暴露的衬底102的一部分，可以在第一区域i中形成限定第一器件区rx1和第二器件区rx2的深沟槽dtr，并且可以用第二下掩埋绝缘层113填充深沟槽dtr。
133.在一些实施例中，形成复合绝缘层112的工艺可以包括形成共形地覆盖图11a至图11d的产物的暴露表面的第一绝缘衬垫112a，形成共形地覆盖第一绝缘衬垫112a的顶表面的第二绝缘衬垫112b，以及在第二绝缘衬垫112b上的多个鳍型有源区f1、f2和f3之间的空间中形成第一下掩埋绝缘层112c。第一下掩埋绝缘层112c可以形成为具有在高于多个鳍型有源区f1、f2和f3的水平高度的水平高度处平坦地延伸的顶表面。
134.在一些实施例中，第一绝缘衬垫112a可以包括氧化硅层，并且第二绝缘衬垫112b可以包括氮化硅层。第一下掩埋绝缘层112c可以包括使用可流动化学气相沉积(fcvd)工艺或旋涂工艺形成的氧化硅层。第二下掩埋绝缘层113可以包括使用等离子体沉积方法形成的氧化硅层。构成第二下掩埋绝缘层113的氧化硅层的密度可以大于构成第一下掩埋绝缘层112c的氧化硅层的密度。
135.参考图13a至图13d，图12a至图12d的产物中的复合绝缘层112和第二下掩埋绝缘层113可以在第一区域i和第二区域ii中被回蚀，使得多个牺牲半导体层104和多个纳米片半导体层ns中的每一者的侧壁在第一区域i中暴露，并且多个鳍型有源区f3中的每一者的鳍顶表面ft4和多个鳍型有源区f3中的每一者的上部的两个侧壁可以在第二区域ii中暴露。
136.在这点上，第二下掩埋绝缘层113的密度可以高于第一下掩埋绝缘层112c的密度，使得在回蚀复合绝缘层112和第二下掩埋绝缘层113之后保留在衬底102上的第二下掩埋绝缘层113的顶表面可以高于第一下掩埋绝缘层112c的顶表面。
137.类似于参考图2d的描述，在回蚀第一区域i和第二区域ii中的复合绝缘层112和第二下掩埋绝缘层113之后，第二绝缘衬垫112b可以具有低于鳍顶表面ft的第一水平高度lv1的第二水平高度lv2的最上部，第一下掩埋绝缘层112c的顶表面可以具有低于第二水平高度lv2的第三水平高度lv3的最下部，并且第二下掩埋绝缘层113的顶表面可以具有高于第三水平高度lv3的第五水平高度lv5的最上部。在第一区域i中，作为从多个鳍型有源区f1和f2中的每一者的鳍顶表面ft到第三水平高度lv3在垂直方向(例如，z方向)上的距离的第二高度h2可以大于作为从鳍顶表面ft到第二水平高度lv2在垂直方向(例如，z方向)上的距离的第一高度h1。
138.在第二区域ii中回蚀复合绝缘层112之后，多个鳍型有源区f3中的每一者的上部可以从复合绝缘层112的上部突出。当在第二区域ii中回蚀复合绝缘层112时，多个鳍型有源区f3中的每一者的上部暴露于复合绝缘层112的蚀刻气氛，因此多个鳍型有源区f3中的每一者的宽度和高度可以减小。作为回蚀第二区域ii中的复合绝缘层112的结果，多个鳍型有源区f3中的每一者的鳍顶表面ft4的水平高度可以高于多个鳍型有源区f1和f2中的每一者的鳍顶表面ft的水平高度。
139.参考图14a至图14d，可以在第一区域i和第二区域ii中的图13a至图13d的产物上形成包括上绝缘衬垫114、虚设栅极图案dp和虚设覆盖图案dc的堆叠图案，并且可以形成外绝缘间隔物118以覆盖堆叠图案在第二水平方向(例如，x方向)上的两个侧壁。在第一区域i中，堆叠图案可以形成为在与图1所示的栅极线160相对应的位置处在第二水平方向(例如，y方向)上纵向延伸。在第二区域ii中，堆叠图案可以形成为在与图9所示的栅极线162相对应的位置处在第二水平方向(例如，y方向)上纵向延伸。在一些实施例中，上绝缘衬垫114可以包括使用等离子体沉积方法形成的氧化硅层，虚设栅极图案dp可以包括多晶硅层，并且虚设覆盖图案dc可以包括氮化硅层。上绝缘衬垫114的密度可以大于第一下掩埋绝缘层112c的密度。
140.此后，可以通过在形成有堆叠图案和外绝缘间隔物118的产物中选择性地去除第一区域i的第一器件区rx1中的多个牺牲半导体层104和多个纳米片半导体层ns中的每一者的一部分而从第一器件区rx1中的多个纳米片半导体层ns形成包括第一至第三纳米片n1、n2和n3的纳米片堆叠nss。通过蚀刻纳米片堆叠nss两侧上的第一鳍型有源区f1的部分区域，可以在第一鳍型有源区f1的上部中形成多个第一凹陷r1。在通过选择性地去除通过多个第一凹陷r1从纳米片堆叠nss的两侧暴露的多个牺牲半导体层104的一部分来提供凹进空间之后，可以形成填充在凹进空间中的多个内绝缘间隔物120，并且可以在纳米片堆叠nss的两侧上形成填充在多个第一凹陷r1中的多个第一源极/漏极区sd1。
141.为了形成多个第一源极/漏极区sd1，可以外延地生长从多个第一凹陷r1的底表面暴露的第一鳍型有源区f1的表面和来自第一至第三纳米片n1、n2和n3中的每一者的每个侧壁的半导体材料。在一些实施例中，为了形成多个第一源极/漏极区sd1，可以使用包括元素半导体前体的原材料来执行低压化学气相沉积(lpcvd)工艺、选择性外延生长(seg)工艺或循环沉积和蚀刻(cde)工艺。在一些实施例中，多个第一源极/漏极区sd1可以包括掺杂有n型掺杂剂的si层。为了形成多个第一源极/漏极区sd1，可以使用硅烷(sih4)、乙硅烷(si2h6)、丙硅烷(si3h8)、二氯硅烷(sih2cl2)等作为si源。n型掺杂剂可以选自p(磷)、as(砷)和sb(锑)。
142.在一些实施例中，当在第一区域i的第一器件区rx1中形成多个第一源极/漏极区sd1时，可以在第二区域ii中的多个鳍型有源区f3的部分区域上的堆叠图案的两侧上形成多个第三源极/漏极区(未示出)。
143.此外，可以通过从第一区域i的第二器件区rx2中选择性地去除多个牺牲半导体层104和多个纳米片半导体层nss中的每一者的一部分而从多个纳米片半导体层nss形成包括第一至第三纳米片n1、n2和n3的纳米片堆叠nss。通过蚀刻从纳米片堆叠nss的两侧暴露的第二鳍型有源区f2，可以在第二鳍型有源区f2的上部中形成多个第二凹陷r2，并且可以在纳米片堆叠nss的两侧形成填充在多个第二凹陷r2中的多个源极/漏极区sd2。类似于对多个第一源极/漏极区sd1的描述，为了形成多个第二源极/漏极区sd2，可以外延地生长从多个第二凹陷r2的底表面暴露的第二鳍型有源区f2的表面和来自第一至第三纳米片n1、n2和n3中的每一者的每个侧壁的半导体材料。在一些实施例中，多个第二源极/漏极区sd2可以包括掺杂有p型掺杂剂的sige层。可以使用si源和ge源来形成多个第二源极/漏极区sd2。作为si源，可以使用硅烷(sih4)、乙硅烷(si2h6)、丙硅烷(si3h8)、二氯硅烷(sih2cl2)等。作为ge源，可以使用锗烷(geh4)、乙锗烷(ge2h6)、丙锗烷(ge3h8)、四锗烷(ge4h
10
)、二氯锗烷(ge2h2c
l2
)等。p型掺杂剂可以选自b(硼)和ga(镓)。
144.在一些实施例中，当在第一区域i的第二器件区rx2中形成多个第二源极/漏极区sd2时，可以在第二区域ii中的多个鳍型有源区f3的部分区域上的堆叠图案的两侧形成多个第四源极/漏极区(未示出)。
145.此后，在第一区域i中，可以形成覆盖多个第一源极/漏极区sd1和第二源极/漏极区sd2中的每一者的表面以及多个外绝缘间隔物118中的每一者的表面的绝缘衬垫142，并且可以在绝缘衬垫142上形成栅极间绝缘层144。类似于第一区域i，绝缘衬垫142和栅极间绝缘层144可以形成为覆盖第二区域ii中的堆叠图案的第二水平方向(例如，x方向)两侧的多个第三源极/漏极区(未示出)和多个第四源极/漏极区(未示出)中的每一者。
146.参考图15a至图15d，可以通过从图14a至图14d的产物中去除虚设覆盖图案dc来暴露虚设栅极图案dp的顶表面，并且可以平坦化多个外绝缘间隔物118、绝缘衬垫142和栅极间绝缘层144。此后，可以通过去除虚设栅极图案dp来提供栅极空间gs，并且可以通过栅极空间gs暴露上绝缘衬垫114。
147.参考图16a至图16d，在图15a至图15d的产物中，可以在上绝缘衬垫114上形成上掩埋绝缘层116。随着上掩埋绝缘层116更靠近衬底102，上掩埋绝缘层116可以形成为具有更大的厚度。上掩埋绝缘层116可以包括氧化硅层。
148.在一些实施例中，为了形成上掩埋绝缘层116，可以相对于图15a至图15d的产物交替地重复多次抑制剂等离子体暴露工艺和包括至少一个原子层沉积(ald)循环的气相沉积工艺。抑制剂等离子体暴露工艺可以在1个周期的ald工艺之前和之后执行，或者可以每隔一定次数的ald周期执行一次。
149.在抑制剂等离子体暴露工艺期间，包括图15a至图15d的产物的结构的上侧的部分表面可以被抑制剂等离子体钝化，这可以在执行后续沉积工艺时抑制上侧的相对远离衬底102的一些区域中的沉积。在一些实施例中，氮原子源可以用于形成抑制剂等离子体。在一些实施例中，氮原子源可以包括nf3、n2或它们的组合，但不限于此。
150.在第一区域i和第二区域ii中的抑制剂等离子体暴露工艺期间，在相对远离衬底
102的位置处的多个鳍型有源区f1、f2和f3中的每一者的上部区域可以通过抑制剂等离子体具有显著的钝化效果，并且随着上部区域更靠近衬底102，抑制剂等离子体的钝化效果可以逐渐降低或者几乎没有钝化效果。
151.在包括至少一个ald循环的沉积工艺期间，相对于多个鳍型有源区f1、f2和f3中的每一者的通过抑制剂等离子体具有相对显著的钝化效果的上部区域，上掩埋绝缘层116可以在更靠近衬底102的部分中沉积到更大的厚度，在形成上掩埋绝缘层116时可以改善自下而上的填充效果。
152.在形成上掩埋绝缘层116之后，上掩埋绝缘层116的覆盖第一区域i中的第二下掩埋绝缘层113的部分的顶表面hv12的水平高度可以比第一区域i和第二区域ii中的覆盖第一下掩埋绝缘层112c的每个部分的顶表面hv11和hv13的水平高度高第一高度dhv1。
153.在一些实施例中，当在形成上掩埋绝缘层116中使用n2作为形成抑制剂等离子体的氮原子源时，上掩埋绝缘层116可以包括含有杂质元素的氧化硅层，该杂质元素包括氮(n)原子。在一些实施例中，当nf3用作形成抑制剂等离子体的氮原子源时，上掩埋绝缘层116可以包括含有杂质元素的氧化硅层，该杂质元素包括氟(f)原子。在一些实施例中，当n2和nf3的组合被用作形成抑制剂等离子体的氮原子源时，上掩埋绝缘层116可以包括含有杂质元素的氧化硅层，该杂质元素包括氮(n)原子和氟(f)原子。
154.参考图17a至图17d，可以在图16a至图16d的产物中形成覆盖第二区域ii的掩模图案mp。在一些实施例中，掩模图案mp可以包括光刻胶图案。此后，当第二区域ii被掩模图案mp覆盖时，多个纳米片n1、n2和n3以及多个牺牲半导体层104中的每一者的侧壁可以通过去除第一区域i中的上掩埋绝缘层116和上绝缘衬垫114中的每一者的上侧的一部分而暴露在第一区域i的栅极空间gs中。结果，上掩埋绝缘层116和上绝缘衬垫114中的每一者的顶表面的高度可以被降低。
155.在上掩埋绝缘层116和上绝缘衬垫114中的每一者的上侧的一部分在第一区域中被去除之后，上掩埋绝缘层116的覆盖第一区域i中的第二下掩埋绝缘层113的部分的顶表面hv22的水平高度可以高于覆盖第一下掩埋绝缘层112c的每一个部分的顶表面hv21的水平高度。
156.参考图18a至图18d，在从图17a至图17d的产物中的第二区域ii去除掩模图案mp之后，通过第一区域i中的纳米片堆叠nss的上部的栅极空间gs选择性地去除保留在多个鳍型有源区f1和f2上的多个牺牲半导体层104，栅极空间gs可以延伸至多个纳米片n1、n2和n3之间的空间以及第一纳米片n1与鳍顶表面ft之间的空间。
157.在一些实施例中，为了选择性地去除多个牺牲半导体层104，可以使用多个纳米片n1、n2和n3与多个牺牲半导体层104之间的蚀刻选择性差异。液体或气体蚀刻剂可以用于选择性地去除多个牺牲半导体层104。在一些实施例中，为了选择性地去除多个牺牲半导体层104，可以使用基于ch3cooh的蚀刻剂，例如，包括ch3cooh、hno3和hf的混合物的蚀刻剂，或者包括ch3cooh、h2o2和hf的混合物的蚀刻剂，但是不限于上述示例。
158.在选择性去除多个牺牲半导体层104的蚀刻工艺期间，在第一区域i和第二区域ii中，上掩埋绝缘层116和上绝缘衬垫114也可以暴露于蚀刻气氛，结果，上掩埋绝缘层116和上绝缘衬垫114中的每一者的上侧的少量部分可以被蚀刻气氛消耗。
159.在去除多个牺牲半导体层104之后，如参考图2d所述，可以从上掩埋绝缘层116获
得具有第四水平高度lv4的顶表面的第一上掩埋绝缘层116s和具有第六水平高度lv6的顶表面的第二上掩埋绝缘层116d，并且可以从第一区域i中的上绝缘衬垫114获得第一上绝缘衬垫114s和第二上绝缘衬垫114d。在第二区域ii中，如参考图10所述，可以从上掩埋绝缘层116获得具有第四水平高度lv44的顶表面的第三上掩埋绝缘层116e，并且上绝缘衬垫114可以保留为介于第一下掩埋绝缘层112c与第三上掩埋绝缘层116e之间的第三上绝缘衬垫114e以及与鳍型有源区f3接触的下栅极介电层114g。第二区域ii中的第三上掩埋绝缘层116e的顶表面的第四水平高度lv44可以高于第一区域i中的第一上掩埋绝缘层116s的顶表面的第四水平高度lv4，并且可以低于第一区域i中的第二上掩埋绝缘层116d的顶表面的第六水平高度lv6。
160.参考图19a至图19d，通过在图18a至图18d的产物上形成高介电层，可以在第一区域i中形成覆盖多个纳米片n1、n2、n3和多个鳍型有源区f1的暴露表面的栅极介电层152，并且可以在第二区域ii中形成覆盖鳍型有源区f3的上部的上栅极介电层452，下栅极介电层114g位于鳍型有源区f3的上部与上栅极介电层452之间。
161.在第一区域i中，栅极介电层152可以形成为共形地覆盖通过栅极空间gs暴露的多个外绝缘间隔物118的表面。在第二区域ii中，下栅极介电层114g和上栅极介电层452可以形成栅极介电层450。
162.参考图20a至图20d，可以在图19a至图19d的产物中形成导电层，使得栅极空间gs被填充，然后回蚀，使得栅极空间gs的上侧的一部分再次被空出。结果，可以在第一区域i中形成覆盖栅极介电层152的栅极线160，并且可以在第二区域ii中形成覆盖栅极介电层450的栅极线162。此后，可以在第一区域i和第二区域ii中的栅极线160和162上形成填充在栅极空间gs中的覆盖绝缘图案164和166。
163.此后，可以形成分别在第一区域i的第一器件区rx1和第二器件区rx2中在垂直方向(例如，z方向)上穿透栅极间绝缘层144和绝缘衬垫142并暴露多个第一源极/漏极区sd1和多个第二源极/漏极区sd2的多个源极/漏极接触孔(未示出)，然后可以在多个源极/漏极接触孔的下部中形成覆盖多个源极/漏极区sd1和sd2的多个金属硅化物层172(参见图2a和图2b)以及填充在多个源极/漏极接触孔中的多个源极/漏极接触174(参见图2a和图2b)。此外，可以形成在垂直方向(例如，z方向)上穿透覆盖绝缘图案164并连接至栅极线160的栅极接触184(参见图2c)。
164.此后，如图2a至图2d和图10所示，可以在形成有源极/漏极接触174和栅极接触184的产物上形成层间绝缘层190。此后，如图2a至图2c所示，可以在第一区域i中形成穿透层间绝缘层190并连接至多个源极/漏极接触174的多个源极/漏极通路接触192和穿透层间绝缘层190并连接至栅极接触184的栅极通路接触194。
165.以上描述了制造集成电路器件400的方法，该集成电路器件400包括在第一区域i中参考图2a至图2d描述的结构和在第二区域中参考图9和图10描述的结构，但是应当理解的是，图3至图7所示的集成电路器件100a、200、200a、300和300a，以及具有从其修改和改变的各种结构的集成电路器件可以通过在参考图11a至图20d描述的本发明构思的实施例的范围内进行的各种修改和改变来制造。
166.在一些实施例中，为了制造图4和图6所示的集成电路器件200和300，在参考图17a至图17d描述的工艺中，通过控制上掩埋绝缘层116的蚀刻气氛，可以形成如图4所示的具有
朝向栅极线160的凸出顶表面的第一上掩埋绝缘层216s和第二上掩埋绝缘层216d，或者可以形成如图6所示的具有朝向栅极线160的凹入顶表面的第一上掩埋绝缘层316s和第二上掩埋绝缘层316d。此后，可以执行参考图18a至图20d描述的后续工艺来制造图4和图6所示的集成电路器件200和300。
167.在一些实施例中，为了制造图3、图5和图7所示的集成电路器件100a、200a和300a，可以通过执行参考图17a至图17d描述的工艺，或者执行参考图18a至图18d描述的工艺，然后使用包括h2、n2、ar、he或它们的组合的气体对产物进行纯化工艺，并以部分厚度从上掩埋绝缘层116的暴露表面或者第一上掩埋绝缘层116s和第二上掩埋绝缘层116d中的每一者的暴露表面去除诸如氮(n)原子和/或氟(f)原子的杂质元素，从上掩埋绝缘层116或者第一上掩埋绝缘层116s和第二上掩埋绝缘层116d形成第一氧化硅层s1和第二氧化硅层s2。这里，第二氧化硅层s2可以对应于上掩埋绝缘层116或者第一上掩埋绝缘层116s和第二上掩埋绝缘层116d的通过纯化工艺从其去除杂质元素的部分，并且第一氧化硅层s1可以对应于上掩埋绝缘层116或者第一上掩埋绝缘层116s和第二上掩埋绝缘层116d的不受纯化工艺影响的剩余部分。
168.虽然已经参考本发明构思的实施例具体示出和描述了本发明构思，但是应当理解的是，在不脱离所附权利要求的范围的情况下，可以对本文进行形式和细节上的各种改变。