存储器件的控制方法及装置与流程

存储器件的控制方法及装置
【技术领域】
1.本发明涉及半导体技术领域，具体涉及一种存储器件的控制方法及装置。


背景技术：

2.近年来，闪存存储器(英文表达为flash memory)的发展尤为迅速。闪存存储器的主要特点是在不加电的情况下能长期保持存储的信息，且具有集成度高、存取速度快、易于擦除和重写等优点，因而在微机、自动化控制等多项领域得到了广泛的应用。为了进一步提高闪存存储器的位密度(英文可以表达为bit density)，同时减少存储器的位成本(英文可以表达为bit cost)，提出了三维(3d，3dimensions)存储器技术。目前，3d存储器技术得到了迅速发展。
3.在3d存储器中，每个存储单元包括非易失性电荷俘获晶体管，其通过在其控制栅极和其衬底之间偏置适当极性、幅度和持续时间的电压来编程或擦除，编程(也称写入)干扰是存储单元中残留的净电荷量产生的非预期且有害的变化。在对选择的存储单元进行编程或擦除期间，与选择的存储单元共享相同的栅极或漏极或源极电压的未被选择的存储单元的沟道中会不可避免的产生电荷，这些电荷会导致这些未被选择的存储单元发生编程干扰。目前，可以通过向源极端提供较大的正偏电压来吸引沟道中的电子向外移动，以减少沟道中的电荷密度，进而减少编程干扰现象，但随着存储单元层数的增加，沟道越来越长，沟道中的电荷很难在源极端正电压的作用下高效地向外移动，导致编程干扰现象越来越严重。


技术实现要素：

4.本发明的目的在于提供一种存储器件的控制方法及装置，能较好地提高沟道电势，改善编程干扰现象。
5.为了解决上述问题，本发明提供了一种存储器件的控制方法，所述存储器件包括位线、源极、位于所述位线和所述源极之间的堆叠层、以及沿垂直于所述位线的方向贯穿所述堆叠层的存储沟道结构，所述堆叠层包括依次层叠设置的第一子堆叠层、第一虚设堆叠层和第二子堆叠层，所述控制方法包括：
6.在预充电阶段，对所述位线施加第一预设电压，以使靠近所述位线的所述存储沟道结构产生空穴，并对所述源极施加第二预设电压，所述第一预设电压和所述第二预设电压为正电压；
7.将所述第一虚设堆叠层对应的所述存储沟道结构打开，并将所述第二子堆叠层对应的所述存储沟道结构与所述源极导通。
8.其中，所述将使所述第一虚设堆叠层对应的所述存储沟道结构打开，包括：
9.对所述第一虚设堆叠层中的控制栅极施加第三预设电压，所述第三预设电压大于或等于所述第一虚设堆叠层对应的所述存储沟道结构的导通电压。
10.其中，所述第二子堆叠层包括下选择栅极，所述将所述第二子堆叠层对应的所述
存储沟道结构与所述源极导通，包括：
11.对所述下选择栅极施加第四预设电压，所述第四预设电压大于或等于所述下选择栅极对应的所述存储沟道结构的导通电压。
12.其中，所述第二子堆叠层还包括第二虚设堆叠层，所述将所述第二子堆叠层对应的所述存储沟道结构与所述源极导通，还包括：
13.对所述第二虚设堆叠层中的控制栅极施加第五预设电压，所述第五预设电压大于或等于所述第二虚设堆叠层对应的所述存储沟道结构的导通电压。
14.其中，所述第一子堆叠层包括层叠设置的上选择栅极、选定控制栅极和未选定控制栅极，所述控制方法还包括：在所述预充电阶段，将所述上选择栅极、所述选定控制栅极和所述未选定控制栅极接地。
15.其中，所述控制方法还包括：
16.当预充电完成后，进入编程阶段；
17.在所述编程阶段，对所述选定控制栅极施加编程电压，且对所述未选定控制栅极、所述第一虚设堆叠层中的控制栅极和所述第二子堆叠层中的控制栅极分别施加大于各自存储沟道结构的导通电压的电压，同时，将所述位线和所述源极接地。
18.其中，该控制方法还包括：
19.在所述预充电阶段，对所述第二子堆叠层中的控制栅极施加第六预设电压，所述第六预设电压为正电压，且小于所述第二预设电压。
20.其中，在所述预充电阶段，所述第二预设电压的施加时间早于所述第四预设电压和所述第六预设电压，且释放时间晚于所述第四预设电压和所述第六预设电压。
21.其中，所述第二子堆叠层包括多个控制栅极，在贯穿所述堆叠层且朝向所述源极延伸的方向上，施加在所述第二子堆叠层中所述控制栅极上的所述第六预设电压以递增方式增大。
22.本发明还提供了一种存储器件的控制装置，所述存储器件包括位线、源极、位于所述位线和所述源极之间的堆叠层、以及沿垂直于所述位线的方向贯穿所述堆叠层的存储沟道结构，所述堆叠层包括依次层叠设置的第一子堆叠层、第一虚设堆叠层和第二子堆叠层，所述控制装置包括：
23.第一电压施加模块，用于在预充电阶段，对所述位线施加第一预设电压，以使靠近所述位线的所述存储沟道结构产生空穴，并对所述源极施加第二预设电压，所述第一预设电压和所述第二预设电压为正电压；
24.第二电压施加模块，用于将所述第一虚设堆叠层对应的所述存储沟道结构打开，并将所述第二子堆叠层对应的所述存储沟道结构与所述源极导通。
25.其中，所述第二电压施加模块用于：
26.对所述第一虚设堆叠层中的控制栅极施加第三预设电压，所述第三预设电压大于或等于所述第一虚设堆叠层对应的所述存储沟道结构的导通电压。
27.其中，所述第二子堆叠层包括下选择栅极，所述第二电压施加模块用于：
28.对所述下选择栅极施加第四预设电压，所述第四预设电压大于或等于所述下选择栅极对应的所述存储沟道结构的导通电压。
29.其中，所述第二子堆叠层还包括第二虚设堆叠层，所述第二电压施加模块还用于：
30.对所述第二虚设堆叠层中的控制栅极施加第五预设电压，所述第五预设电压大于或等于所述第二虚设堆叠层对应的所述存储沟道结构的导通电压。
31.其中，该控制装置还包括第三电压施加模块，用于：
32.在所述预充电阶段，对所述第二子堆叠层中的控制栅极施加第六预设电压，所述第六预设电压为正电压，且小于所述第二预设电压。
33.本发明的有益效果是：本发明提供的存储器件的控制方法，通过在预充电阶段，对位线施加第一预设电压，以使靠近位线的存储沟道结构产生空穴，并对源极施加第二预设电压，同时，将第一虚设堆叠层对应的存储沟道结构打开，并将第二子堆叠层对应的存储沟道结构与源极导通，从而能使沟道中的残留电子从沟道底部快速抽出，尽可能地减少沟道中的残留电子数量，改善编程干扰现象。
【附图说明】
34.为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
35.图1是本申请实施例提供的存储器件的控制方法的流程示意图；
36.图2是本申请实施例提供的以简化形式表示的存储器件的主视结构示意图；
37.图3是本申请实施例提供的存储器件的部分剖视结构示意图；
38.图4是本申请实施例提供的存储器件各部分所施加电压的时序示意图；
39.图5是本申请实施例提供的存储器的控制装置的结构示意图。
【具体实施方式】
40.下面结合附图和实施例，对本发明作进一步的详细描述。特别指出的是，以下实施例仅用于说明本发明，但不对本发明的范围进行限定。同样的，以下实施例仅为本发明的部分实施例而非全部实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
41.应当容易理解的是，本发明所提到的方向用语，例如[上]、[下]、[前]、[背]、[左]、[右]、[内]、[外]等，仅是参考附加图式的方向。因此，使用的方向用语是用以说明及理解本发明，而非用以限制本发明。在图中，结构相似的元件用相同标号表示。术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含的包括一个或者更多个该特征。
[0042]
应当容易理解的是，本发明所提到的“在
……
上”、“在
……
之上”和“在
……
上方”的含义应以最宽泛的方式来解释，使得“在
……
上”不仅意味着“直接在某物上”，而且还包括其间具有中间特征或层的“在某物上”的含义。
[0043]
如本文所使用的，术语“层”是指具有厚度的区域的材料部分。层可以在下方或上方结构的整体之上延伸，或者可以具有小于下方或上方结构范围的范围。此外，层可以是厚度小于连续结构的厚度的均质或非均质连续结构的区域。例如，层可以位于在连续结构的
顶表面和底表面之间或在顶表面和底表面处的任何水平面对之间。层可以水平、垂直和/或沿倾斜表面延伸。衬底可以是层，其中可以包括一个或多个层，和/或可以在其上方和/或其下方具有一个或多个层，层可以包括多个层。
[0044]
请参见图1
‑
图3，图1为本申请实施例提供的存储器件的控制方法的流程示意图，图2为本申请实施例提供的以简化形式表示的存储器件的主视结构示意图，图3为本申请实施例提供的存储器件的部分剖视结构示意图。存储器件100包括位线(bit line，bl)101、源极102、位于该位线101和该源极102之间的堆叠层103、以及沿垂直于该位线101的方向贯穿该堆叠层103的存储沟道结构104，该堆叠层103包括依次层叠设置的第一子堆叠层1031、第一虚设堆叠层1032和第二子堆叠层1033。在图1中，控制方法包括以下步骤：
[0045]
步骤s 101、在预充电阶段，对该位线101施加第一预设电压，以使靠近该位线101的该存储沟道结构104产生空穴，并对该源极102施加第二预设电压，该第一预设电压和该第二预设电压为正电压；将该第一虚设堆叠层1032对应的该存储沟道结构104打开，并将该第二子堆叠层1033对应的该存储沟道结构104与该源极102导通。
[0046]
其中，第一子堆叠层1031可以包括层叠设置的上选择栅极(top selection gate，tsg)、选定控制栅极sel.w和控制栅极cg(control gate，cg)，选定控制栅极sel.w是指需要输入编程信号的控制栅极cg。第一虚设堆叠层1032包括至少一个控制栅极cg，第二子堆叠层1033包括叠设的至少一个控制栅极cg和下选择栅极(bottom selection gate，bsg)，这些栅极可以看做晶体管，且相邻栅极之间，比如上选择栅极tsg与控制栅极cg之间、控制栅极cg与控制栅极cg之间、以及控制栅极cg与下选择栅极tsg之间均设有介电层m，其中，上选择栅极tsg连接至串选择线(string selection line，ssl)，下选择栅极bsg连接至地选择线(ground selection line，gsl)，控制栅极cg连接至字线(word line，wl)。上选择栅极tsg、控制栅极cg和下选择栅极bsg的制作材料包括导电材料，比如钨等金属材料，介电层m的制作材料包括绝缘材料，比如氧化硅、氮化硅、氮氧化硅和氮碳化硅中的任一种。该存储器件100还包括衬底(图中未视出)，堆叠层103位于衬底上。衬底可以为半导体衬底，比如可以为硅、锗或绝缘体上硅(silicon
‑
on
‑
insulator，soi)或绝缘体上锗(germanium on insulator，goi)等。
[0047]
实际工作过程中，请参见图4和图3，在预充电阶段，施加在位线bl上的第一预设电压vb可以是高压，以使上选择栅极tsg和位线bl附近发生band
‑
to
‑
band带间遂穿，相应存储沟道结构104中产生空穴，并且该空穴会通过存储沟道结构104向下传输，与上沟道104a中的残留电子复合，从而减小上沟道104a中的电子浓度，此时，可以同时将第一子堆叠层1031中的上选择栅极tsg、选定控制栅极sel.w和控制栅极cg接地，也即使它们的施加电压为0v。与此同时，对源极102施加第二预设电压vs，并打开第一虚设堆叠层1032对应的存储沟道结构104，使上沟道104a和下沟道104b导通，且将下沟道104b与源极102导通，从而在源极102电势的作用下，上沟道104a和下沟道104b中的残留电子可以从沟道中抽走，达到减少沟道电子浓度的目的。
[0048]
需要解释的是，当编程顺序为从上往下编程时，上沟道104a可以包括已编程部分和未编程部分，通常情况下，在预充电阶段，已编程部分对应的晶体管处于关断状态，对应的残留电子很难在源极102的电势作用下移动，此时，通过对位线101施加一个高电压，可以通过空穴的方式来消除上沟道104a中的残留电子。
[0049]
在一些实施例中，存储沟道结构104可以分多道打孔工艺形成，相应的，堆叠层103也可以分多次堆叠工艺形成，相邻两次堆叠工艺形成的控制栅极cg之间设置有虚设堆叠层。比如请继续参见图4和图2，堆叠层103可以包括上选择栅极tsg、栅极w1
‑
wm和下选择栅极bsg，当编程顺序为从上往下编程时，可以以选定控制栅极sel.w为分界线，确定与选定控制栅极sel.w最接近且位于下方的虚设堆叠层idpdmy(也即第一虚设堆叠层1032)，并将处于虚设堆叠层idpdmy之上的堆叠层103部分看成第一子堆叠层1031，比如上选择栅极tsg和控制栅极w1
‑
wn，将处于虚设堆叠层idpdmy之下的堆叠层103部分看成第二子堆叠层1033，比如下选择栅极bsg和控制栅极wn 1
‑
wm，且上选择栅极tsg与相邻控制栅极w1之间、以及下选择栅极bsg与相邻控制栅极wm之间也设有虚设堆叠层dmy。
[0050]
具体的，上述步骤“将使该第一虚设堆叠层1032对应的该存储沟道结构104打开”，可以包括：
[0051]
对该第一虚设堆叠层1032中的控制栅极cg施加第三预设电压vm，该第三预设电压vm大于或等于该第一虚设堆叠层1032对应的该存储沟道结构104的导通电压。
[0052]
其中，该导通电压可以是
‑
2v左右，第三预设电压vm可以是一个小的正电压。当第三预设电压vm到达导通电压时，第一子堆叠层1031对应的存储沟道结构104(以下简称为上沟道104a)和第二子堆叠层1033对应的存储沟道结构104(以下简称为下沟道104b)导通，从而使上沟道104a中的残留电子可以运动到下沟道104b中。
[0053]
其中，除了需要将上沟道104a和下沟道104b导通，还需要使下沟道104b与源极102导通，此时，上述步骤“将该第二子堆叠层1033对应的该存储沟道结构104与该源极102导通”，可以包括：
[0054]
对该下选择栅极bsg施加第四预设电压vh，该第四预设电压vh大于或等于该下选择栅极bsg对应的该存储沟道结构104的导通电压。
[0055]
其中，该导通电压可以为2.5v左右，第四预设电压vh可以是一个不小于2.5v的电压，比如5v
‑
6v。当上下沟道相互导通，且下沟道104b与源极102导通时，存储沟道结构104中的残留电子可以在源极102电势的作用下抽走，从而减小了存储沟道结构104中的电子浓度，提高了沟道电势。
[0056]
容易理解的是，除了导通第一子堆叠层1031和第二子堆叠层1033之间的虚设堆叠层idpdmy之外，对于分多次堆叠工艺形成的第一子堆叠层1031和第二子堆叠层1033，若要使残留电子在上沟道104a和下沟道104b运动，还需将上沟道104a对应的所有虚设堆叠层，以及下沟道104b对应的所有虚设堆叠层均导通。
[0057]
例如，对于下沟道104b而言，该第二子堆叠层1033还可以包括第二虚设堆叠层(图中未示出)，此时，上述步骤“将该第二子堆叠层1033对应的该存储沟道结构104与该源极102导通”，还包括：
[0058]
对该第二虚设堆叠层中的控制栅极施加第五预设电压，该第五预设电压大于或等于该第二虚设堆叠层对应的该存储沟道结构的导通电压。
[0059]
其中，第五预设电压可以等于第三预设电压vm。
[0060]
进一步地，为提高下沟道104b中残留电子移动至外部电路的速度，可以对第二子堆叠层1033中的控制栅极cg施加正电压，以使控制栅极cg周边的电子能迅速聚集，也即，该存储器件100的控制方法还可以包括：
[0061]
对该第二子堆叠层1033中的控制栅极cg施加第六预设电压vj，该第六预设电压vj为正电压，且小于该第二预设电压vs。
[0062]
其中，第六预设电压vj可以为3v左右，其通常小于施加在下选择栅极bsg上的电压(也即vs)，从而使下沟道104b中的残留电子迅速聚集在相应控制栅极cg附近之后，能朝向电势更高的下选择栅极bsg移动，相对于直接通过下选择栅极bsg和源极102的电势来吸引残留电子的方案来说，能大大提高电子移动速度。需要指出的是，可以对第二子堆叠层1033中的所有控制栅极cg施加同一个电压值，比如在上述图4中，都施加3v的电压，还可以施加不同电压值，比如在贯穿堆叠层103且朝向源极102延伸的方向(也即图3中的方向l)上，施加在第二子堆叠层1033中控制栅极cg上的第六预设电压vj以递增方式增大，从而使残留电子能以向下移动的趋势，迅速聚集，进一步提高电子移动速度。
[0063]
需要指出的是，在预充电阶段，第二预设电压vs的施加时间应当早于第三预设电压vm、第六预设电压vj和第四预设电压vh，且释放时间应当晚于第三预设电压vm、第六预设电压vj和第四预设电压vh，第一预设电压vb、第三预设电压vm、第六预设电压vj和第四预设电压vh的施加时间可以不做限定。
[0064]
此外，该控制方法还可以包括步骤：
[0065]
当预充电完成后，进入编程阶段；
[0066]
在编程阶段，对选定控制栅极sel.w施加编程电压，且对第一子堆叠层1031中的控制栅极cg、第一虚设堆叠层1032中的控制栅极cg和第二子堆叠层1033中的控制栅极cg分别施加大于各自存储沟道结构的导通电压的电压，同时，将位线101和源极102接地。
[0067]
其中，编程电压应当远大于对应存储沟道结构的导通电压，且大于存储单元103中其余控制栅极施加的电压，比如图4中示出的编程电压为22v，第二子堆叠层1033中控制栅极cg和第一子堆叠层1031中控制栅极cg施加的电压为7.2v。
[0068]
在上述存储器件100的控制方法的基础上，本申请实施例还提供一种存储器件100的控制装置，该存储器件100包括位线101、源极102、位于该位线101和该源极102之间的堆叠层103、以及沿垂直于该位线101的方向贯穿该堆叠层103的存储沟道结构104，该堆叠层103包括依次层叠设置的第一子堆叠层1031、第一虚设堆叠层1032和第二子堆叠层1033。
[0069]
其中，第一子堆叠层1031可以包括层叠设置的上选择栅极tsg、选定控制栅极sel.w和控制栅极cg，选定控制栅极sel.w是指需要输入编程信号的控制栅极cg。第一虚设堆叠层1032包括至少一个控制栅极cg，第二子堆叠层1033包括叠设的至少一个控制栅极cg和下选择栅极bsg，这些栅极可以看做晶体管，且相邻栅极之间，比如上选择栅极tsg与控制栅极cg之间、控制栅极cg与控制栅极cg之间、以及控制栅极cg与下选择栅极tsg之间均设有介电层m。
[0070]
请参见图5、以及图1
‑
图4，该控制装置200可以包括第一电压施加模块201和第二电压施加模块202，其中：
[0071]
第一电压施加模块201，用于在预充电阶段，对该位线101施加第一预设电压vb，以使靠近该位线101的该存储沟道结构104产生空穴，并对该源极102施加第二预设电压vs，该第一预设电压vb和该第二预设电压vs为正电压。
[0072]
第二电压施加模块202，用于将该第一虚设堆叠层1032对应的该存储沟道结构104打开，并将该第二子堆叠层1033对应的该存储沟道结构104与该源极102导通。
[0073]
进一步地，该第二电压施加模块202用于：
[0074]
对该第一虚设堆叠层1032中的控制栅极cg施加第三预设电压vm，该第三预设电压vm大于或等于该第一虚设堆叠层1032对应的该存储沟道结构104的导通电压。
[0075]
其中，该导通电压可以是
‑
2v左右，第三预设电压vm可以是一个小的正电压。当第三预设电压vm到达导通电压时，第一子堆叠层1031对应的存储沟道结构104(以下简称为上沟道104a)和第二子堆叠层1033对应的存储沟道结构104(以下简称为下沟道104b)导通，从而使上沟道104a中的残留电子可以运动到下沟道104b中。
[0076]
进一步地，该第二电压施加模块202用于：
[0077]
对该下选择栅极施加第四预设电压vh，该第四预设电压vh大于或等于该下选择栅极对应的该存储沟道结构104的导通电压。
[0078]
其中，该导通电压可以为2.5v左右，第四预设电压vh可以是一个不小于2.5v的电压，比如5v
‑
6v。当上下沟道相互导通，且下沟道104b与源极102导通时，存储沟道结构104中的残留电子可以在源极102电势的作用下抽走，从而减小了存储沟道结构104中的电子浓度，提高了沟道电势。
[0079]
例如，对于下沟道104b而言，该第二子堆叠层1033还可以包括第二虚设堆叠层，该第二电压施加模块202还用于：
[0080]
对该第二虚设堆叠层施加第五预设电压，该第五预设电压大于或等于该第二虚设堆叠层对应的该存储沟道结构的导通电压。
[0081]
其中，第五预设电压可以等于第三预设电压vm。
[0082]
此外，该控制装置200还可以包括第三电压施加模块203，用于：
[0083]
对该第二子堆叠层1033中的栅极施加第六预设电压vj，该第六预设电压vj为正电压，且小于该第二预设电压vs。
[0084]
其中，第六预设电压vj可以为3v左右，其通常小于施加在下选择栅极bsg上的电压(也即vs)，从而使下沟道104b中的残留电子迅速聚集在相应控制栅极cg附近之后，能朝向电势更高的下选择栅极bsg移动，相对于直接通过下选择栅极bsg和源极102的电势来吸引残留电子的方案来说，能大大提高电子移动速度。需要指出的是，可以对第二子堆叠层1033中的所有控制栅极cg施加同一个电压值，比如在上述图4中，都施加3v的电压，还可以施加不同电压值，比如在贯穿堆叠层103且朝向源极102延伸的方向(也即图3中的方向l)上，施加在第二子堆叠层1033中控制栅极cg上的第六预设电压vj以递增方式增大，从而使残留电子能以向下移动的趋势，迅速聚集，进一步提高电子移动速度。
[0085]
此外，控制装置还可以包括编程模块，用于：
[0086]
当预充电完成后，进入编程阶段；
[0087]
在编程阶段，对选定控制栅极sel.w施加编程电压，且对第一子堆叠层1031中的控制栅极cg、第一虚设堆叠层1032中的控制栅极cg和第二子堆叠层1033中的控制栅极cg分别施加大于各自存储沟道结构的导通电压的电压，同时，将位线101和源极102接地。
[0088]
区别于现有技术，本申请实施例提供的存储器的控制方法和控制装置200，通过在预充电阶段，对位线101施加第一预设电压vb，以使靠近位线101的存储沟道结构104产生空穴，并对源极102施加第二预设电压vs，同时，将第一虚设堆叠层1032对应的存储沟道结构104打开，并将第二子堆叠层1033对应的存储沟道结构104与源极102导通，从而能使沟道中
的残留电子从沟道底部较快抽出，尽可能地减少沟道中的残留电子数量，改善编程干扰现象。
[0089]
以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。