半导体装置的制作方法

本公开涉及一种半导体装置，特别是改善sram单元的读取/写入余量的半导体装置。

背景技术：

半导体集成电路(integratedcircuit；ic)工业呈指数成长。在ic材料及ic设计的技术进步产生多个ic世代，每一个ic世代比上一个ic世代有更小及更复杂的电路。在ic发展过程中，制程可作出的几何尺寸(例如：最小部件(或线路))会下降，而功能密度(例如：每一芯片区域的相连元件数量)通常都会增加。此微缩过程通过增加生产效率及降低相关成本提供了优势。此微缩亦增加了ic制程及制造的复杂性。

静态随机存取存储器(staticrandom-accessmemory；sram)通常是指仅在施加功率时才能保留存储的数据的任何存储器或存储装置。为了节省功率并提高能量效率，并减少关闭(off)状态下的漏电流，降低电源电压通常是有助的。然而，电源电压的降低受到最小阈值电压(vcc-min)的限制。当以接近或低于vcc-min的电源电压工作时，sram芯片可能会出现故障率增加甚至故障的情况。举例来说，写入操作的速度取决于放电速度，而放电速度又取决于施加的电压。当电源电压接近或低于vcc-min时，这种放电变得没效率，并且速度低及/或稳定性低。对于远离电源的sram芯片周边的位元元件(bitcell)，这种挑战更加严重。这是因为位元线的电阻进一步降低了施加在这些元件上的电压。随着制程持续微缩，位元线的电阻增加，进一步加剧了问题。

技术实现要素：

本公开提供一种半导体装置。半导体装置包括位元阵列、边缘区域以及多个位元线驱动器。位元阵列以多个列和多个行排列，其中行由连接至行中的多个存储器元件的多个位元线对定义。边缘区域与位元阵列的边缘列相邻，其中边缘列包括多个冗余存储器元件。多个位元线驱动器与位元阵列相邻，并且与边缘区域相对。冗余存储器元件包括用于位元线对的每一者的写入辅助电路。

本公开提供一种半导体装置。半导体装置包括存储器元件阵列、多个位元线对、多个字元线以及多个位元线驱动器。存储器元件阵列包括多个存储器元件，存储器元件沿着第一方向排列成多个列，并且沿着与第一方向不同的第二方向排列成多个行。多个位元线对连接上述行的每一者中的存储器元件。多个字元线连接上述列的每一者中的存储器元件。多个位元线驱动器连接至位元线对的多个位元线，位元线驱动器与存储器元件阵列的第一列相邻。存储器单元阵列包括多个冗余元件的一列，与位元线驱动器相距一距离。冗余元件的每一者从剩余的存储器元件修改，以包括连接至位元线对的每一者的至少一位元线的写入辅助装置。

本公开提供一种半导体装置。半导体装置包括基板、存储器元件阵列、多个写入辅助电路以及多个导线。基板具有第一区域和第二区域。存储器元件阵列在第一区域中，存储器元件阵列包括多个存储器元件，存储器元件沿着第一方向排列成多个列，并且沿着与第一方向不同的第二方向排列成多个行。多个写入辅助电路在第二区域中。多个导线将存储器元件阵列电性耦接至写入辅助电路。导线的每一者将存储器元件的一行电性耦接至写入辅助电路之一者。第二区域是基板的冗余区域，冗余区域远离用于在导线上驱动数据的驱动器电路，并且通过存储器元件阵列与驱动器电路分开。

附图说明

本公开从后续实施例以及附图可以更佳理解。须知示意图是为范例，并且不同特征并无示意于此。不同特征的尺寸可能任意增加或减少以清楚论述。

图1是根据本公开实施例的具有嵌入式存储器的集成电路(ic)的示意图。

图2是根据本公开实施例的图1中的存储器单元(memoryunit)的一部分的俯视图。

图3是根据本公开实施例的图1的存储器单元的存储器元件(memorycell)的电路图。

图4a和图4b是根据本公开实施例的图1中的存储器单元的两个冗余存储器元件和井拾取区的一部分的示意图。

图5是根据本公开实施例的图1中的存储器单元的一部分的俯视图。

其中，附图标记说明如下：

100：半导体装置

102：存储器单元

104：边缘区域/第一边缘区域

106：存储器位元阵列

108：位元线驱动器

120：存储器元件

128：冗余列

130：箭头

132：电阻

bl，blb：位元线

wl：字元线

t1、t2：传输晶体管

140：触发器

144，146：电阻

150：写入辅助装置

160：写入辅助装置

152，162：写入辅助信号

168，169：写入辅助信号驱动器

data，datab：写入数据

w：写入信号

108(bl)：位元线驱动器

108(blb)：位元线驱动器

142：信号

vss，vdd：电源

m0：第零金属层

128a，128b：冗余元件

170，176：源极/漏极区

190，192，194，196：接点

172，174：源极/漏极区

180：井拾取区

182，184，182a，182b，184b，184c：冗余线

198：通孔

199：接点

202：栅极电极

200：通孔

201：接点

204：栅极电极

244：边缘区域

具体实施方式

本公开提供许多不同的实施例或范例以实施本公开的不同特征。以下的公开内容叙述各个构件及其排列方式的特定实施例，以简化说明。当然，这些特定的范例并非用以限定。举例来说，若是本公开叙述了一第一特征形成于一第二特征之上或上方，即表示其可能包含上述第一特征与上述第二特征是直接接触的实施例，亦可能包含了有附加特征形成于上述第一特征与上述第二特征之间，而使上述第一特征与第二特征可能未直接接触的实施例。另外，以下本公开不同实施例可能重复使用相同的参考符号及/或标记。这些重复是为了简化与清楚的目的，并非用以限定所讨论的不同实施例及/或结构之间有特定的关系。

此外，其与空间相关用词。例如“在…下方”、“下方”、“较低的”、“上方”、“较高的”及类似的用词，是为了便于描述图示中一个元件或特征与另一个(些)元件或特征之间的关系。除了在附图中示出的方位外，这些空间相关用词意欲包含使用中或操作中的装置的不同方位。除此之外，设备可能被转向不同方位(旋转90度或其他方位)，则在此使用的空间相关词也可依此相同解释。

本公开通常涉及半导体装置和电路设计，并且更具体地涉及存储器阵列，例如静态随机存取存储器(sram)。

图1显示了具有存储器单元102的半导体装置100。半导体装置可以是微处理器、特殊应用集成电路(applicationspecificintegratedcircuit；asic)、现场可程序化逻辑门阵列(fieldprogrammablegatearray；fpga)或数字信号处理器(digitalsignalprocessor；dsp)。存储器单元102可以是单端口静态随机存取存储器(sram)、双端口sram巨集(macro)或其他类型存储器。在本实施例中，存储器单元102是用于半导体装置100的嵌入式sram。应理解其他阵列类型的装置，例如独立的sram装置，也可以从本公开的一个或多个实施例中受益。

存储器单元102包括用于存储的一或多个存储器位元区块。半导体装置100还包括与存储器单元102相邻的周边逻辑电路，周边逻辑电路用于实现各种功能，例如位址解码、字元/位元选择器、数据驱动器、存储器自测试(memoryself-testing)等。每一个存储器位元和逻辑电路可以用各种p型金属氧化物半导体(p-typemetaloxidesemiconductor；pmos)和n型金属氧化物半导体(n-typemetaloxidesemiconductor；nmos)晶体管实现，例如平面晶体管、鳍式场效晶体管(finfield-effecttransistor；finfet)、磁式随机存取存储器(magneticrandomaccessmemory；mram)、环绕式栅极(gate-all-around；gaa)纳米片晶体管、gaa纳米线晶体管或其他类型晶体管。此外，存储器单元102和逻辑电路可以包括用于连接晶体管的源极、漏极以及栅极电极(或端子(terminal))的各种接点(contact)特征(或接点)、通孔以及金属线，以形成集成电路。

仍参照图1，出于示例目的，将存储器单元102显示为单一存储器区块，应理解根据需要可以有更多区块。存储器单元102包括边缘区域104。在本实施例中，边缘区域104位在存储器单元的边缘并且沿着方向x纵向定向。在本实施例中，边缘区域104不包含存储器位元，并且用于实现各种周边电路，包括井拾取(wellpick-up；wpu)区。wpu区提供用于向存储器单元102中的n井和p井供应电压(或偏压)的井拾取结构。存储器单元102还包括与边缘区域104相邻的存储器位元阵列106。存储器位元阵列106包含存储器单元102的存储器位元。存储器单元102还包括用于位元线驱动器108的区域。位元线驱动器区提供用于位元线(位元线bl)和互补位元线(位元线blb)的驱动器，每一个驱动器对用于存储器单元102中的每一个存储器位元。在本实施例中，位元线驱动器108与边缘区域104设置在存储器位元阵列106的两侧。

参照图2，为了简化示例，根据附图中所示的x-y轴，存储器位元阵列106包括48个存储器元件120，存储器元件120以多个列和多个行排列。继续本示例，每一个存储器元件是连接至字元线wl和一对位元线bl和blb的六晶体管(6t)存储器元件。每一个位元线对(位元线bl、blb)也连接至对应的一对位元线驱动器108。字元线wl由解码的列位址(rowaddress)选择，使得在任何时候选择单一列以用于读取或写入操作。

存储器区块(memoryblock)可以包括一或多个冗余列的存储器元件，并且在本实施例中，在存储器位元阵列106的与边缘区域104(图1)相邻且与位元线驱动器108相对的边缘上提供冗余列128。此外，在本实施例中，存储器元件的冗余列128是一列的厚度(one-rowthick)，即它是单一列的冗余存储器元件。在其他实施例中，冗余列128可以具有多列冗余存储器元件。

提供冗余列的存储器元件是有原因的。举例来说，与存储器位元阵列106的周边区域相比，存储器元件区的主动/隔离区通常具有差异。如此一来，与周边区域(例如边缘区域104)相邻的存储器元件的列通常是未使用的(冗余的)。

对于存储器写入操作，位元线驱动器108使用要存储在由对应字元线wl所选择的特定列的存储器元件120中的数据，来驱动其对应的位元线bl、blb。提供箭头130以显示位元线bl、blb的传输线效应。随着技术的进步，位元线bl、blb的线宽和厚度变得越来越小。同样地，存储器元件的列数以及位元线bl、blb的长度也变得越来越长。箭头130显示包括电阻132，电阻132进一步表示位元线的传输线效应。意即，随着每一个位元线bl、blb延伸远离其对应的驱动器，沿着该线具有对应的电流-电压降(irdrop)。

参照图3，在本实施例中，存储器元件120是六晶体管(6t)sram。6tsram存储器元件包括位在两个传输晶体管t1、t2之间的触发器(flip-flop)140。传输晶体管t1、t2的栅极共同地连接到对应的字元线wl，使得字元线wl上的信号142使能传输晶体管，以用于数据从触发器140流出或流入触发器140以进行读取或写入操作。传输晶体管t1的源极/漏极连接在位元线bl和触发器140之间，并且传输晶体管t2的源极/漏极连接在位元线blb和触发器140之间。

虽然在任何一次仅可使能一列存储器元件，但是位元线的传输线效应受到不利影响，使得与相对接近位元线驱动器的存储器元件的列相比，相对远离位元线驱动器108(图2)的存储器元件的列接收到改变的信号。此再次由在位元线上所示的电阻144、146显示。应理解所示的电阻代表位元线固有的传输线效应。

如下面更详细地讨论，在本实施例中，在位元线bl上且与位元线驱动器108(bl)相对的一端上提供写入辅助装置150。同样地，在位元线blb上且与位元线驱动器108(blb)相对的一端提供写入辅助装置160。在一个实施例中，写入辅助装置150、160是在对应的位元线和接地之间一直线连接的晶体管，并且每一个栅极个别连接至写入辅助信号152、162。同样在本实施例中，个别地控制写入辅助信号152和162。在另一个实施例中，写入辅助信号152、162是相同的，并且被提供给写入辅助装置150、160两者。在此实施例中，两个写入辅助装置150、160可以具有极性相反的晶体管。

写入辅助信号152、162由写入辅助信号驱动器168、169驱动，其可以位在边缘区域104中。该电路可以基于提供给对应的位元线驱动器108的写入数据(data、datab)，以及指示要执行写入操作的写入信号w。也就是说，如果将“0”写入位元线bl，则将使用(assert)写入信号152，而不使用写入辅助信号162。同样地，如果将“1”写入位元线bl，则将使用写入辅助信号162，而不使用写入辅助信号152。这样的驱动器可以由一或多个逻辑门构成，该逻辑门是要写入的数据、写入使能信号和其他定时信号(timingsignal)的函数，如本技术领域中技术人员所知的。

写入辅助装置150、160被放置在冗余列128(图2)的存储器元件中。意即，可以修改冗余列128中原本未使用的存储器元件，而以最小的修改并且在尺寸上没有增加或几乎没有增加的情况下提供写入辅助驱动器/信号功能。下面参照图4a和图4b描述对冗余列中的存储器元件的修改。

在操作中，当期望将“0”(或接地或低)电压写入存储器元件120时，通过位元线驱动器108(bl)将“0”驱动到位元线bl上。另外，使用写入辅助信号152，其也将“0”从写入辅助装置150驱动到位元线bl上。同时，另一位元线驱动器108(blb)将“1”(或vccmin或高)电压驱动到位元线blb上。在此操作期间，信号142被提供在字元线wl上，使得来自位元线驱动器的数据通过个别的传输晶体管t1、t2并被存储在触发器140中。

应理解在本实施例中，仅有用于在对应位元线上写入“0”的写入辅助装置/信号，而没有用于在位元线上写入“1”的写入辅助装置/信号。在另一个实施例中，写入辅助装置/信号可以用于在对应的位元线上写入“1”。在又一个实施例中，两个写入辅助驱动器/信号可以用于每一条位元线，以根据需要写入“0”或“1”。

现在参考图4a、图4b，显示了存储器单元102的一部分。值得注意的是，存储器单元102从图1和图2中的示意图旋转了90度，存储器单元102在存储器位元阵列106中包括多个位元元件(bitcell)，其具有如上面参照图3所述的电路。此电路包括在金属层(例如：第零金属层(m0))中水平延伸的多条线，其包括位元线对(位元线bl、blb)和一对电源vss、vdd。如附图所示，这些多条线连接包括冗余元件(dummycell)的多个存储器元件120。

存储器元件的冗余列128包括在上金属层(例如：第一金属层(m1))中垂直延伸的多条线，其包括两个写入辅助信号152、162。如图4a所示，这些写入辅助信号连接冗余列128中的多个冗余元件。为了参照图4a，将两个冗余元件标识为冗余元件128a和128b。

对于冗余列128中的每一个冗余元件，存在(至少)两个电性连接至电源vss(m0)的源极/漏极区170、176。源极/漏极区170通过m0到基板的接点(m0-to-substratecontact)190连接至电源vss(m0)，且源极/漏极区176通过m0到基板的接点196连接至电源vss(m0)。冗余列128中的每一个冗余元件还包括(至少)一个电性连接至位元线blb(m0)的源极/漏极区172和一个电性连接至位元线bl(m0)的源极/漏极区174。源极/漏极区172通过m0到基板的接点192连接至位元线blb(m0)，且源极/漏极区176通过m0到基板的接点194连接至位元线bl(m0)。

在本实施例中，井拾取区(wpu)180包括在冗余列128中相邻冗余元件之间的边缘区域104中。在此实施例中，wpu180是n井拾取区，尽管可以替代地使用p井拾取区。为每一个冗余元件提供两条冗余线182、184，其在附图中水平延伸。在本示例中，冗余线182、184也在wpu180上布置。冗余线182b，184b与冗余元件128b相关。冗余线182b通过m1到m0的通孔198连接至写入辅助信号152，并且通过m0到栅极的接点199连接至写入辅助装置150的栅极电极202。冗余线184b通过m1到m0的通孔200连接至写入辅助信号162，并且通过m0到栅极的接点201连接至写入辅助装置160的栅极电极204。

在操作中，在将“0”写入一或多个存储器元件的存储器写入操作期间，使用写入辅助信号152。写入辅助信号152通过通孔198传输至冗余线182b，并接着通过接点199传输至写入辅助装置150的栅极电极202。传输至栅极电极202的信号的数值取决于各种设计选择，但是出于示例的原因，栅极电极202用于写入辅助装置150的nmos晶体管。在此示例中，写入辅助信号152为逻辑“1”，从而使写入辅助装置“开启(on)”。在写入辅助装置150“开启”的情况下，源极/漏极区174将通过通道电性连接至源极/漏极区176。如上面所述，源极/漏极区176通过接点196连接至电源vss(“0”)，并且源极/漏极区174通过接点194连接至位元线bl。如此一来，在冗余元件128b的位元线bl将被驱动为“0”。同时，因为这是其中写入“0”的存储器写入操作，所以对应的位元线驱动器108也将在位元线bl上驱动“0”(将在对应的位元线blb上驱动“1”)。这意味着在位元线bl的两个相对端驱动“0”，其有效地将传输线效应(例如：在线电阻(inlineresistance))减小一半。

在将“1”写入一或多个存储器元件的存储器写入操作期间，使用写入辅助信号162。写入信号通过通孔200传输至冗余线184b，并接着通过接点201传输至写入辅助装置160的栅极电极204。传输至栅极电极204的信号的数值取决于各种设计选择，但是出于示例的原因，栅极电极204用于写辅助装置160的nmos晶体管。在此示例中，写入辅助信号162为逻辑“1”，从而使写入辅助装置“开启”。在写入辅助装置160“开启”的情况下，源极/漏极区172将通过通道电性连接至源极/漏极区170。如上面所述，源极/漏极区170通过接点190连接至电源vss(“0”)，并且源极/漏极区172通过接点192连接至位元线bbl。如此一来，在冗余元件128b的位元线blb将被驱动为“0”。同时，因为这是其中写入“1”的存储器写入操作，所以对应的位元线驱动器108也将在位元线blb上驱动“0”(将在对应的位元线bl上驱动“0”)。这意味着在位元线blb的两个相对端驱动“0”，其有效地将传输线效应(例如：在线电阻)减小一半。

在一些实施例中，值得注意的是，将位元线驱动为“0”或比当将位元线驱动为“1”时的传输线效应不利。对于这些实施例，仅需要辅助“0”位元线。然而，在其他实施例中，可以包括另一写入辅助驱动器以辅助将位元线驱动为“1”。根据本公开，可以以非常简单的方式实现这种驱动器。举例来说，写入辅助信号及/或晶体管的极性可以被切换以适用驱动“1”。在又一个实施例中，可以使用单一写入辅助驱动器来适用驱动“0”和“1”两者。

现在参照图5，在另一实施例中，存储器单元102显示为单一存储器区块，应理解根据需要可以有更多区块。存储器单元102包括在附图的底侧上所示的边缘区域104和在附图的顶侧上所示的边缘区域244。在本实施例中，边缘区域104、244不包含存储器位元，并且用于实现井拾取(wpu)结构。wpu结构提供用于向存储器单元102中的n井和p井提供电压(或偏压)的井拾取结构。存储器单元102还包括边缘区域104、244的两个wpu区之间的存储器位元阵列106。存储器位元阵列106包含存储器单元102的存储器位元。存储器单元102还包括用于位元线驱动器108的区域。位元线驱动器区提供用于位元线bl、blb的驱动器，每一个驱动器对用于存储器单元102中的每一个存储器位元。同样在此实施例中，在存储器位元阵列106的边缘有与边缘区域104、244相邻的冗余列。

在操作中，图5的实施例的执行与图1至图4b的实施例相似，除了位元线驱动器区中的位元线驱动器108可以沿任一方向或两个方向驱动位元线(上和下，如附图所示)。此实施例的优点在于，位元线已经是第一实施例中的位元线的一半(每一个实施例中给定相同列数)。同样在此实施例中，写入辅助驱动器和对应的电路可以提供在冗余列两者中，以进一步辅助将“0”及/或“1”写入对应的存储器元件。

通过一或多个上述实施例实现了几个优点。首先，写入辅助电路提供了提升的写入速度。这是因为从位元线驱动器到存储器元件的最远列的位元线长度被有效地切成两半，从而减小了位元线的传输线效应。除了提升写入速度，还为存储器位元阵列提供了改善的最小电源(vccmin)。其次，只需很少或不需要周边电路的额外区域就可以实现这些改进。意即，通过使用具有冗余元件的边缘电路，不会增加嵌入式存储器阵列的整体尺寸。

在一个实施例中，提供了一种包括存储器单元的半导体装置。半导体装置可以是存储器装置(例如静态随机存取存储器(sram))，或者是具有嵌入式存储器的另一装置(例如嵌入式sram)。存储器单元包括以多个列和多个行排列的位元阵列。行由连接至该行中的多个存储器元件的多个位元线对定义。存储器单元还包括与位元阵列的边缘列相邻的边缘区域，其中边缘列包括多个冗余存储器元件。存储器单元还包括与位元阵列相邻，并且与边缘区域相对的多个位元线驱动器。位元线驱动器用于在写入操作期间将具有数据的位元线驱动到存储器元件。冗余存储器元件包括用于位元线对的每一者的写入辅助电路。写入辅助电路用于促进将位元线对上的数据写入存储器元件。

在一些实施例中，存储器元件是静态随机存取存储器元件。

在一些实施例中，写入辅助电路包括用于在写入操作期间将位元线对中的位元线选择性地连接至电源的晶体管。电源可以是接地电源。

在一些实施例中，写入辅助信号连接至写入辅助电路，使得当在位元线上写入逻辑“0”时，写入辅助电路将位元线连接至接地电源。另外，当在位元线上写入逻辑“1”时，写入辅助电路不将位元线连接至电源。

在一些实施例中，晶体管包括连接至在位元阵列外部驱动的写入辅助信号的栅极。

在一些实施例中，晶体管包括连接至电源的第一源极/漏极和连接至位元线的第二源极/漏极。

在另一个实施例中，提供了一种包括存储器元件阵列的半导体装置。存储器元件阵列包括多个存储器元件，存储器元件沿着第一方向排列成多个列，并且沿着与第一方向不同的第二方向排列成多个行。半导体装置还包括连接行的每一者中的存储器元件的多个位元线对和连接列的每一者中的存储器元件的多个字元线。多个位元线驱动器连接至位元线对的多个位元线，位元线驱动器与存储器元件阵列的第一列相邻。存储器单元阵列还包括多个冗余元件的一列，与位元线驱动器相距一个距离，例如在存储器元件阵列中与位元线驱动器相对的一侧。从剩余的存储器元件修改冗余元件的每一者，以包括连接至位元线对的每一者的至少一位元线的写入辅助装置。写入辅助装置的每一者可以通过多个写入操作期间使用的写入辅助信号控制。

在一些实施例中，写入辅助装置的每一者包括晶体管，晶体管具有连接至写入辅助信号的栅极电极。晶体管可以包括连接至电源(例如接地)的源极和连接至位元线对的位元线之一者的漏极。

在一些实施例中，电源是接地电源。

在一些实施例中，半导体装置还包括与冗余元件列相邻的边缘区域。

在一些实施例中，写入辅助信号被提供在第一金属层中，并且通过位在边缘区域的井拾取区中的第零金属层连接至栅极电极。

在一些实施例中，井拾取区位在相邻的冗余元件之间。

在另一个实施例中，提供了一种sram半导体装置。sram半导体装置包括具有第一区域和第二区域的基板。基板包括在第一区域中的存储器元件阵列，存储器元件阵列包括多个存储器元件，存储器元件沿着第一方向排列成多个列，并且沿着与第一方向不同的第二方向排列成多个行。sram半导体装置还包括在第二区域中的多个写入辅助电路；以及将存储器元件阵列电性耦接至写入辅助电路的多个导线。导线的每一者将存储器元件的一行电性耦接至写入辅助电路之一者。第二区域是基板的冗余区域，冗余区域远离驱动器电路，并且通过存储器元件阵列与驱动器电路分开。

在一些实施例中，导线的每一者是位元线，并且写入辅助电路的每一者被配置以将对应的位元线的电压电平设置为小于接地参考电平。

在一些实施例中，第二区域与井条带区相邻。

在一些实施例中，第二区域是基板的边缘区域。

在一个实施例中，提供了一种用于操作包括存储器单元的半导体装置的方法。半导体装置可以是存储器装置(例如静态随机存取存储器(sram))，或者是具有嵌入式存储器的另一装置(例如嵌入式sram)。存储器单元包括以多个列和多个行排列的位元阵列。行由连接至该行中的多个存储器元件的多个位元线对定义。存储器单元还包括与位元阵列的边缘列相邻的边缘区域，其中边缘列包括多个冗余存储器元件。存储器单元还包括与位元阵列相邻，并且与边缘区域相对的多个位元线驱动器。位元线驱动器用于在写入操作期间将具有数据的位元线驱动到存储器元件。冗余存储器元件包括用于位元线对的每一者的写入辅助电路。方法包括使用写入辅助电路将写入辅助信号驱动到边缘区域中。写入辅助信号选择性地使能冗余存储器元件中的写入辅助电路，以促进将位元线对上的数据写入到存储器元件。

前述内文概述了许多实施例的特征，使本技术领域中技术人员可以从各个方面更佳地了解本公开。本技术领域中技术人员应可理解，且可轻易地以本公开为基础来设计或修饰其他制程及结构，并以此达到相同的目的及/或达到与在此介绍的实施例等相同的优点。本技术领域中技术人员也应了解这些相等的结构并未背离本公开的发明精神与范围。在不背离本公开的发明精神与范围的前提下，可对本公开进行各种改变、置换或修改。