将存取线驱动到目标电压电平的制作方法

将存取线驱动到目标电压电平
[0001]
相关申请
[0002]
本申请要求2019年8月29日提交的美国临时申请第62/893,403号的权益，其由此通过引用整体并入本文。
技术领域
[0003]
本公开总体上涉及集成电路操作，并且特别地，在一或多个实施例中，本公开涉及将存取线驱动到目标电压电平。


背景技术：

[0004]
集成电路装置遍历广泛的电子装置。一种特定类型包含存储器装置，通常简称为存储器。存储器装置通常作为计算机或其它电子装置中的内部、半导体、集成电路装置提供。存在多种不同类型的存储器，包含随机存取存储器(ram)、只读存储器(rom)、动态随机存取存储器(dram)、同步动态随机存取存储器(sdram)和闪速存储器。
[0005]
闪速存储器已发展成为广受欢迎的各种电子应用的非易失性存储器的来源。闪速存储器通常使用单晶体管存储器单元，其实现了高存储器密度、高可靠性和低功耗。通过对电荷存储结构(例如，浮栅或电荷陷阱)进行编程(通常被称为写入)或其它物理现象(例如，相变或极化)，存储器单元的阈值电压(vt)的变化确定了每个存储器单元的数据状态(例如，数据值)。闪速存储器和其它非易失性存储器的常见用途包含个人计算机、个人数字助理(pda)、数码相机、数字媒体播放器、数字记录器、游戏、电器、车辆、无线装置、移动电话和可移动存储器模块，并且非易失性存储器的用途继续扩大。
[0006]
nand闪速存储器是常见类型的闪速存储器装置，因此被称为布置了基本存储器单元配置的逻辑形式。通常，nand闪速存储器的存储器单元阵列被布置成使得阵列的某一行的每个存储器单元的控制栅极连接在一起以形成诸如字线的存取线。阵列的列包含在一对选择栅极(例如，源极选择晶体管和漏极选择晶体管)之间串联连接在一起的存储器单元串(通常被称为nand串)。每个源极选择晶体管可以连接到源极，而每个漏极选择晶体管可以连接到数据线，例如列位线。在存储器单元串和源极之间和/或在存储器单元串和数据线之间使用多于一个选择栅极的变化是已知的。
[0007]
在编程存储器中，存储器单元可以被编程为通常被称为单层单元(slc)的单元。slc可能使用单个存储器单元来表示一位(digit)(例如，一位(bit))数据。例如，在slc中，2.5v或更高的vt可能表示已编程的存储器单元(例如，表示逻辑0)，而-0.5v或更低的vt可能表示已擦除的存储器单元(例如，表示逻辑1)。通过包含多层单元(mlc)、三层单元(tlc)、四层单元(qlc)等或其组合(其中存储器单元具有使更多位的数据能够存储在每个存储器单元中的多个层)，此储存器可以实现更高级别的存储容量。例如，mlc可以被配置成每个存储器单元存储两位数据(由四个vt范围表示)，tlc可以被配置成每个存储器单元存储三位数据(由八个vt范围表示)，qlc可以被配置成每个存储器单元存储四位数据(由十六个vt范围表示)，依此类推。
[0008]
感测(例如，读取或验证)存储器单元的数据状态通常涉及检测存储器单元是否被视为响应于施加到其控制栅极的特定电压而被激活，例如通过检测连接到存储器单元的数据线是否经历了由流经存储器单元的电流而导致的电压电平的足够变化。随着存储器操作进展以表示每个存储器单元的另外的数据状态，相邻vt范围之间的裕度可能变小。如果在感测操作期间引入了过量的电噪声，则这可能导致对所感测的存储器单元的数据状态的不准确确定。


技术实现要素：

[0009]
本公开的一个方面提供了一种操作存储器的方法，其中所述方法包括：将多个存取线中的一个存取线连接到电压生成系统的输出，并将所述存取线与电压调节器的输出隔离，其中所述多个存取线中的每个存取线连接到相应多个存储器单元的控制栅极；在将所述存取线连接到所述电压生成系统的所述输出之后，确定所述电压生成系统的特定电压电平是否进行从低于阈值的电压电平到高于所述阈值的电压电平的特定转变；和响应于确定所述电压生成系统的所述特定电压电平进行所述特定转变而将所述存取线连接到所述电压调节器的所述输出。
[0010]
本公开的另一方面提供了一种设备，其中所述设备包括：存储器单元阵列，其包括多个存储器单元组；多个存取线，所述多个存取线中的每个存取线连接到所述多个存储器单元组中的相应存储器单元组的控制栅极；第一电压生成系统，其包括输出，所述输出选择性地连接到所述多个存取线中的第一存取线；第二电压生成系统，其包括输出，所述输出选择性地连接到所述多个存取线中的第二存取线；第一电压调节器，其包括选择性地连接到所述第一存取线的输出，并且包括连接到所述第一电压生成系统的所述输出的输入；第二电压调节器，其包括选择性地连接到所述第二存取线的输出，并且包括连接到所述第二电压生成系统的所述输出的输入；和控制器，其用于存取所述存储器单元阵列，其中所述控制器被配置成使所述设备：将所述第一存取线连接到所述第一电压生成系统的所述输出，并将所述第一存取线与所述第一电压调节器的所述输出隔离；将所述第二存取线连接到所述第二电压生成系统的所述输出，并将所述第二存取线与所述第二电压调节器的所述输出隔离；在将所述第一存取线连接到所述第一电压生成系统的所述输出之后，确定所述第一电压生成系统的特定电压电平是否进行从低于第一阈值的电压电平到高于所述第一阈值的电压电平的特定转变；在将所述第二存取线连接到所述第二电压生成系统的所述输出之后，确定所述第二电压生成系统的特定电压电平是否进行从低于第二阈值的电压电平到高于所述第二阈值的电压电平的特定转变；响应于确定所述第一电压生成系统的所述特定电压电平进行其特定转变而将所述第一存取线连接到所述第一电压调节器的所述输出；和响应于确定所述第二电压生成系统的所述特定电压电平进行其特定转变而将所述第二存取线连接到所述第二电压调节器的所述输出。
[0011]
本公开的另一方面提供了一种设备，其中所述设备包括：存储器单元阵列，其包括多个存储器单元组；多个存取线，所述多个存取线中的每个存取线连接到所述多个存储器单元组中的相应存储器单元组的控制栅极；电压生成系统，其包括输出，所述输出选择性地连接到所述多个存取线中的特定存取线；电压调节器，其包括选择性地连接到所述特定存取线的输出，并且包括连接到所述电压生成系统的所述输出的输入；和控制器，其用于存取
所述存储器单元阵列，其中所述控制器被配置成使所述设备：将所述特定存取线连接到所述电压生成系统的所述输出，并将所述特定存取线与所述电压调节器的所述输出隔离；在将所述特定存取线连接到所述电压生成系统的所述输出之后，确定所述电压生成系统的输出电压电平是否进行从低于所述电压调节器的目标电压电平的电压电平到高于所述电压调节器的所述目标电压电平的电压电平的特定转变；和响应于确定所述电压生成系统的所述输出电压电平进行所述特定转变而将所述特定存取线连接到所述电压调节器的所述输出。
[0012]
本公开的另一方面提供了一种设备，其中所述设备包括：存储器单元阵列，其包括多个存储器单元组；多个存取线，所述多个存取线中的每个存取线连接到所述多个存储器单元组中的相应存储器单元组的控制栅极；电压生成系统，其包括输出，所述输出选择性地连接到所述多个存取线中的特定存取线；电压调节器，其包括选择性地连接到所述特定存取线的输出，并且包括连接到所述电压生成系统的所述输出的输入，其中从所述电压生成系统的所述输出到所述特定存取线的电压电平由来自所述电压调节器的控制信号进行调节；和控制器，其用于存取所述存储器单元阵列，其中所述控制器被配置成使所述设备：将所述特定存取线连接到所述电压生成系统的所述输出，并将所述特定存取线与所述电压调节器的所述输出隔离；在将所述特定存取线连接到所述电压生成系统的所述输出之后，确定所述电压生成系统的输出电压电平是否进行从低于所述电压生成系统的目标电压电平的电压电平到高于所述电压生成系统的所述目标电压电平的电压电平的特定转变；和响应于确定所述电压生成系统的所述输出电压电平进行所述特定转变而将所述特定存取线连接到所述电压调节器的所述输出。
[0013]
本公开的另一方面提供了一种设备，其中所述设备包括：存储器单元阵列，其包括多个存储器单元组；多个存取线，所述多个存取线中的每个存取线连接到所述多个存储器单元组中的相应存储器单元组的控制栅极；电压生成系统，其包括输出，所述输出选择性地连接到所述多个存取线中的特定存取线；电压调节器，其包括选择性地连接到所述特定存取线的输出，并且包括连接到所述电压生成系统的所述输出的输入；和控制器，其用于存取所述存储器单元阵列，其中所述控制器被配置成使所述设备：将所述特定存取线连接到所述电压生成系统的所述输出，并将所述特定存取线与所述电压调节器的所述输出隔离；在将特定存取线连接到所述电压生成系统的所述输出之后，确定所述电压生成系统的特定电压电平是否进行从低于阈值的电压电平到高于所述阈值的电压电平的特定转变；和响应于确定所述电压生成系统的所述特定电压电平进行所述特定转变而将所述特定存取线连接到所述电压调节器的所述输出。
[0014]
本公开的另一方面提供了一种设备，其中所述设备包括：存储器单元阵列，其包括多个存储器单元平面，其中每个存储器单元平面包括相应多个存取线，并且其中对于多个存储器单元平面中的每个存储器单元平面，其相应多个存取线中的每个存取线连接到所述存储器单元平面的相应多个存储器单元的控制栅极；多个电压生成系统，每个电压生成系统包括输出，所述输出选择性地连接到所述多个存储器单元平面中的相应存储器单元平面的所述相应多个存取线中的特定存取线；电压调节器，其包括选择性地连接到所述多个存储器单元平面中的每个存储器单元平面的所述特定存取线的输出，并且包括连接到所述多个电压生成系统的每个电压生成系统的所述输出的输入；和控制器，其用于存取所述存储
器单元阵列，其中所述控制器针对所述多个存储器单元平面中的每个存储器单元平面被配置成使所述设备：将所述存储器单元平面的所述相应多个存取线中的所述特定存取线连接到所述多个电压生成系统中的其相应电压生成系统的所述输出，并将所述存储器单元平面的所述相应多个存取线中的所述特定存取线与所述电压调节器的所述输出隔离；在所述存储器单元平面的所述相应多个存取线中的所述特定存取线连接到所述多个电压生成系统中的其相应电压生成系统的所述输出之后，确定所述多个电压生成系统中的其相应电压生成系统的特定电压电平是否进行从低于阈值的电压电平到高于所述阈值的电压电平的特定转变；和响应于确定所述多个电压生成系统中的其相应电压生成系统的所述特定电压电平是否进行其特定转变而将所述存储器单元平面的所述相应多个存取线中的所述特定存取线连接到所述电压调节器的所述输出。
附图说明
[0015]
图1是根据一个实施例的与作为电子系统的一部分的处理器通信的存储器的简化框图。
[0016]
图2a-2d是可以在参考图1描述的类型的存储器中使用的存储器单元阵列的部分的示意图。
[0017]
图3是可以在参考图1描述的类型的存储器装置中使用的存储器单元阵列和串驱动器的一部分的示意图。
[0018]
图4是可以与实施例一起使用的电压生成系统的框图。
[0019]
图5是可以与实施例一起使用的电压调节器的框图。
[0020]
图6是相关技术的电压生成和调节的时序图。
[0021]
图7是根据一个实施例的电压生成和调节电路系统的框图。
[0022]
图8a-8b是与实施例一起使用的逻辑和控制电路系统的框图。
[0023]
图9是根据一个实施例的电压生成和调节的时序图。
[0024]
图10是根据一个实施例的操作设备的方法的流程图。
[0025]
图11是根据另一实施例的操作设备的方法的流程图。
[0026]
图12是根据另外一实施例的操作设备的方法的流程图。
具体实施方式
[0027]
在下面的详细描述中，参考了形成其一部分的附图，并且在附图中通过图示方式示出了具体实施例。在附图中，相似的附图标记在多个视图中描述了基本相似的组件。在不脱离本公开的范围的情况下，可以利用其它实施例，并且可以进行结构、逻辑和电气改变。因此，以下详细描述不应被视为是限制性的。
[0028]
本文使用的术语“半导体”可以是指例如一层材料、晶片或衬底，并且包含任何基础半导体结构。“半导体”应被理解为包含蓝宝石上硅(sos)技术、绝缘体上硅(soi)技术、薄膜晶体管(tft)技术、掺杂和未掺杂半导体、由基础半导体结构支撑的硅的外延层、以及本领域技术人员熟知的其它半导体结构。此外，当在以下描述中引用半导体时，可能已使用先前的工艺步骤在基础半导体结构中形成区域/结，并且术语半导体可以包含含有此类区域/结的下层。
[0029]
除非从上下文中明显看出，否则本文使用的术语“导电的”及其各种相关形式(例如，导电(conduct/conducting/conduction)、导电地(conductively)、导电性(conductivity)等)是指导电(electrically conductive)。类似地，除非从上下文中明显看出，否则本文使用的术语“连接(connecting)”及其各种相关形式(例如，连接(connect/connected/connection)等)是指电连接。
[0030]
在本文中认识到，即使可能期望值相等，但是工业加工和操作的可变性和准确性可能导致与其期望值的差异。这些可变性和准确性通常将取决于集成电路装置的制造和操作中使用的技术。因此，如果期望值相等，则无论它们的结果值如何，所述值都将被视为相等。
[0031]
当单个存取操作从电压生成器请求电流以将节点(例如，存取线、选择线或数据线)预充电到期望的电压电平以进行那些存取操作时，多个存储器单元组上的同时存取操作可能会引入电噪声。此电噪声可能会影响准确确定期望数据状态的能力。各个实施例试图减轻同时存取操作的噪声敏感时段期间的电噪声的影响。
[0032]
如本文使用，同时进行多个动作将意味着这些动作中的每个动作在相应的时间段内进行，并且这些相应的时间段中的每个时间段与其余的相应时间段中的每个时间段部分或全部重叠。换句话说，那些动作的部分在至少某一时间段内重合。
[0033]
图1是根据一个实施例的形式为存储器(例如，存储器装置)100的第一设备的简化框图，所述第一设备与作为第三设备(形式为电子系统)的一部分的第二设备(形式为处理器130)通信。电子系统的一些实例包含个人计算机、个人数字助理(pda)、数码相机、数字媒体播放器、数字记录器、游戏、电器、车辆、无线装置、移动电话等。处理器130(例如，存储器装置100外部的控制器)可以是存储控制器或其它外部主机装置。
[0034]
存储器装置100包含逻辑上被布置成行和列的存储器单元阵列104。逻辑行的存储器单元通常连接到相同存取线(通常被称为字线)，而逻辑列的存储器单元通常选择性地连接到相同数据线(通常被称为位线)。单个存取线可能与多于一个逻辑行的存储器单元相关联，并且单个数据线可能与多于一个逻辑列相关联。存储器单元阵列104的至少一部分的存储器单元(图1中未示出)能够被编程为至少两种目标数据状态中的一种。
[0035]
行解码电路系统108和列解码电路系统110被提供以解码地址信号。地址信号被接收和解码以存取存储器单元阵列104。存储器装置100还包含输入/输出(i/o)控制电路系统112，以管理命令、地址和数据到存储器装置100的输入以及数据和状态信息从存储器装置100的输出。地址寄存器114与i/o控制电路系统112以及行解码电路系统108和列解码电路系统110通信，以在解码之前锁存地址信号。命令寄存器124与i/o控制电路系统112和控制逻辑116通信以锁存输入的命令。
[0036]
控制器(例如，存储器装置100内部的控制逻辑116)响应于命令而控制对存储器单元阵列104的存取，并生成外部处理器130的状态信息，即控制逻辑116被配置成在存储器单元阵列104上进行存取操作(例如，感测操作[其可以包含读取操作和验证操作]、编程操作和/或擦除操作)，并且可以被配置成进行根据实施例的方法。控制逻辑116与行解码电路系统108和列解码电路系统110通信，以响应于地址来控制行解码电路系统108和列解码电路系统110。控制逻辑116可以包含指令寄存器128，其可以表示用于存储计算机可读指令的计算机可用存储器。对于一些实施例，指令寄存器128可以表示固件。可替代地，指令寄存器
128可以表示存储器单元阵列104的存储器单元组，例如一或多个保留的存储器单元块。
[0037]
控制逻辑116也与缓存寄存器118通信。缓存寄存器118按控制逻辑116所指示锁存数据(输入的或输出的)，以在存储器单元阵列104分别忙于分别写入或读取其它数据时临时存储数据。在编程操作(例如，写入操作)期间，数据可以从缓存寄存器118传递到数据寄存器120，以转移到存储器单元阵列104；然后，新数据可以从i/o控制电路系统112锁存在缓存寄存器118中。在读取操作期间，数据可以从缓存寄存器118传递到i/o控制电路系统112，以输出到外部处理器130；然后，新数据可以从数据寄存器120传递到缓存寄存器118。缓存寄存器118和/或数据寄存器120可以形成存储器装置100的页缓冲器(例如，可以形成其一部分)。页缓冲器可以进一步包含感测装置(图1中未示出)，以例如通过感测连接到所述存储器单元的数据线的状态来感测存储器单元阵列104中的存储器单元的数据状态。状态寄存器122可能与i/o控制电路系统112和控制逻辑116通信，以锁存状态信息以输出到处理器130。
[0038]
存储器装置100通过控制链路132从处理器130接收控制逻辑116处的控制信号。控制信号可以包含芯片使能ce#、命令锁存器使能cle、地址锁存器使能ale、写入使能we#、读取使能re#和写入保护wp#。取决于存储器装置100的性质，可以通过控制链路132进一步接收另外或替代的控制信号(未示出)。存储器装置100通过复用输入/输出(i/o)总线134从处理器130接收命令信号(其表示命令)、地址信号(其表示地址)和数据信号(其表示数据)并通过i/o总线134将数据输出到处理器130。
[0039]
例如，可以通过i/o控制电路系统112处的i/o总线134的输入/输出(i/o)引脚[7:0]接收命令，然后可以将其写入命令寄存器124。可以通过i/o控制电路系统112处的i/o总线134的输入/输出(i/o)引脚[7:0]接收地址，然后可以将其写入地址寄存器114。可以通过i/o控制电路系统112处的8位装置的输入/输出(i/o)引脚[7:0]或16位装置的输入/输出(i/o)引脚[15:0]接收数据，然后可以将其写入缓存寄存器118。随后，可以将数据写入数据寄存器120以对存储器单元阵列104进行编程。对于另一实施例，可以省略缓存寄存器118，并且可以将数据直接写入数据寄存器120。还可以通过8位装置的输入/输出(i/o)引脚[7:0]或16位装置的输入/输出(i/o)引脚[15:0]输出数据。尽管可以参考i/o管脚，但是它们可以包含通过外部装置(例如，处理器130)提供与存储器装置100的电连接的任何导电节点，例如通常使用的导电焊盘或导电凸块。
[0040]
本领域技术人员将意识到，可以提供另外的电路系统和信号，并且已经简化了图1的存储器装置100。应当认识到，参考图1描述的各种块组件的功能可能不一定被分离到集成电路装置的不同组件或组件部分。例如，集成电路装置的单个组件或组件部分可以适于进行图1的多于一个块组件的功能。可替代地，集成电路装置的一或多个组件或组件部分可以被组合以进行图1的单个块组件的功能。
[0041]
另外，尽管根据接收和输出各种信号的通用约定描述了具体的i/o引脚，但应当注意，在各个实施例中可以使用i/o引脚(或其它i/o节点结构)的其它组合或数量。
[0042]
图2a是诸如nand存储器阵列的存储器单元阵列200a的一部分的示意图，其可以在参考图1描述的类型的存储器中使用，例如作为存储器单元阵列104的一部分。存储器阵列200a包含诸如字线2020到202
n
的存取线和诸如位线2040到204
m
的数据线。字线202可以以多对一关系连接到图2a中未示出的全局存取线(例如，全局字线)。对于一些实施例，存储器阵
列200a可以形成在半导体上，所述半导体例如可以被导电地掺杂以具有导电性类型，例如p型导电性，例如以形成p阱；或n型导电性，例如以形成n阱。
[0043]
存储器阵列200a可以被布置成行(每个行对应于字线202)和列(每个列对应于位线204)。每个列可以包含一串串联连接的存储器单元(例如，非易失性存储器单元)，例如nand串2060到206
m
中的一个。每个nand串206可以连接(例如，选择性地连接)到公共源极(src)216，并且可以包含存储器单元2080到208
n
。存储器单元208可以表示用于存储数据的非易失性存储器单元。每个nand串206的存储器单元208可以串联连接在选择栅极210(例如，场效应晶体管)(例如，选择栅极2100到210
m
中的一个(例如，其可以是源极选择晶体管，通常被称为选择栅极源极))和选择栅极212(例如，场效应晶体管)(例如，选择栅极2120到212
m
中的一个(例如，可能是漏极选择晶体管，通常被称为选择栅极漏极))之间。选择栅极2100到210
m
可以共同连接到选择线214(例如，源极选择线(sgs))，并且选择栅极2120到212
m
可以共同连接到选择线215(例如，漏极选择线(sgd))。尽管被描绘为传统的场效应晶体管，但是选择栅极210和212可以利用与存储器单元208相似(例如，与之相同)的结构。选择栅极210和212可以表示串联连接的多个选择栅极，其中每个串联的选择栅极被配置成接收相同或独立的控制信号。
[0044]
每个选择栅极210的源极可以连接到公共源极216。每个选择栅极210的漏极可以连接到相对应的nand串206的存储器单元2080。例如，选择栅极2100的漏极可以连接到相对应的nand串2060的存储器单元2080。因此，每个选择栅极210可以被配置成将相对应的nand串206选择性地连接到公共源极216。每个选择栅极210的控制栅极可以连接到选择线214。
[0045]
每个选择栅极212的漏极可以连接到相对应的nand串206的位线204。例如，选择栅极2120的漏极可以连接到相对应的nand串2060的位线2040。每个选择栅极212的源极可以连接到相对应的nand串206的存储器单元208
n
。例如，选择栅极2120的源极可以连接到相对应的nand串2060的存储器单元208
n
。因此，每个选择栅极212可以被配置乘选择性地将相对应的nand串206连接到相对应的位线204。每个选择栅极212的控制栅极可以连接到选择线215。
[0046]
图2a中的存储器阵列可以是准二维存储器阵列，并且可以具有大致平面的结构，例如其中公共源极216、nand串206和位线204在基本平行的平面中延伸。可替代地，图2a中的存储器阵列可以是三维存储器阵列，例如其中nand串206可以基本垂直于含有公共源极216的平面以及含有位线204的平面延伸，所述位线204可以基本平行于含有公共源极216的平面。
[0047]
存储器单元208的典型构造包含可以确定存储器单元的数据状态(例如，通过阈值电压的变化)的数据存储结构234(例如，浮栅、电荷陷阱或被配置成存储电荷的其它结构)和控制栅极236，如图2a中所示。数据存储结构234可以包含导电和介电结构，而控制栅极236通常由一或多种导电材料形成。在一些情况下，存储器单元208可以进一步具有限定的源极/漏极(例如，源极)230和限定的源极/漏极(例如，漏极)232。存储器单元208使其控制栅极236连接到(并且在一些情况下，形成)字线202。
[0048]
一列存储器单元208可以是选择性地连接到给定位线204的nand串206或多个nand串206。一行存储器单元208可以是共同连接到给定字线202的存储器单元208。一行存储器单元208可以但不必包含共同连接到给定字线202的所有存储器单元208。多行存储器单元
208可能通常被分为一或多组存储器单元208的物理页，并且存储器单元208的物理页通常包含共同连接到给定字线202的每隔一个的存储器单元208。例如，共同连接到字线202
n
并且选择性地连接到偶数位线204(例如，位线2040、2042、2044等)的存储器单元208可能是存储器单元208(例如，偶数存储器单元)的一个物理页，而共同连接到字线202
n
并且选择性地连接到奇数位线204(例如，位线2041、2043、2045等)的存储器单元208可能是存储器单元208(例如，奇数存储器单元)的另一个物理页。尽管在图2a中未明确描绘位线204
3-2045，但是从附图明显看出，存储器单元阵列200a的位线204可以从位线2040到位线204
m
连续地编号。共同连接到给定字线202的其它组的存储器单元208也可以限定存储器单元208的物理页。对于某些存储器装置，共同连接到给定字线的所有存储器单元可以被视为是存储器单元的物理页。在单个读取操作期间读取的或在单个编程操作期间编程的存储器单元的物理页的一部分(在一些实施例中，其仍可能是整行)(例如，存储器单元的慢页或快页)可以被视为存储器单元的逻辑页。存储器单元块可以包含被配置成一起擦除的那些存储器单元，例如连接到字线202
0-202
n
的所有存储器单元(例如，共享公共字线202的所有nand串206)。除非明确区分，否则本文对存储器单元的页的引用是指存储器单元的逻辑页的存储器单元。
[0049]
尽管结合nand闪存讨论了图2a的实例，但是本文描述的实施例和概念不限于特定的阵列架构或结构，并且可以包含其它结构(例如，sonos或被配置成存储电荷的其它数据存储结构)和其它架构(例如and阵列、nor阵列等)。
[0050]
图2b是存储器单元阵列200b的一部分的另一示意图，其可以在参考图1描述的类型的存储器中使用，例如作为存储器单元阵列104的一部分。图2b中的类似编号元件对应于关于图2a提供的描述。图2b提供了三维nand存储器阵列结构的一个实例的另外的细节。三维nand存储器阵列200b可以并入垂直结构，所述垂直结构可以包含半导体柱，其中柱的一部分可以用作nand串206的存储器单元的沟道区域。nand串206可以各自通过选择晶体管212(例如，其可以是漏极选择晶体管，通常被称为选择栅极漏极)选择性地连接到位线204
0-204
m
并且通过选择晶体管210(例如，其可以是源极选择晶体管，通常被称为选择栅极源极)选择性地连接到公共源极216。多个nand串206可以选择性地连接到相同位线204。nand串206的子集可以通过偏置选择线215
0-215
k
以选择性地激活nand串206和位线204之间的每个特定选择晶体管212而连接到其相应的位线204。可以通过偏置选择线214来激活选择晶体管210。每个字线202可以连接到存储阵列200b的多行存储器单元。通常通过特定字线202相互连接的多行存储器单元可以被统称为层(tier)。
[0051]
三维nand存储器阵列200b可以形成在外围电路系统226上。外围电路系统226可以表示用于存取存储器阵列200b的各种电路系统。外围电路系统226可以包含互补电路元件。例如，外围电路系统226可以包含在相同半导体衬底上形成的n沟道和p沟道晶体管(通常被称为cmos或互补金属氧化物半导体的工艺)。尽管由于集成电路制造和设计上的进步，cmos通常不再使用严格的金属氧化物半导体构造，但为了方便起见，仍保留cmos名称。
[0052]
图2c是存储器单元阵列200c的一部分的另一示意图，其可以在参考图1描述的类型的存储器中使用，例如作为存储器单元阵列104的一部分。图2c中的类似编号元件对应于关于图2a提供的描述。存储器单元阵列200c可以包含串联连接的存储器单元的串(例如，nand串)206、存取(例如，字)线202、数据(例如，位)线204、选择线214(例如，源极选择线)、选择线215(例如，漏极选择线)和源极216，如图2a中所描绘。例如，存储器单元阵列200a的
一部分可以是存储器单元阵列200c的一部分。图2c描绘了将nand串206分组为存储器单元块250，例如存储器单元块250
0-250
l
。存储器单元块250可以是可以在单个擦除操作中一起被擦除的多组存储器单元208，有时被称为擦除块。每个存储器单元块250可以表示通常与单个选择线215(例如，选择线2150)相关联的那些nand串206。存储器单元块2500的源极216可以是与存储器单元块250
l
的源极216相同的源极。例如，每个存储器单元块250
0-250
l
可以共同选择性地连接到源极216。一个存储器单元块250的存取线202和选择线214和215可能不分别直接连接到存储器单元块250
0-250
l
中的任何其它存储器单元块的存取线202和选择线214和215。
[0053]
数据线204
0-204
m
可以连接(例如，选择性地连接)到缓冲器部分240，所述缓冲器部分240可以是存储器的数据缓冲器的一部分。缓冲器部分240可以对应于存储器平面(例如，存储器单元块250
0-250
l
的集合)。缓冲器部分240可以包含用于感测相应数据线204上指示的数据值的感测电路(图2c中未示出)。
[0054]
图2d是存储器单元阵列的一部分的框图，其可以在参考图1描述的类型的存储器中使用。存储器单元阵列200d被描绘为具有四个存储器平面242(例如，存储器平面242
0-2423)，每个存储器平面与相应的缓冲器部分240(例如，缓冲器部分240
0-2403)通信，所述缓冲器部分240可以共同形成数据缓冲器(例如，页缓冲器)244。尽管描绘了四个存储器平面242，但是其它数量的存储器平面242可以通常与数据缓冲器244通信。每个存储器平面242被描绘为包含l 1个存储器单元块250(例如，存储器单元块250
0-250
l
)。
[0055]
图3是存储器单元阵列和串驱动器的一部分的示意图，其可以在参考图1描述的类型的存储器装置中使用并且描绘了本地存取线(例如，本地字线)202和全局存取线(例如，全局字线)302之间的多对一关系。
[0056]
如图3中所描绘，多个存储器单元块250可以使其本地存取线(例如，本地字线)202共同选择性地连接到多个全局存取线(例如，全局字线)302。尽管图3仅描绘了存储器单元块2500和250
l
(块0和块l)，但是另外的存储器单元块250可以以相似的方式使其本地存取线202共同连接到全局存取线302。类似地，尽管图3仅描绘了四个本地存取线202，但是存储器单元块250可以包含更少或更多的本地存取线202。存储器单元块250
0-250
l
可能属于单个存储器单元平面242。
[0057]
为了有助于对共同耦合到给定的全局存取线集合302的特定存储器单元块250的存储器存取操作，每个存储器单元块250可以使相对应的块选择晶体管集合346与其本地存取线202成一对一关系。给定存储器单元块250的块选择晶体管集合346的控制栅极可以使其控制栅极共同连接到相对应的块选择线348。例如，对于存储器单元块2500，本地存取线202
00
可以通过块选择晶体管346
00
选择性地连接到全局存取线3020，本地存取线202
10
可以通过块选择晶体管346
10
选择性地连接到全局存取线3021，本地存取线202
20
可以通过块选择晶体管346
20
选择性地连接到全局存取线3022，并且本地存取线202
30
可以通过块选择晶体管346
30
选择性地连接到全局存取线3023，而块选择晶体管346
00-346
30
响应于块选择线3480上接收的控制信号。存储器单元块250的块选择晶体管346可以被统称为串驱动器，或被简称为驱动器电路系统。
[0058]
图4是电压生成系统400的框图，其可以与实施例一起使用。电压生成系统400可以响应于控制信号节点455上接收的模拟控制信号，例如vref，所述模拟控制信号可以由数模
转换器(dac)(图4中未描绘)生成。可以将控制信号vref提供给比较器456的一个输入。可以将比较器456的输出457例如作为使能信号提供给振荡器458。振荡器458可以响应于比较器456的输出而选择性地提供输出(例如，时钟信号)。振荡器458的输出可以被提供给一或多个泵级(例如，充电泵级)459。泵级459可以表示能够生成幅度大于提供给泵级459的电源电压和/或极性不同于电源电压的电压的任何电路。振荡器458和泵级459可以被统称为电压生成电路460。例如，电压生成电路400可以表示充电泵，其操作可以参考授予乔(qiao)等人的美国专利第9,659,602号进行总体描述。泵级459的输出可以表示在电压生成电路460的输出461处生成的电压电平，例如vout。电压生成电路460可以可替代地包含被配置成响应于输入控制信号的电平(例如，比较器456的输出457)而生成电压电平的任何电路。
[0059]
为了调节电压电平vout并增加电压电平的稳定性，可以将vout提供给分压器462以反馈给比较器456。分压器462在概念上被描绘为在顶部电阻rtop和底部电阻rbot之间具有输出463。分压器462可以是可调分压器，其响应于例如从控制逻辑116接收的控制信号464以改变电阻比rtop/(rtop rbot)。分压器462可以进一步耦合到电压节点465。电压节点465可以耦合以接收参考电位，例如0v、接地或vss。分压器462的输出463可以取决于分压器462的电阻比而采取vout和电压节点465的电压电平之间的电压电平，例如vfeedback。可以将vfeedback提供给比较器456的第二输入，从而生成比较器456的输出信号，所述输出信号在vout的电压电平导致低于电压电平vref的电压电平vfeedback时具有第一逻辑电平(例如，逻辑低电平)并且在电压电平vout导致高于电压电平vref的电压电平vfeedback时具有第二逻辑电平(例如，逻辑高电平)。
[0060]
图5是电压调节器500的框图，其可以与实施例一起使用。与实施例一起使用的电压调节器可以包含任何电路，所述电路被配置成生成低于其输入电压电平(例如，下调)的输出电压电平(例如，电压生成电路460的输出461的电压电平)，并且响应于指示电压调节器的目标电压电平的控制信号(例如，dac 572的输出571的电压电平)而具有比其输入电压电平更小的电噪声。
[0061]
图5中描绘的电压调节器500可以表示线性电压调节器。电压调节器500可以包含运算放大器(op-amp)570，其具有被连接以接收dac 572的输出571的第一输入(例如，非反相或反相输入)。运算放大器570可以具有被连接以接收分压器574的输出573的第二输入(例如，分别为反相或非反相输入)。如本文使用，运算放大器或op-amp将是指被配置成响应于信号差分而调节(例如，增加或减小)其输出电压电平并在那些信号趋于相等时停止调节其输出电压电平的任何电路。
[0062]
分压器574可以连接在电压调节器500的输出578和电压节点577之间。分压器574在概念上被描述为在顶部电阻rtop和底部电阻rbot之间具有其输出573。分压器574可以是可调分压器，以类似于参考图4的分压器462描述的方式来改变电阻比rtop/(rtop rbot)。例如，分压器574可以用于调节电压调节器500的增益。对于各个实施例，分压器574的电阻比可以等于分压器462的电阻比。以这种方式，分压器462的输出463的电压电平和分压器574的输出573的电压电平可以在相同的域中，例如两个分压器的输出上的相同的电压电平可以指示每个正在接收相同的输入电压电平。
[0063]
运算放大器570可以使其输出575连接到晶体管(例如，nfet)576的控制栅极。晶体管576可以使第一源极/漏极(例如，漏极)连接以接收电压生成电路460的输出461作为电压
调节器500的输入，并且可以使第二源极/漏极(例如，源极)连接到输出578。晶体管576可以用作源极跟随器，并且在电压生成电路460的输出461的电压电平高于输出575的电压电平以上的一个阈值电压的情况下可以有助于将电压调节器500的输出578保持在基本等于(例如，在第一阶上)运算放大器570的输出575的电压电平减去晶体管576的阈值电压的电压电平。
[0064]
图6是现有技术的电压生成和调节的时序图。在存储器上进行存取操作可以包含感测操作(例如，读取操作和/或验证操作)、编程操作和/或擦除操作。通常，存取操作涉及将各种电压电平施加到存取线和数据线。存取操作中涉及的各种电压电平通常可以由相应的电压生成系统和相应的电压调节器生成。
[0065]
使用nand存储器(其具有多个连接到串联连接的存储器单元串的存储器单元的控制栅极的存取线)中的感测操作为一个实例，被选择用于感测的连接到所述串的存储器单元的控制栅极的选择存取线可以接收电压电平，以取决于其数据状态而选择性地激活所述存储器单元，而连接到所述串的其它存储器单元的控制栅极的其余未选择存取线可以接收足以激活那些存储器单元(无论其数据状态如何)的电压电平(例如，通过电压)。尽管可以使用一个通过电压，但使用许多不同的通过电压并不少见。每个通过电压可以使用相应的电压生成系统和相应的电压调节器来生成。尽管可以使用相应的电压生成系统和相应的电压调节器来生成每个通过电压，但是其相应的电压调节器可以连接到每个未选择存取线，所述存取线被指定为在感测操作期间接收所述通过电压，这可以包含选择存取线以外的连接到串联连接的存储器单元串的每个存取线。
[0066]
参考图6，迹线680可以表示电压生成系统的输出的电压电平，而迹线682可以表示被连接以接收电压生成系统的输出的电压调节器的输出的电压电平。虚线6840可以表示电压调节器的初始目标电压电平，虚线6841可以表示用于进行存取操作的电压调节器的目标电压电平，而虚线686可以表示用于进行存取操作的电压生成系统的目标电压电平。
[0067]
在时间t0，电压生成系统和电压调节器可以被激活，并且可以分别上升到其目标电压电平686和6840。在时间t1，电压调节器的目标电压电平可以改变为目标电压电平6841，并且电压调节器的输出可以连接到未选择存取线。由于未选择存取线的电容以及所引起的电压生成系统的负载的增加，迹线680可能会经历较大的下降，然后再将其电压电平增加回到其目标电压电平686。注意，在这种将未选择存取线充电到其通过电压期间，选择存取线也可以连接到电压调节器的输出，以减轻本充电阶段期间的电容耦合的影响，然后再将其连接到不同的电压调节器，以达到其期望电压电平。迹线682通常可以跟随迹线680的电压电平，直到它在时间t2达到其目标电压电平6841。在开始时间t3和时间t4之间的感测操作的感测阶段之前，可以允许迹线680和682在时间t2和时间t3之间达到稳定状态。在本时间段内(例如，t3到t4)，通常期望将迹线682保持在稳定的电压电平，以便可靠地感测选择存储器单元的数据状态。在感测阶段在时间t4完成之后，电压调节器和电压生成系统的电压电平可以被放电。
[0068]
现有技术存储器中的这种感测通常对于感测单个存储器单元平面或同时感测多个存储器单元平面是有效的。然而，多个存储器单元平面的异步感测提出了某些挑战。例如，如果针对不同的存储器单元平面的感测操作在第一存储器单元平面的感测阶段期间将其选择存取线连接到电压调节器，则可能会期望迹线680和迹线682的电压电平下降，如迹
线680
′
和682
′
中所描绘。这可能导致第一存储器单元平面的未选择存取线的电压电平下降到低于用作通过电压的电压电平，并且可能破坏选择存储器单元的数据状态的感测。其它人已经描述了试图在感测阶段期间避免这种噪声注入的对准异步存取操作的方法。参见例如授予桑蒂斯(santis)的美国专利申请序列号16/454,461。
[0069]
各个实施例试图减轻来自异步存取操作的这种噪声注入，而与对准那些存取操作无关。例如，电压生成和调节电路系统可以被配置成将电压调节器的输出选择性地连接到多个存储器单元平面的存取线，并且将相应的电压生成系统选择性地连接到每个存储器单元平面。电压调节器可以被配置成接收每个电压生成系统的输出。以这种方式，电压调节器可以被连接(例如，连续地连接)以例如从其存储器单元平面没有经历来自相对应的存取操作的电压下降的一或多个电压生成系统接收稳定的输入电压。作为另外的优点，如上所述，将单个电压调节器用于多个存储器单元平面可以有助于支持异步存取操作的电压生成和调节电路系统的尺寸减小。可以提供逻辑和控制电路系统，以将电压调节器或相应的电压生成系统选择性地连接到存取线，如将在下文中更详细地描述。
[0070]
图7是根据一个实施例的电压生成和调节电路系统700的框图。电压生成和调节电路系统700可以包含电压调节器500。电压调节器500可以被连接以通过二极管7900接收第一电压生成系统4000的输出4610，并且可以被连接以通过二极管7901接收第二电压生成系统4001的输出4611。尽管图7仅描绘了两个电压生成系统400，例如以支持来自两个不同的存储器单元平面的异步存取操作，但是另外的电压生成系统400可以类似地被连接以支持来自另外的存储器单元平面的异步存取操作。对于各个实施例，可以在连接任何存取线之前激活电压生成系统400和电压调节器500中的每一个。尽管本文描述的实施例不限于同时激活电压生成系统和电压调节器的任何方法，但授予皮卡尔迪(piccardi)等人的美国专利申请序列号16/411,210描述了如何进行本操作。另外，尽管在图7中使用了电压生成系统的附图标记400和电压调节器的附图标记500，但是图7的电压生成系统和电压调节器不需要分别与图4和5中描绘的那些一致。
[0071]
电压生成和调节电路系统700可以进一步包含第一逻辑和控制电路系统7920以及第二逻辑和控制电路系统7921。第一逻辑和控制电路系统7920可以被连接以接收来自电压生成系统4000的第一控制信号7960和来自电压调节器500的第二控制信号798。第一逻辑和控制电路系统7920可以进一步被连接以接收来自电压生成系统4000的输出4610作为第一输入电压并且接受来自电压调节器500的输出578作为第二输入电压。第一逻辑和控制电路系统7920可以被配置成响应于其第一控制信号7960和第二控制信号798中的一或多个来选择第一输入电压或第二输入电压，以输出到其输出7940。
[0072]
第二逻辑和控制电路系统7921可以被连接以接收来自电压生成系统4001的第一控制信号7961和来自电压调节器500的第二控制信号798。第二逻辑和控制电路系统7921可以进一步被连接以接收来自电压生成系统4001的输出4611作为第一输入电压并且接受来自电压调节器500的输出578作为第二输入电压。第二逻辑和控制电路系统7921可以被配置成响应于其第一控制信号7961和第二控制信号798中的一或多个来选择其第一输入电压或第二输入电压，以输出到其输出7941。
[0073]
尽管图7仅描绘了两个逻辑和控制电路系统792，例如以支持来自两个不同的存储器单元平面的异步存取操作，但是另外的逻辑和控制电路系统792可以类似地被连接以支
持来自另外的存储器单元平面的异步存取操作。第一逻辑和控制电路系统7920可以具有用于连接到其存储器单元平面的一或多个存取线的输出7940，而第二逻辑和控制电路系统7921可以具有用于连接到其存储器单元平面的一或多个存取线的输出7941。作为一个实例，逻辑和控制电路系统792的输出794可以连接(例如，选择性地连接)到其存储器单元平面的一或多个全局存取线。
[0074]
对于一些实施例，逻辑和控制电路系统792的输出794可以连接(例如，选择性地连接)到其存储器单元平面的每个全局存取线，并且内部控制器(例如，控制逻辑116)可以被配置成选择哪个全局存取线将连接到所述逻辑和控制电路系统792的输出794，以进行特定存取操作。例如，参考图3，全局存取线302
0-3023可以各自选择性地连接到逻辑和控制电路系统792的输出794，而仅全局存取线3020、3021和3023可以连接到所述逻辑和控制电路系统792的输出794，以接收用于连接到全局存取线3022的选择存储器单元上的读取操作的单个通过电压。
[0075]
图8a-8b是与实施例一起使用的逻辑和控制电路系统792的框图。在图8a中，逻辑和控制电路系统792a可以包含复用器(mux)802，以将输出794选择性地连接到电压调节器的输出578或其相对应的电压生成系统的输出461。复用器802可以响应于来自逻辑804a的控制信号。逻辑804a可以响应于例如从控制逻辑116接收的控制信号806a，并且进一步响应于比较器808的输出。比较器808可以具有被连接以接收第一电压信号(例如，指示其电压生成系统的输出电压电平的其电压生成系统的分压器的输出463的电压电平，其针对本实例可以对应于图7的控制信号796)的第一输入。比较器808可以具有被连接以接收第二电压信号(例如，指示电压调节器的目标电压电平的电压调节器的运算放大器的输入571的电压电平，其针对本实例可以对应于图7的控制信号798)的第二输入。
[0076]
可替代地，比较器808的第二输入可以被连接以从数模转换器(dac)810接收其第二电压电平。dac 810可以用于生成与指示电压调节器的目标电压电平的电压信号不同的电压信号。例如，dac 810可以用于调节比较器808何时将转变逻辑电平，例如其第一电压信号的哪种电压电平将引起转变。这可以用于调节逻辑和控制电路系统792a的输出794何时将从连接到其电压生成系统的输出转变到连接到电压调节器的输出的定时。
[0077]
通常，图8a的逻辑804a可以被配置成确定比较器808的输出何时指示其电压生成系统的输出的电压电平在与其一或多个存取线的连接将输出电压电平拉到其目标电压电平以下之后第一次超过其目标电压电平。控制信号806a可以向逻辑804a指示是否监视比较器808的输出是否进行了转变。例如，控制逻辑116可以知道何时将存取线连接到复用器802的输出794，从而将其电压生成系统连接到存取线；以及何时其电压生成系统的电压电平因此下降，并且因此可以用信号向逻辑804a发送何时可以开始监视。逻辑804a可以被配置成最初具有第一逻辑电平，其被配置成例如在监视比较器808的输出之前和/或将输出794连接到存取线之前，使复用器802将其输出794连接到其电压生成系统的输出461。逻辑804a可以进一步被配置成具有第二逻辑电平，其被配置成在监视比较器808的输出并检测到转变(例如，第一转变)之后，使复用器802将其输出794连接到电压调节器的输出578。
[0078]
在图8b中，逻辑和控制电路系统792b可以包含复用器(mux)802，以通过晶体管(例如，nfet)816将输出794选择性地连接到电压调节器的输出578或其相对应的电压生成系统的输出461。复用器802可以响应于来自延迟器812的控制信号。延迟器812可以是可调节延
迟器。延迟器812可以被配置成延迟来自锁存器814的信号。锁存器814可以被配置成锁存来自其电压生成系统的比较器的输出457的信号，这可以指示其电压生成系统的输出电压电平是否应当增加，例如它是低于还是高于其目标电压电平。针对本实例，本信号可以对应于图7的控制信号796。
[0079]
锁存器814可以进一步响应于逻辑804b。逻辑804b可以响应于例如从控制逻辑116接收的控制信号806b。通常，图8b的逻辑804b可以被配置成将锁存器814设置为初始逻辑电平，并且确定锁存器814是否应当监视其控制信号796以转变其逻辑电平。控制信号806b可以向逻辑804b指示何时设置锁存器814以及何时监视比较器808的输出是否进行了转变。例如，控制逻辑116可以知道何时激活电压生成系统；何时将存取线连接到复用器802的输出794，从而将其电压生成系统连接到存取线；以及何时其电压生成系统的电压电平因此下降，并且因此可以用信号向逻辑804b发送何时设置锁存器814的逻辑电平以及何时可以开始监视。锁存器814可以被配置成最初具有第一逻辑电平，其被配置成例如在监视其控制信号796之前和/或将输出794连接到存取线之前，使复用器802将其输出794经由晶体管816连接到其电压生成系统的输出461。锁存器814可以进一步被配置成具有第二逻辑电平，其被配置成在监视其控制信号796并检测到转变(例如，第一转变)之后，使复用器802将其输出794连接到电压调节器的输出578。
[0080]
晶体管816可以使其控制栅极连接，以接收电压调节器的运算放大器的输出575，其针对本实例可以对应于图7的控制信号798。晶体管816可以有助于来自其电压生成系统的输出461的电压电平的调节，所述电压电平将被提供给复用器802，并且因此被提供给其输出794。晶体管816可以具有与晶体管576相同的配置(例如，类型、长度、宽度等)，例如以便有助于对相似电压电平的相似响应。通过向晶体管816提供与晶体管576相同的控制信号，可以期望晶体管816在其电压生成系统的输出461的电压电平超过电压调节器的输出的电压电平达晶体管816的阈值电压之后将提供给复用器802的电压电平调节为与电压调节器的输出的电压电平相似(例如，相同)。
[0081]
图9是根据一个实施例的电压生成和调节的时序图。使用nand存储器(其具有多个连接到串联连接的存储器单元串的存储器单元的控制栅极的存取线)中的感测操作为一个实例，被选择用于感测的连接到所述串的存储器单元的控制栅极的选择存取线可以接收电压电平，以取决于其数据状态而选择性地激活所述存储器单元，而连接到所述串的其它存储器单元的控制栅极的其余未选择存取线可以接收足以激活那些存储器单元(无论其数据状态如何)的电压电平(例如，通过电压)。尽管可以使用一个通过电压，但使用许多不同的通过电压并不少见。每个通过电压可以使用相应的电压生成系统和相应的电压调节器来生成。尽管可以使用相应的电压生成系统和相应的电压调节器来生成每个通过电压，但是其相应的电压调节器可以连接到每个未选择存取线，所述存取线被指定为在感测操作期间接收所述通过电压，这可以包含选择存取线以外的连接到串联连接的存储器单元串的每个存取线。
[0082]
参考图9，迹线6800可以表示第一电压生成系统的输出的电压电平，而迹线6801可以表示第二电压生成系统的输出的电压电平。迹线682可以表示被连接以通过相应的二极管接收第一电压生成系统和第二电压生成系统的输出的电压调节器的输出的电压电平。迹线6880可以表示选择性地连接到第一电压生成系统和电压调节器的第一存储器单元平面
的第一存取线的电压电平，而迹线6881可以表示选择性地连接到第二电压生成系统和电压调节器的第二存储器单元平面的第二存取线的电压电平。
[0083]
在时间t0，第一电压生成系统、第二电压生成系统和电压调节器可能被激活，并且可以上升到其目标电压电平。在时间t1，第一存取线可以连接到第一电压生成系统的输出。由于第一存取线(以及可能类似连接的其它存取线)的电容以及所引起的第一电压生成系统的负载的增加，迹线6800可能会经历较大的下降，然后再将其电压电平增加回到其目标电压电平。与现有技术不同，由于电压调节器被连接以接收第二电压生成系统的输出电压电平，通常可以期望迹线682保持其电压电平。迹线6880可能开始上升，从而跟随迹线6800的电压电平。
[0084]
在时间t2，第一电压生成系统可能达到指示期望将第一存取线连接到电压调节器的输出的输出电压电平。注意，如由迹线6880的部分6890所指示，可能存在第一存取线的电压电平的过冲。过冲的程度可以通过可以进行的关于决定何时从电压生成系统移交到电压调节器的各种调节来控制。如参考图6所讨论，然后可以进行含有第一存取线的第一存储器单元平面上的感测操作。
[0085]
在时间t3，第二存取线可以连接到第二电压生成系统的输出。由于第二存取线(以及可能类似连接的其它存取线)的电容以及所引起的第二电压生成系统的负载的增加，迹线6801可能会经历较大的下降，然后再将其电压电平增加回到其目标电压电平。与现有技术不同，由于电压调节器被连接以接收第一电压生成系统的输出电压电平，可以再次期望迹线682保持其电压电平。迹线6881可能开始上升，从而跟随迹线6801的电压电平。
[0086]
在时间t4，第二电压生成系统可能达到指示期望将第二存取线连接到电压调节器的输出的输出电压电平。注意，如由迹线6881的部分6891所指示，可能存在第二存取线的电压电平的过冲。过冲的程度可以通过可以进行的关于决定何时从电压生成系统移交到电压调节器的各种调节来控制。如参考图6所讨论，然后可以进行含有第二存取线的第二存储器单元平面上的感测操作。
[0087]
图10是根据一个实施例的操作设备(例如，存储器)的方法的流程图。所述方法可以表示与存取操作相关联的动作，例如感测操作或编程操作。所述方法可以采用例如存储到指令寄存器128的计算机可读指令的形式。此些计算机可读指令可以由控制器(例如，控制逻辑116)执行，以使设备的相关组件能够进行所述方法。
[0088]
在1001，存取线可以连接到电压生成系统的输出，并且存取线可以与电压调节器的输出隔离。例如，存取线可以是待用于存取操作的存取线，例如未选择存取线或选择存取线。作为一个实例，存取线可以是用于感测操作的未选择存取线，例如以接收用于感测操作的通过电压。在本实例中，电压生成系统可以被配置成生成高于通过电压的电压电平，而电压调节器可以被配置成将所生成的电压电平调节为通过电压的电压电平。电压调节器可以连接到电压生成系统和一或多个另外的电压生成系统的输出，例如参考图7所述。
[0089]
存取线可以是连接到电压生成系统的输出并与电压调节器的输出隔离的多个存取线中的特定存取线。继续所述实例，用于接收通过电压(例如，相同的通过电压)的感测操作的所有未选择存取线可以连接到电压生成系统的输出并与电压调节器的输出隔离。
[0090]
在1003，在将存取线连接到电压生成系统的输出之后，可以确定电压生成系统的特定电压电平是否进行从低于(或等于)阈值的电压电平到高于(或等于)阈值的电压电平
的特定转变。电压生成系统的特定电压电平可以指示电压生成系统的输出电压电平。可以选择相对于特定电压电平的阈值以指示何时期望电压生成系统的输出电压电平等于或高于电压调节器的目标电压电平。例如，可以如参考图8a-8b所讨论进行确定。如果电压生成系统的特定电压电平在1005进行特定转变，则所述方法可以进行到1007。可替代地，所述方法可以在1005继续监视特定转变，直到进行了此转变。
[0091]
在1007，响应于确定电压生成系统的特定电压电平进行特定转变而将存取线连接到电压调节器的输出。这可能包含：除了通过其与电压调节器的连接之外，将存取线与电压生成系统的输出断开。
[0092]
图10的方法可以针对多个存储器单元平面同时进行，每个平面对应于相应的电压生成系统，并且每个平面对应于相同的电压调节器。如果另外的存取操作将干扰电压调节器的输出电压电平，则各个实施例可以限制在一个存储器单元平面上进行另外的存取操作。换句话说，各个实施例可以对在一个存储器单元平面上进行另外的存取操作进行延迟，直到至少另一个存储器单元平面的电压生成系统具有足够的输出电压电平，以将电压调节器的输出电压电平保持在目标电压电平。
[0093]
注意，在图10的方法针对多个存储器单元平面同时进行的情况下，针对每个存储器单元平面选择性地连接到相同电压调节器的一或多个存取线相对于其相应存取操作的其相应选择存储器单元可以相同或不同。考虑(例如，参考图2a、2c和2d)在存储器单元平面2420中的存储器单元块2501中的选择存储器单元208
x 1
上进行读取操作并同时在存储器单元平面2421中的存储器单元块2502中的选择存储器单元208
x 2
上进行读取操作的实例。为简单起见，将假定每个读取操作仅使用一个通过电压。在本实例中，存储器单元平面2420中的存储器单元块2501的未选择存取线202
0-202
x
和202
x 2-202
n
可以选择性地连接到电压调节器以接收通过电压，而存储器单元平面2421中的存储器单元块2502的未选择存取线202
0-202
x 1
和202
x 3-202
n
可以选择性地连接到电压调节器以接收通过电压。相反，如果将本实例改变为在存储器单元平面2420中对存储器单元块2501中的选择存储器单元208
x 1
上进行读取操作并同时在存储器单元平面2421中的存储器单元块2502中的选择存储器单元208
x 1
上进行读取操作，则存储器单元平面2420中的存储器单元块2501以及存储器单元平面2421中的存储器单元块2502的未选择存取线202
0-202
x
和202
x 2-202
n
可以选择性地连接到电压调节器以接收通过电压。尽管前述实例使用相同的存取操作，但是对于特定电压电平，可以使用单个电压调节器同时进行不同的存取操作，其中每个同时存取操作使用所述电压电平。例如，用于一个存储器单元平面上的读取操作的一或多个通过电压可以是与用于不同的存储器单元平面上的编程操作的一或多个通过电压相同的电压电平。
[0094]
图10的方法可以针对相同存储器单元平面的多个存取线进一步同时进行。例如，在1001，存取线可以是连接到第一电压生成系统并与第一电压调节器隔离的第一存取线。第一电压调节器可以被配置成向第一存取线提供第一电压电平以进行存取操作。用于接收不同于第一电压电平的第二电压电平以进行存取操作的第二存取线可以连接到第二电压生成系统的输出并与第二电压调节器隔离，同时将第一存取线连接到第一电压生成系统，并将第一存取线与第一电压调节器隔离。第二电压调节器可以被配置成向第二存取线提供第二电压电平以进行存取操作。图10的方法的其余部分可以针对关于其相应电压生成系统和电压调节器的每个存取线继续同时进行。
[0095]
图11是根据另一实施例的操作设备(例如，存储器)的方法的流程图。所述方法可以表示与存取操作相关联的动作，例如感测操作或编程操作。所述方法可以采用例如存储到指令寄存器128的计算机可读指令的形式。此计算机可读指令可以由控制器(例如，控制逻辑116)执行，以使设备的相关组件能够进行所述方法。
[0096]
在1111，存取线可以连接到电压生成系统的输出，并且存取线可以与电压调节器的输出隔离。例如，存取线可以是待用于存取操作的存取线，例如未选择存取线或选择存取线。作为一个实例，存取线可以是用于感测操作的未选择存取线，例如以接收用于感测操作的通过电压。在本实例中，电压生成系统可以被配置成生成高于通过电压的电压电平，而电压调节器可以被配置成将所生成的电压电平调节为通过电压的电压电平。电压调节器可以连接到电压生成系统和一或多个另外的电压生成系统的输出，例如参考图7所述。
[0097]
存取线可以是连接到电压生成系统的输出并与电压调节器的输出隔离的多个存取线中的特定存取线。继续所述实例，用于接收通过电压(例如，相同的通过电压)的感测操作的所有未选择存取线可以连接到电压生成系统的输出并与电压调节器的输出隔离。
[0098]
在1113，在将存取线连接到电压生成系统的输出之后，可以确定电压生成系统的输出电压电平是否进行从低于(或等于)电压调节器的目标电压电平的电压电平到高于(或等于)电压调节器的目标电压电平的电压电平的特定转变。例如，可以如参考图8a所讨论进行确定。如果电压生成系统的输出电压电平在1115进行特定转变，则所述方法可以进行到1117。可替代地，所述方法可以在1115继续监视特定转变，直到进行了此转变。
[0099]
在1117，响应于确定电压生成系统的输出电压电平进行特定转变而将存取线连接到电压调节器的输出。这可能包含：除了通过其与电压调节器的连接之外，将存取线与电压生成系统的输出断开。
[0100]
图11的方法可以针对多个存储器单元平面同时进行，每个平面对应于相应的电压生成系统，并且每个平面对应于相同的电压调节器。如果另外的存取操作将干扰电压调节器的输出电压电平，则各个实施例可以限制在一个存储器单元平面上进行另外的存取操作。换句话说，各个实施例可以对在一个存储器单元平面上进行另外的存取操作进行延迟，直到至少另一个存储器单元平面的电压生成系统具有足够的输出电压电平，以将电压调节器的输出电压电平保持在目标电压电平。
[0101]
注意，在图11的方法针对多个存储器单元平面同时进行的情况下，针对每个存储器单元平面选择性地连接到相同电压调节器的一或多个存取线相对于其相应存取操作的其相应选择存储器单元可以相同或不同，如参考图10所讨论。
[0102]
图11的方法可以针对相同存储器单元平面的多个存取线进一步同时进行。例如，在1111，存取线可以是连接到第一电压生成系统并与第一电压调节器隔离的第一存取线。第一电压调节器可以被配置成向第一存取线提供第一电压电平以进行存取操作。用于接收不同于第一电压电平的第二电压电平以进行存取操作的第二存取线可以连接到第二电压生成系统的输出并与第二电压调节器隔离，同时将第一存取线连接到第一电压生成系统，并将第一存取线与第一电压调节器隔离。第二电压调节器可以被配置成向第二存取线提供第二电压电平以进行存取操作。图11的方法的其余部分可以针对关于其相应电压生成系统和电压调节器的每个存取线继续同时进行。
[0103]
图12是根据另外一实施例的操作设备(例如，存储器)的方法的流程图。所述方法
可以表示与存取操作相关联的动作，例如感测操作或编程操作。所述方法可以采用例如存储到指令寄存器128的计算机可读指令的形式。此计算机可读指令可以由控制器(例如，控制逻辑116)执行，以使设备的相关组件能够进行所述方法。
[0104]
在1221，存取线可以连接到电压生成系统的输出，并且存取线可以与电压调节器的输出隔离。例如，存取线可以是待用于存取操作的存取线，例如未选择存取线或选择存取线。作为一个实例，存取线可以是用于感测操作的未选择存取线，例如以接收用于感测操作的通过电压。在本实例中，电压生成系统可以被配置成生成高于通过电压的电压电平，而电压调节器可以被配置成将所生成的电压电平调节为通过电压的电压电平。电压调节器可以连接到电压生成系统和一或多个另外的电压生成系统的输出，例如参考图7所述。来自电压生成系统的输出的电压电平可以由来自电压调节器的控制信号调节。
[0105]
存取线可以是连接到电压生成系统的输出并与电压调节器的输出隔离的多个存取线中的特定存取线。继续所述实例，用于接收通过电压(例如，相同的通过电压)的感测操作的所有未选择存取线可以连接到电压生成系统的输出并与电压调节器的输出隔离。
[0106]
在1223处，在将存取线连接到电压生成系统的输出之后，可以确定电压生成系统的输出电压电平是否进行从低于(或等于)电压生成系统的目标电压电平的电压电平到高于(或等于)电压生成系统的目标电压电平的电压电平的特定转变。例如，可以如参考图8b所讨论进行确定。如果电压生成系统的输出电压电平在1225进行特定转变，则所述方法可以进行到1227。可替代地，所述方法可以在1225继续监视特定转变，直到进行了此转变。
[0107]
在1227，响应于确定电压生成系统的输出电压电平进行特定转变而将存取线连接到电压调节器的输出。这可能包含：除了通过其与电压调节器的连接之外，将存取线与电压生成系统的输出断开。
[0108]
图12的方法可以针对多个存储器单元平面同时进行，每个平面对应于相应的电压生成系统，并且每个平面对应于相同的电压调节器。如果另外的存取操作将干扰电压调节器的输出电压电平，则各个实施例可以限制在一个存储器单元平面上进行另外的存取操作。换句话说，各个实施例可以对在一个存储器单元平面上进行另外的存取操作进行延迟，直到至少另一个存储器单元平面的电压生成系统具有足够的输出电压电平，以将电压调节器的输出电压电平保持在目标电压电平。
[0109]
注意，在图12的方法针对多个存储器单元平面同时进行的情况下，针对每个存储器单元平面选择性地连接到相同电压调节器的一或多个存取线相对于其相应存取操作的其相应选择存储器单元可以相同或不同，如参考图10所讨论。
[0110]
图12的方法可以针对相同存储器单元平面的多个存取线进一步同时进行。例如，在1221，存取线可以是连接到第一电压生成系统并与第一电压调节器隔离的第一存取线。第一电压调节器可以被配置成向第一存取线提供第一电压电平以进行存取操作。用于接收不同于第一电压电平的第二电压电平以进行存取操作的第二存取线可以连接到第二电压生成系统的输出并与第二电压调节器隔离，同时将第一存取线连接到第一电压生成系统，并将第一存取线与第一电压调节器隔离。第二电压调节器可以被配置成向第二存取线提供第二电压电平以进行存取操作。图12的方法的其余部分可以针对关于其相应电压生成系统和电压调节器的每个存取线继续同时进行。
[0111]
结论
[0112]
尽管本文已经示出并描述了具体实施例，但是本领域普通技术人员将理解，被计算成实现相同目的的任何布置都可以代替所示出的具体实施例。实施例的许多修改对于本领域普通技术人员将是显而易见的。因此，本申请旨在覆盖实施例的任何修改或变化。