微机电系统装置及其形成方法及集成芯片与流程

[0001]
本发明实施例涉及一种微机电系统装置及其形成方法及集成芯片。


背景技术：

[0002]
微机电系统(microelectromechanical system，mems)装置是对机械组件及电子组件进行整合以感测物理量和/或依据周围环境进行作用的微观装置。近年来，mems装置变得越来越普遍。举例来说，使用mems装置作为感测装置(例如，运动感测装置、压力感测装置、加速度感测装置等)已在许多当今的个人电子设备(例如，智能电话、健身电子设备、个人计算装置)中变得广泛。mems装置也用于其他应用中，例如车辆应用(例如，用于事故检测及气囊展开系统(airbag deployment system))、航空航天应用(例如，用于导航系统)、医疗应用(例如，用于患者监护)等。


技术实现要素：

[0003]
本发明实施例提供一种微机电系统装置，其包括：第一介电结构，设置在第一半导体衬底之上，其中所述第一介电结构至少局部地界定空腔；第二半导体衬底，设置在所述第一介电结构之上且包括可移动质量体，其中所述可移动质量体的相对的侧壁设置在所述空腔的相对的侧壁之间；以及第一压电防粘连结构，设置在所述可移动质量体与所述第一介电结构之间，其中所述第一压电防粘连结构包括第一压电结构及设置在所述第一压电结构与所述第一介电结构之间的第一电极。
[0004]
本发明实施例提供一种集成芯片，其包括微机电系统以及偏压电路系统。偏压电路系统包括：半导体衬底；可移动质量体，与所述半导体衬底间隔开；空腔，至少局部地设置在所述半导体衬底与所述可移动质量体之间，其中所述可移动质量体的相对的侧壁设置在所述空腔的相对的侧壁之间；以及压电防粘连结构，设置在所述空腔的表面上，其中所述压电防粘连结构包括压电结构及电极。偏压电路系统电耦合到所述电极，其中所述偏压电路系统被配置成向所述电极提供第一电压。
[0005]
本发明实施例提供一种形成微机电系统装置的方法，所述方法包括：在下部层间介电结构上形成第一导电层，其中所述下部层间介电结构设置在半导体衬底之上；在所述第一导电层上形成第二导电层；在所述第二导电层上形成压电层；对所述压电层及所述第二导电层进行刻蚀，以分别形成压电结构及电极，其中所述压电结构设置在所述电极上；对所述第一导电层进行刻蚀，以形成导电线；在所述下部层间介电结构、所述导电线、所述电极及所述压电结构之上形成上部层间介电结构；在所述上部层间介电结构中形成暴露出所述压电结构的开口；以及在所述上部层间介电结构之上形成可移动质量体，其中所述可移动质量体被形成为具有设置在所述开口的相对的侧壁之间的相对的侧壁。
附图说明
[0006]
结合附图阅读以下详细说明，会最好地理解本公开的各个方面。应注意，根据本行
stiction structure)的mems装置。所述mems装置包括设置在第一半导体衬底之上的层间介电(interlayer dielectric，ild)结构。ild结构的上表面至少局部地界定空腔的底部。第二半导体衬底设置在ild结构之上且包括可移动质量体。可移动质量体被配置成响应于外部刺激而在空腔内发生移位。压电防粘连结构包括压电结构及电极。此外，压电防粘连结构设置在可移动质量体与ild结构的上表面之间。由于压电防粘连结构设置在可移动质量体与ild结构的上表面之间，因此压电防粘连结构可防止/校正粘连。
[0020]
举例来说，如果可移动质量体朝空腔的底部偏斜超过给定点(given point)，则压电防粘连结构将防止可移动质量体接触空腔的底部及潜在地粘附到ild结构的上表面。因此，如果可移动质量体粘附到邻近的部件，则可移动质量体将粘附到压电防粘连结构。如果可移动质量体粘附到压电防粘连结构，则可向电极施加足以使压电结构变形(或振动)的电压，从而产生可将可移动质量体从其粘附在压电防粘连结构上的状态释放的机械力。
[0021]
防止/校正粘连的压电防粘连结构的另一实例可包括具有第一掺杂类型的可移动质量体。在此种实施例中，对电极施加第一电压，且对可移动质量体施加第二电压。因此，压电结构两端的电压将基于可移动质量体距电极的距离而有所不同。因此，如果可移动质量体朝空腔的底部偏斜超过给定点(例如，接触压电防粘连结构)，则可移动质量体与电极之间的距离将使压电防粘连结构两端的电压足以使压电结构变形，从而产生可将可移动质量体从其粘附在压电防粘连结构上的状态释放的机械力。
[0022]
图1示出包括压电防粘连结构的微机电系统(mems)装置100的一些实施例的剖视图。mems装置100可为例如加速度计、陀螺仪或一些其他mems装置。
[0023]
如图1中所示，mems装置100包括第一半导体衬底102。第一半导体衬底102可包括任何类型的半导体本体(例如，单晶硅/互补金属氧化物半导体(complementary metal-oxide-semiconductor，cmos)块、硅-锗(sige)、绝缘体上硅(silicon on insulator，soi)等)。在一些实施例中，在第一半导体衬底102上/中可设置有一个或多个半导体装置104。在另一些实施例中，半导体装置104可为或可包括例如金属氧化物半导体(metal-oxide-semiconductor，mos)场效应晶体管(field-effect transistor，fet)、一些其他mos装置或一些其他半导体装置。在又一些实施例中，第一半导体衬底102可被称为互补金属氧化物半导体(cmos)衬底。
[0024]
在第一半导体衬底102及半导体装置104之上设置有层间介电(ild)结构106。在ild结构106中嵌置有内连结构108(例如，铜内连)。内连结构108包括多个导电特征(例如，金属线、金属通孔、金属接触件等)。在一些实施例中，ild结构106包括一个或多个堆叠的ild层，所述一个或多个堆叠的ild层可分别包含低介电常数介电质(例如，介电常数小于约3.9的介电材料)、氧化物(例如，sio2)等。在另一些实施例中，ild结构106包括下部ild结构110以及设置在下部ild结构110之上的上部ild结构112。在又一些实施例中，所述多个导电特征可包含例如铜(cu)、铝(al)、钨(w)、氮化钛(tin)、铝-铜(alcu)、一些其他导电材料或上述的组合。
[0025]
在ild结构106及第一半导体衬底102二者之上设置有第二半导体衬底114。第二半导体衬底114可包括任何类型的半导体本体(例如，单晶硅/cmos块、sige、soi等)。在一些实施例中，第二半导体衬底114可具有第一掺杂类型(例如，p型/n型)。在另一些实施例中，第二半导体衬底114可被称为mems衬底。在又一些实施例中，在第二半导体衬底114及第一半
导体衬底102二者之上设置有第三半导体衬底116。第三半导体衬底116可包括任何类型的半导体本体(例如，单晶硅/cmos块、sige、soi等)。在又一些实施例中，第三半导体衬底116可被称为顶盖衬底(cap substrate)。
[0026]
ild结构106至少局部地界定空腔118。在一些实施例中，上部ild结构112、内连结构108、第二半导体衬底114及第三半导体衬底116界定空腔118。在另一些实施例中，内连结构108的上部导电线120可至少局部地界定空腔118。举例来说，上部导电线120及上部ild结构112的上表面可界定空腔118的底表面，且第三半导体衬底116的底表面可界定空腔118的上表面。在另一些实施例中，内连结构108的上部导电线120可为内连结构108的最上部导电线(例如，最上部金属线)。在又一些实施例中，第三半导体衬底116至少局部地界定空腔118的上部部分，且上部ild结构112至少局部地界定空腔118的下部部分。
[0027]
第二半导体衬底114包括可移动质量体122(例如，检验质量体(proof mass))。可移动质量体122是第二半导体衬底114的一部分且通过一个或多个系绳(tether)(未示出)悬挂在空腔118中。在一些实施例中，可移动质量体122具有第一掺杂类型(例如，p型)或与第一掺杂类型相反的第二掺杂类型(例如，n型)。在另一些实施例中，可移动质量体122可具有大于或等于约1
×
10
20
cm-3
的第一掺杂类型掺杂剂(例如，p型掺杂剂)的第一掺杂浓度，或者大于或等于约1
×
10
20
cm-3
的第二掺杂类型掺杂剂(例如，n型掺杂剂)的第二掺杂浓度。在又一些实施例中，可移动质量体122的相对的侧壁设置在上部ild结构112的相对的侧壁之间。
[0028]
在空腔118中设置有多个压电防粘连结构124(本文中的第一压电防粘连结构124a、第二压电防粘连结构124b、第三压电防粘连结构124c及第四压电防粘连结构124d统称为压电防粘连结构124)。举例来说，在空腔118中设置有第一压电防粘连结构124a及第二压电防粘连结构124b且第一压电防粘连结构124a与第二压电防粘连结构124b间隔开。在一些实施例中，压电防粘连结构124设置在上部ild结构112的上表面与可移动质量体122之间。应理解，在一些实施例中，在空腔118中可仅设置单个压电防粘连结构。
[0029]
为清楚起见，可仅参照压电防粘连结构124中的一者(例如，第一压电防粘连结构124a)来阐述压电防粘连结构124的特征，且应理解，所述多个压电防粘连结构124中的每一者也可包括此种特征。举例来说，第一压电防粘连结构124a包括第一电极126a。因此，应理解，第二压电防粘连结构124b可包括第二电极126b(且任何其他压电防粘连结构也可包括电极)。
[0030]
第一压电防粘连结构124a包括设置在第一电极126a上的第一压电结构128a。在一些实施例中，在第一压电结构128a上设置有第一导电结构130a。在另一些实施例中，第一电极126a通过内连结构108电耦合到半导体装置104中的一者或多者。在另一些实施例中，第一电极126a电耦合到上部导电线120。
[0031]
第一电极126a可包含例如铂(pt)、钛(ti)、铜(cu)、金(au)、铝(al)、锌(zn)、锡(sn)、一些其他导电材料或上述的组合。在一些实施例中，第一压电结构128a可包含例如锆钛酸铅(lead zirconatetitanate,pzt)、氧化锌(zno)、钛酸钡(batio3)、铌酸钾(knbo3)、钨酸钠(sodium-tungsten-oxide,na2wo3)、铌酸钡钠(barium-sodium-niobium-oxide,ba2nanb5o5)、铌酸铅钾(lead-potassium-niobium-oxide,pb2knb5o
15
)、硅酸镧镓(langasite,la3ga5sio
14
)、磷酸镓(gapo4)、铌酸锂(lithium-niobium-oxide,linbo3)、钽酸
锂(litao3)、一些其他压电材料或上述的组合。第一导电结构130a可包含例如pt、ti、cu、au、al、zn、sn、一些其他导电材料或上述的组合。在一些实施例中，第一电极126a与第一导电结构130a包含相同的材料(例如，pt)。在其他实施例中，第一电极126a可包含与第一导电结构130a不同的材料。在另一些实施例中，上部导电线120可为包括第一层(例如，tin)、设置在第一层之上及第一层上的第二层(例如，alcu)以及设置在第二层之上及第二层上的第三层(例如，tin)的多层式结构。
[0032]
第一电极126a被配置成接收第一电压。在一些实施例中，第一电压小于或等于约25伏(volt，v)。更具体来说，第一电压可介于约15v与约25v之间。在一些实施例中，第一导电结构130a被配置成电浮置的(例如，具有浮置电压)。在其他实施例中，第一导电结构130a被配置成接收第二电压。在一些实施例中，第二电压可小于或等于约5v。在又一些实施例中，可移动质量体122被配置成接收第三电压。第三电压可小于或等于约5v。
[0033]
由于压电防粘连结构124设置在上部ild结构112与可移动质量体122之间，因此压电防粘连结构124可防止/校正粘连。举例来说，如果可移动质量体122粘附到第一压电防粘连结构124a，则可向第一电极126a提供第一电压。通过向第一电极126a提供第一电压，第一压电结构128a可因第一压电结构128a两端的电压而从第一形状变形(或振动)成与第一形状不同的第二形状，从而产生可足以校正(或防止)被固定状态(seized state)(例如，可移动质量体122粘附到第一压电防粘连结构124a)的机械力。
[0034]
图2示出图1所示mems装置100的一些其他实施例的剖视图。
[0035]
如图2中所示，压电防粘连结构124可包括分别设置在压电结构128(本文中的第一压电结构128a、第二压电结构128b、第三压电结构128c及第四压电结构128d统称为压电结构128)上的介电结构202(本文中的第一介电结构202a、第二介电结构202b、第三介电结构202c及第四介电结构202d统称为介电结构202)。举例来说，第一压电防粘连结构124a可包括设置在第一压电结构128a上的第一介电结构202a，且第二压电防粘连结构124b可包括设置在第二压电结构128b上的第二介电结构202b。第一介电结构202a通过第一压电结构128a及第一电极126a二者与上部ild结构112隔开。在一些实施例中，第一介电结构202a可包含例如氧化物(例如，sio2)、氮化物(例如，氮化硅(sin))、氧氮化物(例如，氮氧化硅(sio
x
n
y
))、一些其他介电材料或上述的组合。
[0036]
在压电防粘连结构124分别包括介电结构202的实施例中，可移动质量体122可具有第一掺杂类型且具有第一掺杂浓度，或者具有第二掺杂类型且具有第二掺杂浓度。在此种实施例中，压电防粘连结构124可通过向可移动质量体122提供第三电压且对第一电极126a施加第一电压来防止/校正粘连。在一些实施例中，无论可移动质量体122处于被固定状态(例如，无法自由移动)还是处于可移动状态(例如，正常运行状态)，均可施加第三电压及第一电压。通过向第一电极126a提供第一电压以及向可移动质量体122提供第三电压，第一压电结构128a两端的电压将基于可移动质量体122与第一电极126a的距离而有所不同。因此，如果可移动质量体122朝第一压电防粘连结构124a偏斜超过给定点(例如，接触/粘附到第一介电结构202a)，则第一压电结构128a两端的电压可足以导致第一压电结构128a变形，从而产生可足以校正(或防止)被固定状态的机械力。在另一些实施例中，第一掺杂浓度和/或第二掺杂浓度可使得第一压电结构128a两端的电压不足以使第一压电结构128a变形，除非可移动质量体122接触/粘附到第一介电结构202a。
[0037]
图3示出图1所示mems装置100的一些其他实施例的剖视图。
[0038]
如图3中所示，压电防粘连结构124可设置在可移动质量体122与第三半导体衬底116之间。举例来说，在空腔118中以及在可移动质量体122与第三半导体衬底116的底表面之间设置有第三压电防粘连结构124c及第四压电防粘连结构124d。由于第三压电防粘连结构124c设置在可移动质量体122与第三半导体衬底116之间，因此第三压电防粘连结构124c可防止/校正可移动质量体122粘附到设置在可移动质量体122上方的表面(例如，第三半导体衬底116的底表面)的粘连。在一些实施例中，设置在可移动质量体122与第三半导体衬底116之间的压电防粘连结构124可被称为压电防粘连停止件。在另一些实施例中，设置在可移动质量体122与上部ild结构112之间的压电防粘连结构124可被称为压电防粘连凸块。
[0039]
在一些实施例中，第三压电防粘连结构124c包括设置在第三压电结构128c上的第三介电结构202c。第三介电结构202c将第三压电结构128c及第三电极126c二者与可移动质量体122隔开。在另一些实施例中，第三电极126c可接触第三半导体衬底116及第三压电结构128c二者。
[0040]
在一些实施例中，设置在可移动质量体122上方的压电防粘连结构124可在垂直方向上分别与设置在可移动质量体122下方的压电防粘连结构124对齐。举例来说，第三压电防粘连结构124c可在垂直方向上与第一压电防粘连结构124a对齐。在其他实施例中，设置在可移动质量体122上方的压电防粘连结构124可不分别与设置在可移动质量体122下方的压电防粘连结构124对齐。举例来说，第三压电防粘连结构124c可与上部ild结构112的侧壁间隔开第一横向距离，且第一压电防粘连结构124a可与上部ild结构112的侧壁间隔开与第一横向距离不同的第二横向距离。
[0041]
图4示出图1所示mems装置100的一些其他实施例的剖视图。
[0042]
如图4中所示，压电防粘连结构124中的一些压电防粘连结构124可包括介电结构202，且压电防粘连结构124中的一些其他压电防粘连结构124可包括导电结构130(本文中的第一导电结构130a、第二导电结构130b、第三导电结构130c及第四导电结构130d统称为导电结构130)。举例来说，第一压电防粘连结构124a可包括第一导电结构130a，且第三压电防粘连结构124c可包括第三介电结构202c。
[0043]
在一些实施例中，第一压电防粘连结构124a的布局可大体上呈方形形状、矩形形状或类似形状。在一些实施例中，第一压电防粘连结构124a的侧壁可为实质上垂直的。在其他实施例中，第一压电防粘连结构124a的侧壁可形成角度(angled)(例如，当第一压电防粘连结构124a的侧壁从上部ild结构112的上表面延伸时向内形成角度)。在另一些实施例中，第一电极126a的侧壁可与第一压电结构128a的侧壁实质上对齐。第一压电结构128a的侧壁可与第一导电结构130a的侧壁实质上对齐。在又一些实施例中，第三压电结构128c的侧壁可与第三介电结构202c的侧壁实质上对齐。
[0044]
上部ild结构112的上表面(例如，空腔118的底部)在垂直方向上与上部ild结构112的最上表面间隔开第一距离d1。第一压电防粘连结构124a具有第一高度h1。在一些实施例中，第一高度h1介于第一距离d1的约30％与约50％之间。在另一些实施例中，第一距离d1小于或等于约3微米(micrometer，μm)。更具体来说，第一距离d1可介于约2μm与3μm之间。在又一些实施例中，第一高度h1小于或等于约1.5μm。更具体来说，第一高度h1为约1μm。
[0045]
第三半导体衬底116的底表面(例如，空腔118的顶部)在垂直方向上与第三半导体
衬底116的最底表面间隔开第二距离d2。第三压电防粘连结构124c具有第二高度h2。在一些实施例中，第二高度h2介于第二距离d2的约30％与约50％之间。第二距离d2可小于或等于约3μm。更具体来说，第二距离d2可介于约2μm与3μm之间。第二高度h2可小于或等于约1.5μm。更具体来说，第二高度h2可为约1μm。
[0046]
在一些实施例中，第一高度h1可实质上相同于第二高度h2。在其他实施例中，第一高度h1可不同于第二高度h2。在另一些实施例中，第一距离d1可实质上相同于第二距离d2。在其他实施例中，第一距离d1可不同于第二距离d2。
[0047]
在一些实施例中，每一压电防粘连结构124的长度(和/或宽度)可实质上相同。在其他实施例中，压电防粘连结构124中的一些压电防粘连结构124的长度(和/或宽度)可不同于压电防粘连结构124中的一些其他压电防粘连结构124的长度(和/或宽度)。在另一些实施例中，第一压电防粘连结构124a的长度可介于第一距离d1的约15％与约50％之间。更具体来说，第一压电防粘连结构124a的长度可介于约0.5μm与约1μm之间。在又一些实施例中，第一压电防粘连结构124a的宽度可介于第一距离d1的约15％与约50％之间。更具体来说，第一压电防粘连结构124a的宽度可介于约0.5μm与约1μm之间。
[0048]
在一些实施例中，第三压电防粘连结构124c的长度可介于第二距离d2的约15％与约50％之间。更具体来说，第三压电防粘连结构124c的长度可介于约0.5μm与约1μm之间。在另一些实施例中，第三压电防粘连结构124c的宽度可介于第二距离d2的约15％与约50％之间。更具体来说，第三压电防粘连结构124c的宽度可介于约0.5μm与约1μm之间。
[0049]
图5示出图1所示mems装置100的一些更详细实施例的剖视图。
[0050]
如图5中所示，在上部ild结构112中设置有上部导电通孔502(例如，金属通孔)。在一些实施例中，上部导电通孔502设置在上部ild结构112及下部ild结构110二者中。上部导电通孔502电耦合到内连结构108及第二半导体衬底114。在另一些实施例中，上部导电通孔502可包含例如cu、al、w或其类似物。
[0051]
第一导电通道504设置在第二半导体衬底114中且在上部导电通孔502与可移动质量体122之间提供电连接。第一导电通道504是具有第一掺杂类型或第二掺杂类型的第二半导体衬底114的一部分。在一些实施例中，第三电压可通过内连结构108、上部导电通孔502及第一导电通道504被施加到可移动质量体122。在另一些实施例中，由于可移动质量体122具有与第一导电通道504相同的掺杂类型，因此第三电压可被施加到可移动质量体122。在另一些实施例中，第一导电通道504可沿着系绳(未示出)中的一者或多者从第二半导体衬底114的固定部分延伸到具有第一掺杂类型或第二掺杂类型的可移动质量体122的区。在又一些实施例中，第一导电通道504可被称为第一掺杂区。
[0052]
在一些实施例中，第三半导体衬底116通过接合结构506(例如，共晶接合结构(eutectic bond structure))接合到第二半导体衬底114。接合结构506可包括设置在下部接合环510上的上部接合环508。在一些实施例中，接合结构506是导电的。在另一些实施例中，下部接合环510可包含例如cu、al、au、sn、ti、一些其他接合材料或上述的组合。在另一些实施例中，上部接合环508可包含例如cu、al、au、sn、ge、一些其他接合材料或上述的组合。上部接合环508可具有围绕可移动质量体122连续延伸的环形形状顶部布局。在又一些实施例中，下部接合环510可具有围绕可移动质量体122连续延伸的环形形状顶部布局。
[0053]
在第二半导体衬底114、上部ild结构112及下部ild结构110中设置有衬底穿孔
(through-substrate via，tsv)512。在一些实施例中，tsv 512设置在下部ild结构110之上。tsv 512完全延伸穿过第二半导体衬底114，以将内连结构108电耦合到接合结构506。在另一些实施例中，tsv 512延伸穿过设置在第二半导体衬底114中的隔离结构514(例如，浅沟槽隔离(shallow trench isolation，sti)结构)。在又一些实施例中，tsv 512可包含例如cu、al、w或其类似物。
[0054]
第二导电通道516设置在第三半导体衬底116中且在接合结构506与第四电极126d之间提供电连接。第二导电通道516是具有第一掺杂类型或第二掺杂类型的第三半导体衬底116的一部分。在一些实施例中，第一电压可通过内连结构108、tsv 512、接合结构506及第二导电通道516被施加到第四电极126d。在另一些实施例中，第二导电通道516可被称为第二掺杂区。
[0055]
第三导电通道518设置在第三半导体衬底116中且在接合结构506与第三电极126c之间提供电连接。第三导电通道518是具有第一掺杂类型或第二掺杂类型的第三半导体衬底116的一部分。在一些实施例中，第一电压可通过内连结构108、tsv 512(或另一tsv)、接合结构506及第三导电通道518被施加到第三电极126c。在另一些实施例中，第三导电通道518可被称为第三掺杂区。
[0056]
图6示出包括图1所示mems装置100的一些实施例的系统600的一些实施例的视图。
[0057]
如图6中所示，系统600包括mems装置100及偏压电路系统602。偏压电路系统602电耦合到mems装置100。偏压电路系统602被配置成向mems装置100提供一个或多个偏压信号606(本文中的第一偏压信号606a及第二偏压信号606b统称为偏压信号606)，以防止/校正mems装置100(参见例如图5)的可移动质量体122的粘连。举例来说，偏压电路系统602可向压电防粘连结构124的电极126提供具有第一电压的第一偏压信号606a，且偏压电路系统602可向可移动质量体122提供具有第三电压的第二偏压信号606b。
[0058]
在一些实施例中，在mems装置100的操作期间，偏压电路系统602可向mems装置100持续提供所述一个或多个偏压信号606。在其他实施例中，偏压电路系统602可选择性地向mems装置100提供所述一个或多个偏压信号606。在另一些实施例中，偏压电路系统602可选择性地向压电防粘连结构124的电极126提供所述一个或多个偏压信号606。举例来说，在一些实施例中，偏压电路系统602可向第一电极126a仅提供第一偏压信号606a。
[0059]
在一些实施例中，系统600包括电耦合到mems装置100的测量电路系统604。在另一些实施例中，测量电路系统604电耦合到偏压电路系统602。测量电路系统604被配置成判断mems装置100是处于可移动状态(例如，可移动质量体122在空腔118周围自由移动)还是处于被固定状态(例如，可移动质量体122无法在空腔118周围自由移动)。举例来说，测量电路系统604可向mems装置100提供一个或多个分析信号608(本文中的第一分析信号608a及第二分析信号608b统称为分析信号608)。测量电路系统604接收与所述一个或多个分析信号608对应的一个或多个响应信号610(本文中的第一响应信号610a及第二响应信号610b统称为响应信号610)。举例来说，测量电路系统604可提供第一分析信号608a及第二分析信号608b且分别接收第一响应信号610a及第二响应信号610b。测量电路系统对所述一个或多个响应信号610进行分析以判断可移动质量体122是处于可移动状态还是被固定状态(例如，对电压进行分析以确定可移动质量体122在空腔118中相对于一个或多个固定电极的位置)。
[0060]
测量电路系统604可判断mems装置100处于第一被固定状态还是第二被固定状态。第一被固定状态可被称为触摸状态(touch-down state)且发生在可移动质量体122接触/粘附到第一压电防粘连结构124a及第二压电防粘连结构124b时。第二被固定状态可被称为倾斜状态(tilt state)且发生在可移动质量体122接触/粘附到第一压电防粘连结构124a而未接触/粘附到第二压电防粘连结构124b时，或反之亦然。在一些实施例中，当第一响应信号610a及第二响应信号610b二者均指示可移动质量体122粘附到第一压电防粘连结构124a及第二压电防粘连结构124b二者时，测量电路系统604可确定可移动质量体122处于第一被固定状态。在另一些实施例中，当第一响应信号610a指示可移动质量体122粘附到第一压电防粘连结构124a，而第二响应信号610b指示可移动质量体122未粘附到第二压电防粘连结构124b时，测量电路系统604可确定可移动质量体122处于第二被固定状态。
[0061]
在一些实施例中，测量电路系统604可向偏压电路系统602提供基于mems装置100的状态的一个或多个状态指示信号612(本文中的第一状态指示信号612a及第二状态指示信号612b统称为状态指示信号612)。基于所述一个或多个状态指示信号612，偏压电路系统602可(或可不)向mems装置100提供所述一个或多个偏压信号606。举例来说，测量电路系统604可提供指示mems装置处于可移动状态的一个或多个状态指示信号612，且偏压电路系统602可不向mems装置100提供所述一个或多个偏压信号606中的任一者。在其他实施例中，在mems装置100的操作期间，偏压电路系统602向mems装置100持续提供所述一个或多个偏压信号606。
[0062]
在一些实施例中，测量电路系统604可向偏压电路系统602提供第一状态指示信号612a及第二状态指示信号612b，以指示mems装置100处于第一被固定状态，且偏压电路系统602可向mems装置100提供所述一个或多个偏压信号606。在此种实施例中，所述一个或多个偏压信号606可被提供到压电防粘连结构124的电极126中的一者或多者。在其他实施例中，测量电路系统604可向偏压电路系统602提供第一状态指示信号612a及第二状态指示信号612b，以指示mems装置100处于第二被固定状态。举例来说，第一状态指示信号612a可指示可移动质量体122粘附到第一压电防粘连结构124a，且第二状态指示信号612b可指示可移动质量体122未粘附到第二压电防粘连结构124b。在此种实施例中，偏压电路系统602可向mems装置100提供对应的一个或多个偏压信号606。举例来说，偏压电路系统602可向第一电极126a提供第一偏压信号606a以使第一压电结构128a变形。在其他此种实施例中，偏压电路系统602可向mems装置100提供所述一个或多个偏压信号606。举例来说，偏压电路系统602可向第一电极126a提供第一偏压信号606a以使第一压电结构128a变形，且向第二电极126b提供第二偏压信号606b以使第二压电结构128b变形。
[0063]
在一些实施例中，集成芯片(integrated chip，ic)包括系统600。在其他实施例中，第一集成芯片可包括mems装置100，且与第一集成芯片不同的第二集成芯片可包括偏压电路系统602和/或测量电路系统604。在又一些其他实施例中，第一集成芯片可包括mems装置100，第二集成芯片可包括偏压电路系统602，且与第一集成芯片及第二集成芯片不同的第三集成芯片可包括测量电路系统604。在一些实施例中，偏压电路系统602包括所述一个或多个半导体装置104(参见例如图5)中的一者或多者。在另一些实施例中，测量电路系统604包括所述一个或多个半导体装置104中的一者或多者。在又一些实施例中，偏压电路系统602与测量电路系统604可设置在同一半导体衬底(例如，第一半导体衬底102)上/之上。
[0064]
图7到图22示出用于形成图5所示mems装置100的一些实施例的一系列剖视图。
[0065]
如图7中所示，在下部ild结构110中以及第一半导体衬底102之上设置内连结构108的一部分。此外，在第一半导体衬底102上/中设置一个或多个半导体装置104。在一些实施例中，形成图7中所示的结构的方法包括通过以下工艺来形成所述一个或多个半导体装置104：在第一半导体衬底102中形成成对的源极/漏极区(例如，通过离子注入(ion implantation)形成)；之后，在第一半导体衬底之上以及所述成对的源极/漏极区之间形成栅极介电质及栅极电极(例如，通过沉积/生长工艺及刻蚀工艺形成)。接着在所述一个或多个半导体装置104之上形成第一ild层，且在第一ild层中形成接触件开口。在第一ild层上及接触件开口中形成导电材料(例如，w)。之后，对导电材料执行平坦化工艺(例如，化学机械抛光(chemical-mechanical polishing，cmp))以在第一ild层中形成导电接触件(例如，金属接触件)。
[0066]
接着在第一ild层及导电接触件之上形成第二ild层，且在第二ild层中形成第一导电线沟槽。在第二ild层上及第一导电线沟槽中形成导电材料(例如，cu)。之后，对导电材料执行平坦化工艺(例如，cmp)以在第二ild层中形成导电线(例如，金属线)。接着在第二ild层及导电线之上形成第三ild层，且在第三ild层中形成导电通孔开口。在第三ild层上及导电通孔开口中形成导电材料(例如，cu)。之后，对导电材料执行平坦化工艺(例如，cmp)以在第三ild层中形成导电通孔(例如，金属通孔)。可重复进行以上用于形成导电线及导电通孔的工艺任意次数。在一些实施例中，可利用例如以下沉积或生长工艺形成以上层和/或结构：例如化学气相沉积(chemical vapor deposition，cvd)、物理气相沉积(physical vapor deposition，pvd)、原子层沉积(atomic layer deposition，ald)、热氧化(thermal oxidation)、溅镀(sputtering)、电化学镀覆(electrochemical plating)、无电镀覆(electroless plating)、一些其他沉积或生长工艺或上述的组合。
[0067]
如图8中所示，在下部ild结构110及内连结构108的所述一部分之上形成第一导电层802。在一些实施例中，形成第一导电层802的工艺包括在下部ild结构110及内连结构108的所述一部分上沉积第一导电层802。可通过例如cvd、pvd、ald、溅镀、电化学镀覆、无电镀覆、一些其他沉积工艺或上述的组合来沉积第一导电层802。在另一些实施例中，第一导电层802可包含例如cu、al、tin、alcu、一些其他导电材料或上述的组合。
[0068]
在一些实施例中，第一导电层802包括多个层。举例来说，第一导电层可包括第一层(例如，tin)、设置在第一层之上及第一层上的第二层(例如，alcu)以及设置在第二层之上及第二层上的第三层(例如，tin)。在此种实施例中，形成第一导电层802的工艺可包括在下部ild结构110及内连结构108的所述一部分上沉积第一层，在第一层上沉积第二层，且在第二层上沉积第三层。
[0069]
如图9中所示，在第一导电层802之上形成第二导电层902。在一些实施例中，形成第二导电层902的工艺包括在第一导电层802上沉积第二导电层902。可通过例如cvd、pvd、ald、溅镀、电化学镀覆、无电镀覆、一些其他沉积工艺或上述的组合来沉积第二导电层902。在另一些实施例中，第二导电层902可包含例如pt、ti、cu、au、al、zn、sn、ru、一些其他导电材料或上述的组合。
[0070]
图9中还示出，在第二导电层902之上形成第一压电层904。在一些实施例中，形成第一压电层904的工艺包括在第二导电层902上沉积第一压电层904。可通过例如溅镀、旋转
涂布工艺(spin-on process)、cvd、pvd、ald、分子束外延(molecular-beam epitaxy)、一些其他沉积或生长工艺或上述的组合来沉积或生长第一压电层904。在另一些实施例中，第一压电层904可包含例如pzt、zno、batio3、knbo3、na2wo3、ba2nanb5o5、pb2knb5o
15
、la3ga5sio
14
、gapo4、linbo3、litao3、一些其他压电材料或上述的组合。
[0071]
图9中还示出，在第一压电层904之上形成第三导电层906。在一些实施例中，形成第三导电层906的工艺包括在第一压电层904上沉积第三导电层906。可通过例如cvd、pvd、ald、溅镀、电化学镀覆、无电镀覆、一些其他沉积工艺或上述的组合来沉积第三导电层906。在另一些实施例中，第三导电层906可包含例如pt、ti、cu、au、al、zn、sn、ru、一些其他导电材料或上述的组合。在介电结构202分别设置在压电结构128上的实施例中，第三导电层906可不形成在第一压电层904之上。
[0072]
如图10中所示，在第一导电层802之上形成第一多个压电防粘连结构124。在一些实施例中，形成压电防粘连结构124的工艺包括在第三导电层906(参见例如图9)上形成掩模层(未示出)(例如，正性/负性光刻胶)。之后，将第三导电层906、第一压电层904及第二导电层902(参见例如图9)暴露到刻蚀剂(例如，湿式/干式刻蚀剂)。刻蚀剂移除第三导电层906的未被遮罩的部分，从而在第一压电层904上形成多个导电结构130；刻蚀剂移除第一压电层904的未被遮罩的部分，从而在第二导电层902上形成多个压电结构128；且刻蚀剂移除第二导电层902的未被遮罩的部分，从而在第一导电层802上形成多个电极126。随后，可剥除掩模层。应理解，可利用一种或多种刻蚀剂和/或掩模层来形成压电防粘连结构124。
[0073]
如图11中所示，形成内连结构108的上部导电线120。在一些实施例中，形成上部导电线120的工艺包括在第一导电层802上形成掩模层(未示出)，且所述掩模层覆盖压电防粘连结构124(参见例如图10)。之后，将第一导电层802暴露到刻蚀剂。刻蚀剂移除第一导电层802的未被遮罩的部分，从而形成上部导电线120。随后，可剥除掩模层。
[0074]
如图12中所示，在上部导电线120之上及压电防粘连结构124之上形成上部ild层1202。上部ild层1202可被形成有实质上平的上表面。在一些实施例中，形成上部ild层1202的工艺包括在上部导电线120及压电防粘连结构124上沉积上部ild层1202。可通过例如cvd、pvd、ald、溅镀、一些其他沉积工艺或上述的组合来沉积上部ild层1202。在另一些实施例中，可对上部ild层1202执行平坦化工艺(例如，cmp)，以将上部ild层1202的上表面平坦化。上部ild层1202可包含低介电常数介电质(例如，介电常数小于约3.9的介电材料)、氧化物(例如，sio2)等。应理解，在一些实施例中，上部ild层1202可包括一个或多个堆叠的ild层，所述一个或多个堆叠的ild层可分别包含低介电常数介电质、氧化物等。
[0075]
图12中还示出，在上部ild层1202中形成上部导电通孔502。上部导电通孔502被形成为穿过上部ild层1202延伸到上部导电线120。在一些实施例中，形成上部导电通孔502的工艺包括在上部ild层1202上形成掩模层(未示出)。之后，将上部ild层1202暴露到刻蚀剂，以移除上部ild层1202的未被遮罩的部分，从而在上部ild层1202中形成开口(未示出)。接着在上部ild层1202上及开口中沉积导电层(未示出)。在一些实施例中，导电层包含例如cu、al、w等。在另一些实施例中，可通过例如cvd、pvd、ald、溅镀、电化学镀覆、无电镀覆、一些其他沉积工艺或上述的组合来沉积导电层。之后，对导电层执行平坦化工艺(例如，cmp)，从而形成上部导电通孔502。
[0076]
如图13中所示，在下部ild结构110之上形成上部ild结构112。在一些实施例中，形
成上部ild结构112的工艺包括在上部ild层1202中形成暴露出压电防粘连结构124的第一开口1302。在一些实施例中，形成第一开口1302的工艺包括在上部ild层1202及上部导电通孔502上形成掩模层(未示出)。之后，将上部ild层1202暴露到刻蚀剂，以移除上部ild层1202的未被遮罩的部分，从而形成第一开口1302。在另一些实施例中，上部ild结构112的形成便完成了ild结构106的形成。
[0077]
在介电结构202分别设置在压电结构128上的实施例中，可在形成上部ild结构112期间或之后形成介电结构202。举例来说，可在形成上部ild结构112期间通过选择性地形成第一开口1302(例如，通过多个掩模层及刻蚀工艺形成)来形成介电结构202，以使上部ild层1202的一些部分分别保留在压电结构128上，作为介电结构202。在另一实例中，可在形成上部ild结构112之后通过以下方式来形成介电结构202：在被暴露出的压电结构128上沉积介电层且选择性地对介电层进行刻蚀以分别在压电结构128上形成介电结构202。
[0078]
如图14中所示，将第二半导体衬底114接合到上部ild结构112。在一些实施例中，将第二半导体衬底114接合到上部ild结构112会形成空腔118的第一下部部分。在另一些实施例中，可通过例如直接接合、混合接合(hybrid bonding)、共晶接合(eutectic bonding)或一些其他接合工艺将第二半导体衬底114接合到上部ild结构112。在又一些实施例中，在将第二半导体衬底114接合到上部ild结构112之后，可通过移除(例如，通过研磨或cmp移除)第二半导体衬底114的上部部分来使第二半导体衬底114薄化。
[0079]
如图15中所示，衬底穿孔(tsv)512被形成为穿过第二半导体衬底114延伸到内连结构108。在一些实施例中，tsv 512被形成为延伸穿过第二半导体衬底114、上部ild结构112及下部ild结构110的至少一部分。tsv 512可被形成为延伸穿过设置在第二半导体衬底114中的隔离结构514。在一些实施例中，在形成tsv 512之前形成隔离结构514。在另一些实施例中，可通过在第二半导体衬底114中形成沟槽且接着用介电材料填充所述沟槽来形成隔离结构514。在又一些实施例中，可对介电材料执行平坦化工艺(例如，cmp)。
[0080]
在一些实施例中，形成tsv 512的工艺包括在第二半导体衬底114上形成掩模层(未示出)。之后，将第二半导体衬底114暴露到刻蚀剂，所述刻蚀剂移除第二半导体衬底114的未被遮罩的部分以及上部ild结构112及下部ild结构110的下伏部分，从而形成穿过第二半导体衬底114延伸到内连结构108的tsv开口。在形成tsv开口之后，在第二半导体衬底114上及tsv开口中沉积导电层(未示出)。在一些实施例中，导电层包含例如cu、al、w等。在另一些实施例中，可通过例如cvd、pvd、ald、溅镀、电化学镀覆、无电镀覆、一些其他沉积工艺或上述的组合来沉积导电层。之后，对导电层执行平坦化工艺(例如，cmp)，从而形成tsv 512。应理解，在一些实施例中，tsv 512可为通过以上工艺形成的多个tsv中的一者。
[0081]
如图16中所示，在第二半导体衬底114及tsv 512上形成下部接合环510。在一些实施例中，形成下部接合环510的工艺包括在第二半导体衬底114及tsv 512之上形成掩模层(未示出)。掩模层包括暴露出第二半导体衬底114及tsv 512的一些部分的多个开口。接着在掩模层上及所述多个开口中沉积导电层(未示出)。在一些实施例中，导电层包含例如cu、al、au、sn、一些其他接合材料或上述的组合。在另一些实施例中，可通过例如cvd、pvd、ald、溅镀、电化学镀覆、无电镀覆、一些其他沉积工艺或上述的组合来沉积导电层。之后，对导电层中执行平坦化工艺(例如，cmp)，从而形成下部接合环510。随后，在一些实施例中，剥除掩模层。
[0082]
如图17中所示，在第二半导体衬底114中形成可移动质量体122。在一些实施例中，形成可移动质量体122的工艺包括在第二半导体衬底114及下部接合环510上形成掩模层(未示出)。之后，将第二半导体衬底114暴露到刻蚀剂。刻蚀剂移除第二半导体衬底114的未被遮罩的部分，从而形成可移动质量体122。随后，在一些实施例中，剥除掩模层。
[0083]
如图18中所示，在第三半导体衬底116上形成上部接合环508。在一些实施例中，上部接合环508被形成为具有与下部接合环510的布局对应的布局。在一些实施例中，形成上部接合环508的工艺包括在第三半导体衬底116之上形成掩模层(未示出)。掩模层包括暴露出第三半导体衬底116的一些部分的多个开口。接着在掩模层上及所述多个开口中沉积导电层(未示出)。在一些实施例中，导电层包含例如cu、al、au、sn、一些其他接合材料或上述的组合。在另一些实施例中，可通过例如cvd、pvd、ald、溅镀、电化学镀覆、无电镀覆、一些其他沉积工艺或上述的组合来沉积导电层。之后，对导电层执行平坦化工艺(例如，cmp)，从而形成上部接合环508。随后，在一些实施例中，剥除掩模层。在又一些实施例中，在形成上部接合环508之前，可在第三半导体衬底116中形成一个或多个掺杂区(例如，通过离子注入形成)。
[0084]
如图19中所示，在第三半导体衬底116中形成第二开口1902。在一些实施例中，形成第二开口1902的工艺包括在第三半导体衬底116上沉积第一掩模层1904(例如，负性/正性光刻胶)，且第一掩模层1904覆盖上部接合环508。接着将第三半导体衬底116暴露到刻蚀剂。刻蚀剂移除第三半导体衬底116的未被遮罩的部分，从而形成第二开口1902。在一些实施例中，可剥除第一掩模层1904。
[0085]
如图20中所示，在第三半导体衬底116、上部接合环508及第一掩模层1904之上形成第四导电层2002。在一些实施例中，第四导电层2002衬于第二开口1902(参见例如图19)进行。在另一些实施例中，形成第四导电层2002的工艺包括在第三半导体衬底116及第一掩模层1904上沉积第四导电层2002。可通过例如cvd、pvd、ald、溅镀、电化学镀覆、无电镀覆、一些其他沉积工艺或上述的组合来沉积第四导电层2002。在又一些实施例中，第四导电层2002可包含例如pt、ti、cu、au、al、zn、sn、一些其他导电材料或上述的组合。
[0086]
图20中还示出，在第四导电层2002之上形成第二压电层2004。在一些实施例中，形成第二压电层2004的工艺包括在第四导电层2002上沉积第二压电层2004。可通过例如溅镀、旋转涂布工艺、cvd、pvd、ald、分子束外延、一些其他沉积或生长工艺或上述的组合来沉积或生长第二压电层2004。在另一些实施例中，第二压电层2004可包含例如pzt、zno、batio3、knbo3、na2wo3、ba2nanb5o5、pb2knb5o
15
、la3ga5sio
14
、gapo4、linbo3、litao3、一些其他压电材料或上述的组合。
[0087]
图20中还示出，在第二压电层2004之上形成第五导电层2006。在一些实施例中，形成第五导电层2006的工艺包括在第二压电层2004上沉积第五导电层2006。可通过例如cvd、pvd、ald、溅镀、电化学镀覆、无电镀覆、一些其他沉积工艺或上述的组合来沉积第五导电层2006。在另一些实施例中，第五导电层2006可包含例如pt、ti、cu、au、al、zn、sn、一些其他导电材料或上述的组合。在介电结构202分别设置在压电结构128上的实施例中，第五导电层2006可不形成在第二压电层2004之上。
[0088]
如图21中所示，在第三半导体衬底116之上形成第二多个压电防粘连结构124。在一些实施例中，压电防粘连结构124形成在第二开口1902(参见例如图19)内。在一些实施例
中，形成压电防粘连结构124的工艺包括在第五导电层2006(参见例如图20)上形成第二掩模层(未示出)。之后，将第五导电层2006、第二压电层2004及第四导电层2002(参见例如图20)暴露到刻蚀剂。刻蚀剂移除第五导电层2006的未被遮罩的部分，从而在第二压电层2004上形成多个导电结构130；刻蚀剂移除第二压电层2004的未被遮罩的部分，从而在第四导电层2002上形成多个压电结构128；且刻蚀剂移除第四导电层2002的未被遮罩的部分，从而在第三半导体衬底116上形成多个电极126。
[0089]
如图22中所示，将第三半导体衬底116接合到第二半导体衬底114，从而形成空腔118的上部部分。在一些实施例中，空腔118被形成为密封空腔。在另一些实施例中，将第三半导体衬底116接合到第二半导体衬底114的工艺包括将上部接合环508接合到下部接合环510。可通过例如共晶接合将上部接合环508接合到下部接合环510。应理解，可通过其他接合工艺(例如，直接接合、混合接合等)将第三半导体衬底116接合到第二半导体衬底114。在又一些实施例中，在将第三半导体衬底116接合到第二半导体衬底114之后，便完成了mems装置100的形成。
[0090]
图23示出形成包括压电防粘连结构的mems装置的方法的一些实施例的流程图2300。尽管本文中将图23所示流程图2300示出并阐述为一系列动作或事件，然而应理解，此类动作或事件的示出次序不应被解释为具有限制性意义。举例来说，一些动作可以不同的次序发生和/或与除本文中所示出和/或阐述的动作或事件以外的其他动作或事件同步地发生。此外，可能并非需要所有所示出的动作来实施本文中所作说明的一个或多个方面或实施例，且本文中所绘示动作中的一者或多者可以一个或多个单独的动作和/或阶段施行。
[0091]
在动作2302处，提供具有设置在第一半导体衬底上的下部层间介电(ild)结构的第一半导体衬底。图7示出与动作2302对应的一些实施例的剖视图。
[0092]
在动作2304处，在下部ild结构及第一半导体衬底之上形成多个压电防粘连结构。图8到图10示出与动作2304对应的一些实施例的一系列剖视图。
[0093]
在动作2306处，在下部ild结构及第一半导体衬底之上形成上部ild结构，其中压电防粘连结构设置在上部ild结构的开口中。图11到图13示出与动作2306对应的一些实施例的一系列剖视图。
[0094]
在动作2308处，将第二半导体衬底接合到上部ild结构，其中第二半导体衬底延伸穿过开口以形成空腔，且其中压电防粘连结构设置在空腔中。图14示出与动作2308对应的一些实施例的剖视图。
[0095]
在动作2310处，在第二半导体衬底中及压电防粘连结构上之形成可移动质量体。图15到图17示出与动作2310对应的一些实施例的一系列剖视图。
[0096]
在动作2312处，将第三半导体衬底接合到第二半导体衬底。图18到图22示出与动作2312对应的一些实施例的一系列剖视图。
[0097]
在一些实施例中，本申请提供一种微机电系统(mems)装置。所述mems装置包括第一介电结构，所述第一介电结构设置在第一半导体衬底之上，其中所述第一介电结构至少局部地界定空腔。第二半导体衬底设置在所述第一介电结构之上且包括可移动质量体，其中所述可移动质量体的相对的侧壁设置在所述空腔的相对的侧壁之间。第一压电防粘连结构设置在所述可移动质量体与所述第一介电结构之间，其中所述第一压电防粘连结构包括第一压电结构及设置在所述第一压电结构与所述第一介电结构之间的第一电极。
[0098]
在一些实施例中，在上述微机电系统装置中，所述第一压电防粘连结构包括：第一导电结构，设置在所述第一压电结构上，其中所述第一压电结构将所述第一电极与所述第一导电结构隔开。
[0099]
在一些实施例中，在上述微机电系统装置中，所述第一电极与所述第一导电结构包含相同的化学组成。
[0100]
在一些实施例中，在上述微机电系统装置中，所述第一压电防粘连结构包括：第二介电结构，设置在所述第一压电结构上，其中所述第一压电结构将所述第一电极与所述第二介电结构隔开。
[0101]
在一些实施例中，在上述微机电系统装置中，所述可移动质量体具有大于约1
×
10
20
cm-3
的掺杂剂浓度。
[0102]
在一些实施例中，在上述微机电系统装置中，其中所述第二介电结构包含氧化物。
[0103]
在一些实施例中，在上述微机电系统装置中，所述第一介电结构的上表面至少局部地界定所述空腔的底表面；所述第一介电结构的所述上表面与所述第一介电结构的最上表面间隔开一距离；以及所述第一压电防粘连结构的高度介于所述距离的约30％与约50％之间。
[0104]
在一些实施例中，在上述微机电系统装置中，所述距离介于约2微米与约3微米之间。
[0105]
在一些实施例中，在上述微机电系统装置中，还包括：第三半导体衬底，设置在所述第一半导体衬底及所述第二半导体衬底二者之上，其中所述第三半导体衬底界定所述空腔的上部部分。
[0106]
在一些实施例中，在上述微机电系统装置中，还包括：第二压电防粘连结构，设置在所述可移动质量体与所述第三半导体衬底的底表面之间，其中所述第二压电防粘连结构包括第二压电结构及设置在所述第二压电结构与所述第三半导体衬底的所述底表面之间的第二电极，且其中所述第三半导体衬底的所述底表面至少局部地界定所述空腔的上表面。
[0107]
在一些实施例中，在上述微机电系统装置中，所述第二压电防粘连结构包括：第二导电结构，设置在所述第二压电结构上，其中所述第二压电结构将所述第二电极与所述第二导电结构隔开。
[0108]
在一些实施例中，在上述微机电系统装置中，所述第二压电防粘连结构包括：第三介电结构，设置在所述第二压电结构上，其中所述第二压电结构将所述第二电极与所述第三介电结构隔开。
[0109]
在一些实施例中，在上述微机电系统装置中，还包括：内连结构，设置在所述第一介电结构中，其中所述内连结构的导电特征局部地界定所述空腔，且其中所述第一电极电耦合到所述内连结构的所述导电特征。
[0110]
在一些实施例中，在上述微机电系统装置中，所述内连结构的所述导电特征是所述内连结构的最上部金属线。
[0111]
在一些实施例中，本申请提供一种集成芯片(ic)。所述集成芯片包括微机电系统(mems)。所述mems包括：半导体衬底；可移动质量体，与所述半导体衬底间隔开；空腔，至少局部地设置在所述半导体衬底与所述可移动质量体之间，其中所述可移动质量体的相对的
侧壁设置在所述空腔的相对的侧壁之间；以及压电防粘连结构，设置在所述空腔的表面上，其中所述压电防粘连结构包括压电结构及电极。偏压电路系统电耦合到所述电极，其中所述偏压电路系统被配置成向所述电极提供第一电压。
[0112]
在一些实施例中，在上述集成芯片中，还包括：掺杂区，设置在所述可移动质量体中，其中所述偏压电路系统电耦合到所述掺杂区且被配置成向所述掺杂区提供与所述第一电压不同的第二电压。
[0113]
在一些实施例中，在上述集成芯片中，所述压电防粘连结构：在所述可移动质量体与所述压电防粘连结构间隔开时，具有第一形状；以及在所述可移动质量体接触所述压电防粘连结构时，具有与所述第一形状不同的第二形状。
[0114]
在一些实施例中，在上述集成芯片中，还包括：测量电路系统，被配置成判断所述可移动质量体是处于可移动状态还是被固定状态，其中：当所述可移动质量体处于所述被固定状态时，所述偏压电路系统向所述电极提供所述第一电压；以及当所述可移动质量体处于所述可移动状态时，所述偏压电路系统不向所述电极提供所述第一电压。
[0115]
在一些实施例中，本申请提供一种形成微机电系统(mems)装置的方法。所述方法包括在下部层间介电(ild)结构上形成第一导电层，其中所述下部ild结构设置在半导体衬底之上。在所述下部ild结构上形成第一导电层。在所述第一导电层上形成第二导电层。在所述第二导电层上形成压电层。对所述第一压电层及所述第二导电层进行刻蚀，以分别形成压电结构及电极，其中所述压电结构设置在所述电极上。对所述第一导电层进行刻蚀，以形成导电线。在所述下部ild结构、所述导电线、所述电极及所述压电结构之上形成上部ild结构。在所述上部ild结构中形成暴露出所述压电结构的开口。在所述上部ild结构之上形成可移动质量体，其中所述可移动质量体被形成为具有设置在所述开口的相对的侧壁之间的相对的侧壁。
[0116]
在一些实施例中，在上述方法中，还包括：在对所述压电层或所述第二导电层进行刻蚀之前，在所述压电层上形成第三导电层；以及对所述第三导电层进行刻蚀，以形成导电结构，其中所述导电结构设置在所述压电结构上且通过所述压电结构而与所述电极间隔开。
[0117]
以上概述了若干实施例的特征，以使所属领域中的技术人员可更好地理解本公开的各个方面。所属领域中的技术人员应理解，他们可容易地使用本公开作为设计或修改其他工艺及结构的基础来施行与本文中所介绍的实施例相同的目的和/或实现与本文中所介绍的实施例相同的优点。所属领域中的技术人员还应认识到，这些等效构造并不背离本公开的精神及范围，而且他们可在不背离本公开的精神及范围的条件下对其作出各种改变、代替及变更。