本发明实施例涉及半导体结构及其制造方法。
背景技术：
涉及半导体器件的电子设备对于许多现代化的应用来说是必不可少的。半导体器件经历了快速增长。材料和设计的技术进步产生了多代半导体器件，其中，每一代都具有比先前一代更小且更复杂的电路。在进步和创新过程中，功能密度(即，每芯片面积的互连器件的数量)通常增大，而几何尺寸(即，可以使用制造工艺创建的最小组件)却已减小。这些进步增加了处理和制造半导体器件的复杂程度。
目前已经开发了微机电系统(MEMS)器件，并且该器件也普遍应用于电子设备中。MEMS器件是一种微型器件，其尺寸通常在从约小于1微米至几毫米的范围内。MEMS器件包括使用半导体材料，以形成机械部件和电部件的制造方法。MEMS器件可以包括许多元件(例如，固定或可移动元件)以实现电子-机械功能。MEMS器件广泛用于各种应用。MEMS应用包括运动传感器、压力传感器、打印机喷嘴等。其他的MEMS应用包括惯性传感器，诸如用于测量线性加速度的加速度计和用于测量角速度的陀螺仪。此外，MEMS应用延伸至诸如可移动反光镜的光学应用和诸如射频(RF)开关的RF应用等。
总体上，随着技术演变，鉴于电路的小尺寸以及功能和数量的增加，器件的设计变得更加复杂。器件涉及许多复杂的步骤并且增加了制造的复杂程度。制造的复杂程度的增加可以导致诸如较高的产量损失、翘曲、低信噪比(SNR)等的缺陷。因此，需要不断修改电子设备中的器件的结构和制造方法，以提高器件性能以及降低制造成本和处理时间。
技术实现要素：
根据本发明的一些实施例，提供了一种半导体结构，包括：第一器件，包括：第一衬底，包括第一表面、与所述第一表面相对的第二表面、和穿过所述第一衬底并且填充有导电或半导体材料的多个通孔，并且第一氧化物层围绕所述导电或半导体材料；腔体，被所述第一衬底围绕；金属材料，设置在所述第一表面上方，覆盖所述多个通孔中的一些以及与所述第一衬底电连接；第二氧化物层，设置在所述第二表面上方；膜，设置在所述第二氧化物层和所述腔体上方；加热器，设置在所述膜内并且通过所述氧化物层与所述第一衬底电连接；感测电极，设置在所述膜和所述加热器上方；以及感测材料，设置在所述腔体上方并且与所述感测电极接触，以及第二器件，包括：第二衬底；和接合结构，设置在所述第二衬底上方，其中，所述金属材料与所述接合结构接合以将所述第一器件与所述第二器件集成。
在上述半导体结构中，所述加热器包括钨合金、硅化钨(WSi)、钛钨(TiW)、氮化钛铝(TiAlN)、钽铝(TaAl)、铬(Cr)、铂(Pt)、氮化钛(TiN)、钼(Mo)、多晶硅、碳化硅(SiC)、氮化钽(TaN)或氧化钽(TaO)。
在上述半导体结构中，所述金属材料包括铝或铜，或者所述接合结构包括锗。
在上述半导体结构中，所述第一衬底的一部分被所述第一氧化物层和所述导电或半导体材料围绕，并且所述导电或半导体材料通过所述第一氧化物层与所述第一衬底隔离。
在上述半导体结构中，所述感测电极配置为感测所述感测材料的电阻的改变，并且通过所述感测材料与预定的材料之间的化学反应使所述感测材料的电阻变化。
在上述半导体结构中，所述加热器沿着所述膜横向或纵向延伸，或者所述感测电极在所述膜的表面上方横向或纵向延伸。
在上述半导体结构中，所述导电或半导体材料包括多晶硅。
在上述半导体结构中，所述膜包括硅、二氧化硅(SiO2)或氮化硅(SiN)、碳化硅(SiC)、多孔硅或复合膜。
在上述半导体结构中，所述感测电极包括钨合金、钛钨(TiW)、氮化钛铝(TiAlN)、钽铝(TaAl)、钛、氮化钛(TiN)、钽、氮化钽(TaN)、氧化钽(TaO)、铂(Pt)或氮化钽硅(TaSiN)。
在上述半导体结构中，所述感测材料包括二氧化锡(SnO2)、氧化锌(ZnO)或氧化铟(In2O3)。
根据本发明的另一些实施例，还提供了一种半导体结构，包括：CMOS衬底；金属间介电(IMD)层，设置在所述CMOS衬底上方；接合结构，设置在所述IMD层上方；MEMS衬底，包括面向所述CMOS衬底的第一表面和与所述第一表面相对的第二表面；金属材料，设置在所述第一表面上方；腔体，被所述MEMS衬底围绕；多晶硅，设置在所述MEMS衬底内；第一氧化物层，设置在所述多晶硅与所述MEMS衬底之间；第二氧化物层，设置在所述第二表面上方；膜，设置在所述第二氧化物层和所述腔体上方；加热器，设置在所述膜内并且与所述MEMS衬底电连接；感测电极，设置在所述膜和所述加热器上方，并且与所述MEMS衬底电连接；以及感测材料，覆盖所述感测电极的一部分，其中，通过将所述金属材料与所述接合结构接合以及将所述CMOS衬底与所述MEMS衬底电连接，将所述CMOS衬底与所述MEMS衬底集成。
在上述半导体结构中，还包括：隔离层，设置在所述CMOS衬底上方并且配置为将所述CMOS衬底与所述MEMS衬底热隔离；或互连结构，包括穿过所述隔离层并且与所述IMD层接触的通孔部分，和在所述隔离层上方并且沿着所述隔离层延伸以及配置为接收所述接合结构的延长部分；或第三氧化物层，设置在所述隔离层上方并且设置在所述通孔部分与所述隔离层之间。
在上述半导体结构中，所述接合结构为接合焊盘。
在上述半导体结构中，所述第二氧化物层设置在所述腔体上方。
在上述半导体结构中，所述加热器配置为提供300℃至800℃的操作温度以有助于所述感测电极对预定气体的感测，或者所述加热器的宽度为0.1μm至30μm。
根据本发明的又一些实施例，还提供了一种制造半导体结构的方法，包括：接收第一衬底，所述第一衬底包括第一表面、与所述第一表面相对的第二表面、从所述第二表面朝向所述第一表面延伸并且填充有导电或半导体材料的多个通孔，在所述第一衬底与所述导电或半导体材料之间设置第一氧化物层，并且在所述第二表面上方设置第二氧化物层；在所述第二氧化物层上方设置并且图案化第一膜层；在所述第一膜层上方设置并且图案化加热器；在所述加热器和所述第一膜层上方设置并且图案化第二膜层；在所述第二膜层上方设置感测电极；在所述感测电极和所述第二膜层上方设置牺牲氧化物；从所述第一表面去除所述第一衬底的一些以暴露所述导电或半导体材料；在所述第一表面和所述多个通孔上方设置金属材料；形成由所述第一衬底围绕的腔体；接收第二衬底，所述第二衬底包括设置在所述第二衬底上方的接合结构；将所述金属材料与所述接合结构接合；去除所述牺牲氧化物；以及在所述感测电极上方设置感测材料。
在上述方法中，形成所述腔体包括：从所述第一表面蚀刻所述第一衬底以暴露所述第一膜层或所述第二氧化物层。
在上述方法中，将所述金属材料与所述接合结构接合包括共晶接合操作。
在上述方法中，去除所述第一衬底的一些包括：朝向所述第二表面研磨所述第一表面。
在上述方法中，还包括：在所述第二衬底上方形成金属间介电(IMD)层；在所述第二衬底上方设置并且图案化隔离层；设置与所述隔离层共形的第三氧化物层；形成互连结构，所述互连结构包括与所述IMD层接触的通孔部分和沿着所述第三氧化物层设置并且与所述接合结构耦合的延长部分。
附图说明
当结合附图进行阅读时，根据下面详细的描述可以更好地理解本发明的各个方面。应该强调的是，根据工业中的标准实践，各种部件没有被按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增加或减少。
图1是根据本发明的一些实施例的半导体结构的示意性透视图。
图2是根据本发明的一些实施例的图1的半导体结构的示意性分解图。
图3是根据本发明的一些实施例的沿着图1的线AA'的截取的半导体结构的截面图。
图4是根据本发明的一些实施例的半导体结构的示意性透视图。
图5是根据本发明的一些实施例的图4的半导体结构的示意性分解图。
图6是根据本发明的一些实施例的沿着图4的线BB'的半导体结构的截面图。
图7是根据本发明的一些实施例的半导体结构的示意性透视图。
图8是根据本发明的一些实施例的沿着图7的线CC'的半导体结构的示意性截面图。
图9是根据本发明的一些实施例的制造半导体结构的方法的流程图。
图9A是根据本发明的一些实施例的第一衬底的截面图。
图9B是根据本发明的一些实施例的具有第一膜层的第一衬底的截面图。
图9C是根据本发明的一些实施例的具有加热器的第一衬底的截面图。
图9D是根据本发明的一些实施例的具有第二膜层的第一衬底的截面图。
图9E是根据本发明的一些实施例的具有感测电极的第一衬底的截面图。
图9F是根据本发明的一些实施例的具有牺牲氧化物的第一衬底的截面图。
图9G是根据本发明的一些实施例的具有减小的厚度的第一衬底的截面图。
图9H是根据本发明的一些实施例的具有金属材料的第一衬底的截面图。
图9I是根据本发明的一些实施例的具有腔体的第一衬底的截面图。
图9J是根据本发明的一些实施例的第一衬底和第二衬底的截面图。
图9K是根据本发明的一些实施例的与第二衬底接合的第一衬底的截面图。
图9L是根据本发明的一些实施例的牺牲氧化物的去除的截面图。
图9M是根据本发明的一些实施例的半导体结构的截面图。
图10是根据本发明的一些实施例的制造半导体结构的方法的流程图。
图10A是根据本发明的一些实施例的第一衬底的截面图。
图10B是根据本发明的一些实施例的具有第一膜层的第一衬底的截面图。
图10C是根据本发明的一些实施例的具有加热器的第一衬底的截面图。
图10D是根据本发明的一些实施例的具有第二膜层的第一衬底的截面图。
图10E是根据本发明的一些实施例的具有感测电极的第一衬底的截面图。
图10F是根据本发明的一些实施例的具有牺牲氧化物的第一衬底的截面图。
图10G是根据本发明的一些实施例的具有减小的厚度的第一衬底的截面图。
图10H是根据本发明的一些实施例的具有金属材料的第一衬底的截面图。
图10I是根据本发明的一些实施例的具有腔体的第一衬底的截面图。
图10J是根据本发明的一些实施例的第一衬底和第二衬底的截面图。
图10K是根据本发明的一些实施例的具有IMD层的第二衬底的截面图。
图10L-1和图10L-2是根据本发明的一些实施例的具有隔离层的第二衬底的截面图。
图10M是根据本发明的一些实施例的具有第三氧化物层的第二衬底的截面图。
图10N是根据本发明的一些实施例的具有互连结构的第二衬底的截面图。
图10O是根据本发明的一些实施例的具有接合结构的第二衬底的截面图。
图10P是根据本发明的一些实施例的与接合结构接合的金属材料的截面图。
图10Q是根据本发明的一些实施例的牺牲氧化物的去除的截面图。
图10R是根据本发明的一些实施例的半导体结构的截面图。
具体实施方式
以下公开内容提供了许多不同实施例或实例，用于实现所提供主题的不同特征。以下将描述组件和布置的特定实例以简化本发明。当然，这些仅是实例并且不意欲限制本发明。例如，在以下描述中，在第二部件上方或上形成第一部件可以包括第一部件和第二部件直接接触的实施例，也可以包括形成在第一部件和第二部件之间的附加部件使得第一部件和第二部件不直接接触的实施例。另外，本发明可以在多个实例中重复参考标号和/或字符。这种重复是为了简化和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
此外，为了便于描述，本文中可以使用诸如“在…下方”、“在…下面”、“下部”、“在…上面”、“上部”等空间关系术语以描述如图所示的一个元件或部件与另一元件或部件的关系。除图中所示的方位之外，空间关系术语意欲包括使用或操作过程中的器件的不同的方位。装置可以以其他方式定位(旋转90度或在其他方位)，并且在本文中使用的空间关系描述符可同样地作相应地解释。
传感器是用于检测诸如液体、气体等的预定材料的存在的电子设备。传感器可以通过诸如电化学、机电、光学等的各种合适的机制来感测预定材料的存在。传感器可以感测预定材料并且相应地生成电信号以用于进一步的处理。传感器可以涉及：MEMS器件，用于通过机电机制来感测预定的材料的存在；和互补金属氧化物半导体(CMOS)器件，用于处理基于检测到的预定材料的存在而生成的电信号。MEMS器件可以通过诸如引线接合的合适的操作与CMOS器件集成。由于传感器涉及分别制造的MEMS器件和CMOS器件，所以传感器的几何尺寸或形状因数不被期望地较大。
此外，需要在预定的高操作温度(例如，700℃以上)下操作传感器。传感器包括用于提供预定的操作温度，以用于感测预定的材料的加热器。加热器由诸如钨的各种材料制成。然而，由钨制成的加热器的加热效率相对较低，并且加热器的功耗不期望地高。
在本发明中，公开了具有改进的半导体结构的传感器。半导体结构包括MEMS器件和CMOS器件。通过形成通孔和接合操作来集成MEMS器件和COMS器件。若干通孔形成在MEMS衬底中，并且金属材料设置在MEMS衬底的表面上方。金属材料配置为与设置在CMOS衬底上方的接合结构接合。这样，通过金属材料和接合结构将MEMS器件与CMOS器件集成。这种集成可以减小半导体结构的形状因数并且最小化传感器。此外，增强了具有改进的半导体结构的传感器的性能，诸如较低的寄生电容、低噪声、高信噪比(SNR)、高敏感度和反应度。
另外，半导体结构中的MEMS器件配置为检测预定气体的存在。MEMS器件包括膜、加热器、感测电极和感测材料。感测电极可以检测预定的气体，并且当存在预定的气体并且预定的气体与感测材料反应时生成对应的电信号。需要在预定的温度下操作MEMS器件以用于检测预定气体。加热器提供用于操作MEMS器件的预定温度。加热器包括钨合金、硅化钨(WSi)、钛钨(TiW)、氮化钛铝(TiAlN)、钽铝(TaAl)等。这种加热器具有高电阻率，因此在MEMS器件的操作期间提供较高的加热效率。
图1是根据本发明的一些实施例的半导体结构的示意性透视图。半导体结构包括第一器件100。第一器件100包括第一衬底101、氧化物101d、腔体102、金属材料103、膜104、加热器105、感测电极106和感测材料107。图2是第一器件100的分解示意图，其示出了第一衬底101、膜104和感测材料107。加热器105设置在膜104内。感测电极106被感测材料107部分地覆盖。图3是沿着图1的AA’的第一器件100的示意性截面图。
在一些实施例中，第一器件100配置为感测诸如气体的预定材料的存在。在一些实施例中，第一器件100配置为检测诸如一氧化碳等的有毒和危险气体的存在。在一些实施例中，第一器件100是传感器的一部分。在一些实施例中，第一器件100是气体传感器或气体检测器的一部分。在一些实施例中，当存在并且检测到预定的材料时，第一器件100可以生成电信号。在一些实施例中，第一器件100是包括电子-机械元件的MEMS器件。在一些实施例中，第一器件100具有小的形状因数。在一些实施例中，第一器件100的厚度约小于约100μm。在一些实施例中，第一器件100配置为设置在另一衬底上方并且与该另一衬底接合。
在一些实施例中，第一器件100包括第一衬底101。在一些实施例中，第一衬底101包括硅、玻璃、陶瓷或其他合适的材料。在一些实施例中，第一衬底101是硅衬底。在一些实施例中，第一衬底101是MEMS衬底。在一些实施例中，第一衬底101包括形成在第一衬底101上或中的电路。在一些实施例中，第一衬底101包括晶体管、电容器、电阻器、二极管、光电二极管等。在一些实施例中，第一衬底101的厚度为约20μm至约500μm。
在一些实施例中，第一衬底101包括第一表面101a、与第一表面101a相对的第二表面101b。在一些实施例中，第一衬底101包括穿过第一衬底101的若干通孔101c。在一些实施例中，每一个通孔101c都从在第一表面101a延伸至第二表面101b。在一些实施例中，通孔101c是沟槽。在一些实施例中，存在被邻近的通孔101c围绕的第一衬底101的部分101f。部分101f设置在两个或多个通孔101c之间。在一些实施例中，每一个通孔101c都填充有导电或半导体材料101e。在一些实施例中，导电或半导体材料101e包括多晶硅。在一些实施例中，通过第一氧化物层101d-1将导电或半导体材料101e与第一衬底101隔离。在一些实施例中，第一衬底101的部分101f被第一氧化物层101d-1和导电或半导体材料101e围绕。
在一些实施例中，第一衬底101包括设置在第一衬底101内的第一氧化物层101d-1。在一些实施例中，第一氧化物层101d-1设置为与通孔101c共形。在一些实施例中，第一氧化物层101d-1设置在通孔101c的侧壁上方。在一些实施例中，第一氧化物层101d-1围绕导电或半导体材料101e。在一些实施例中，第一氧化物层101d-1将部分101f和导电或半导体材料101e与第一衬底101的剩余部分隔离。在一些实施例中，第一氧化物层101d-1包括氧化硅或任何其他合适的材料。在一些实施例中，第一氧化物层101d-1的厚度为约0.1μm至约5μm。
在一些实施例中，第二氧化物层101d-2设置在第一衬底101的第二表面101b和通孔101c上方。在一些实施例中，第二氧化物层101d-2覆盖第二表面101b、第一氧化物层101d-1的一部分以及导电或半导体材料101e的一部分。在一些实施例中，第二氧化物层101d-2的厚度为约0.1μm至约5μm。在一些实施例中，第二氧化物层101d-2配置为促进其上设置的结构或材料的粘合。
在一些实施例中，第二氧化物层101d-2包括若干第一凹槽101g。在一些实施例中，第一凹槽101g包括第一衬底101的部分101f的一部分。在一些实施例中，第一衬底101的部分101f未被第二氧化物层101d-2覆盖。在一些实施例中，第二氧化物层101d-2与第一氧化物层101d-1耦合并且成为氧化物101d。在一些实施例中，第二氧化物层101d-2包括与第一氧化物层101d-1相同或不同的材料。在一些实施例中，第二氧化物层101d-2包括氧化硅或其他合适的材料。在一些实施例中，第二氧化物层101d-2的厚度与第一氧化物层101d-1的厚度相同或不同。
在一些实施例中，腔体102设置在第一衬底101内。在一些实施例中，腔体102被第一衬底101围绕。在一些实施例中，腔体102穿过第一衬底101和第二氧化物层101d-2。在一些实施例中，腔体102延伸穿过第一衬底101的第一表面101a和第二表面101b。在一些实施例中，第二氧化物层101d-2设置在腔体102上方。腔体102穿过第一衬底101但未穿过第二氧化物层101d-2。在一些实施例中，腔体102设置在第一衬底101的中心部分处。在一些实施例中，腔体102的截面是矩形、四边形、三角形、圆形、多边形或其他合适的形状。
在一些实施例中，金属材料103设置在第一衬底101的第一表面101a上方。在一些实施例中，金属材料103覆盖第一衬底101的部分101f或通孔101c。在一些实施例中，金属材料103与第一衬底101的部分101f或导电或半导体材料101e电连接。在一些实施例中，金属材料103包括铜、铝、铝铜合金或其他合适的材料。在一些实施例中，金属材料103被配置为与第一衬底101外部的电路电连接。在一些实施例中，金属材料103配置为接收接合结构。
在一些实施例中，膜104设置在第一衬底101的第二表面101b、第二氧化物层101d-2和腔体102上方。在一些实施例中，膜104与第二氧化物层101d-2附接。在一些实施例中，膜104包括穿过膜104的多个孔。在一些实施例中，膜104包括硅、二氧化硅、氮化硅、碳化硅、多孔硅、复合膜或其他合适的材料。在一些实施例中，膜104具有低传导性以最小化热损失。由加热器105提供的热量不会被膜104轻易地散去。在一些实施例中，膜104是矩形、四边形、三角形、圆形、多边形或任何其他合适的形状。在一些实施例中，膜104的厚度为约0.1μm至约10μm。
在一些实施例中，加热器105设置在膜104内。在一些实施例中，加热器105包括单层或多层。这些层彼此叠加设置。在一些实施例中，加热器105包括钨合金、硅化钨(WSi)、钛钨(TiW)、氮化钛铝(TiAlN)、钽铝(TaAl)、铬(Cr)、铂(Pt)、氮化钛(TiN)、钼(Mo)、多晶硅、碳化硅(SiC)、氮化钽(TaN)、氧化钽(TaO)或其他合适的材料。在一些实施例中，加热器105的宽度为约0.1μm至约25μm。在一些实施例中，加热器105的熔点为约500℃至3000℃。在一些实施例中，加热器105的电阻率大于约6x10-8欧姆-米(Ω·m)。
在一些实施例中，加热器105配置为提供用于由第一器件100感测的预定材料的操作温度。在操作温度下感测预定材料的存在。在一些实施例中，操作温度为约200℃至约800℃。在一些实施例中，操作温度大于约500℃。在一些实施例中，加热器105的一部分电连接至电源，从而使得在来自电源的电流流经加热器105时，加热器105可以提供操作温度。
在一些实施例中，加热器105横向延伸跨过膜104。在一些实施例中，加热器105沿着膜104纵向延伸。在一些实施例中，加热器105为之字形配置。在一些实施例中，加热器105在腔体102上方延伸并且延伸跨过腔体102。在一些实施例中，加热器105与第一衬底101电连接。在一些实施例中，加热器105的一部分通过第一凹槽101g与第一衬底101的部分101f电连接。在一些实施例中，加热器105的一部分从膜104穿过第二氧化物层101d-2延伸至第一衬底101的部分101f。这样，加热器105的一部分被膜104、第二氧化物层101d-2和第一衬底101的部分101f围绕。
在一些实施例中，感测电极106设置在膜104和加热器105上方。在一些实施例中，感测电极106包括钨合金、钛钨(TiW)、氮化钛铝(TiAlN)、钽铝(TaAl)、钛、氮化钛(TiN)、钽(Ta)、氮化钽(TaN)、氧化钽(TaO)、氮化钽硅(TaSiN)、铂(Pt)或其他合适的材料。在一些实施例中，感测电极106配置为感测诸如气体的预定材料。当存在预定材料时，感测电极106会生成电信号并且将电信号传输至第一衬底101、其他外部衬底或其他器件以用于进一步处理。在一些实施例中，感测电极106的宽度为约0.1μm至约25μm。
在一些实施例中，感测电极106在膜104的表面上方横向或纵向延伸。在一些实施例中，感测电极106横向延伸经过整个膜104的表面。在一些实施例中，感测电极106是梳状结构。在一些实施例中，感测电极106的一部分通过膜104的第三凹槽104b与加热器105的一部分耦合。感测电极106的一部分朝向加热器105延伸穿过第三凹槽104b。
在一些实施例中，感测材料107设置在腔体102上方并且与感测电极106接触。在一些实施例中，感测材料107部分地覆盖感测电极106，从而使得感测电极106的一部分被感测材料107包裹而感测电极106的另一部分从感测材料107向外延伸。在一些实施例中，感测材料包括二氧化锡(SnO2)、氧化锌(ZnO)、氧化铟(In2O3)或其他合适的材料。
在一些实施例中，感测材料107配置为在操作温度下检测预定的材料。在一些实施例中，当存在预定材料并且预定材料与感测材料107接触时，感测材料107的电阻会改变。在一些实施例中，感测电极106配置为感测感测材料107的电阻的改变。通过感测材料107与预定的材料之间的化学反应而使感测材料107的电阻变化。感测材料107会与预定材料反应，导致感测材料107的电阻的改变。例如，当存在诸如一氧化碳的预定材料时，感测材料107的电阻会显著下降。电阻的减少会从感测电极106开始生成电信号。电信号会传输至第一衬底101或其他相应的衬底/器件以用于进一步处理，从而检测到预定材料的存在。在一些实施例中，当存在预定的材料时，会生成电信号并且通过第一衬底101的部分101f将电信号从感测电极106传输至金属材料103。
图4是根据本发明的一些实施例的半导体结构300的示意性透视图。半导体结构300包括第一器件100和第二器件200。图5是半导体结构300的示意性分解图。图6是沿着图4的线BB’的半导体结构300的截面示意图。
在一些实施例中，半导体结构300配置为感测诸如气体的预定材料的存在。在一些实施例中，半导体结构300是传感器的一部分。在一些实施例中，半导体结构300包括气体传感器。在一些实施例中，半导体结构300是包括与第二器件200集成的第一器件100的单片传感器。在一些实施例中，半导体结构300包括具有与以上图1至图3的任一个中描述或示出的第一器件100类似的配置的第一器件100。
在一些实施例中，半导体结构300包括设置为与第一器件100相对的第二器件200。在一些实施例中，第二器件200设置在第一器件100下面。在一些实施例中，第一器件100安装在第二器件200上。在一些实施例中，第一器件100与第二器件200接合，从而使得第一器件100与第二器件200集成。在一些实施例中，第二器件200是包括CMOS组件的CMOS器件。
在一些实施例中，第二器件200包括第二衬底201和设置在第二衬底201上方的接合结构204。在一些实施例中，第二衬底201包括设置在第二衬底201上方或中的CMOS组件和电路。在一些实施例中，第二衬底201包括硅或其他合适的材料。在一些实施例中，第二衬底201是硅衬底。在一些实施例中，第二衬底201是CMOS衬底。在一些实施例中，第二衬底201包括第一表面201a、和与第一面201a相对的第二表面201b。在一些实施例中，第二衬底201的第一表面201a与第一衬底101的第一表面101a相对。在一些实施例中，第二衬底201的厚度为约500μm至约750μm。
在一些实施例中，金属间介电(IMD)层202设置在第二衬底201上方。在一些实施例中，IMD层202包括诸如氧化硅的氧化物，或其他合适的材料。在一些实施例中，IMD层202设置在第二衬底201的第一表面201a上方。在一些实施例中，导电结构203设置在IMD层202内。在一些实施例中，导电结构203与第二衬底201中的组件或电路电连接。在一些实施例中，导电结构203包括钨、铜、铝等。
在一些实施例中，接合结构204设置在第二衬底201和IMD层202上方。在一些实施例中，接合结构204设置在导电结构203上方并且与该导电结构203电连接。在一些实施例中，接合结构204配置为接收其他的导电结构。在一些实施例中，接合结构204包括锗或其他合适的材料。在一些实施例中，接合结构204在IMD层202或第二衬底201的第一表面201a上方延伸并且延伸经过整个IMD层202或第二衬底201的第一表面201a。在实施例中，接合结构204是接合焊盘。
在一些实施例中，接合结构204与金属材料103电连接并且与金属材料103接合以将第一器件100与第二器件200集成并且电连接。在一些实施例中，通过接合结构204和金属材料103将感测电极106与导电结构203或第二衬底201电连接。在一些实施例中，当存在预定的材料时，将由感测材料107的电阻的改变而生成的电信号从第一器件100传输至第二器件200以用于进一步的处理。
图7是根据本发明的一些实施例的半导体结构400的示意透视图。半导体结构400包括第一器件100和第二器件200。图8是沿着图7的线CC’的半导体结构400的截面示意图。
在一些实施例中，半导体结构400配置为感测诸如气体的预定材料的存在。在一些实施例中，半导体结构400是传感器的一部分。在一些实施例中，半导体结构400包括气体传感器。在一些实施例中，半导体结构400是包括与第二器件200集成的第一器件100的单片传感器。在一些实施例中，半导体结构400包括具有与以上图1至图3的任一个中描述或示出的第一器件100类似的配置的第一器件100。在一些实施例中，第二器件200包括第二衬底201、IMD层202、导电结构203和接合结构204，其具有与以上图4至图6的任一个中描述或示出的配置类似的配置。
在一些实施例中，介电层208设置在IMD层202上方。在一些实施例中，介电层208包括氧化物或其他合适的介电材料。在一些实施例中，第二器件200包括设置在CMOS衬底201上方并且配置为将CMOS衬底201与MEMS衬底101热隔离的隔离层205。在一些实施例中，隔离层205的存在增加了CMOS衬底201与MEMS衬底101之间的距离或第一器件100与第二器件200之间的距离，从而使得有加热器105提供的热量不会影响CMOS衬底201或第二器件200。在一些实施例中，隔离层205包括硅或其他合适的材料。在一些实施例中，隔离层205是硅衬底或硅晶圆。在一些实施例中，隔离层205包括介电材料，诸如氧化硅、氮化硅等。在一些实施例中，隔离层205是钝化物。在一些实施例中，隔离层205的厚度为约30μm至约300μm。
在一些实施例中，隔离层205包括设置在导电结构203上方的若干第四凹槽205a。在一些实施例中，第四凹槽穿过隔离层205和介电层208以暴露导电结构203的一部分，从而使得导电结构203可以与外部电路或组件电连接。
在一些实施例中，第三氧化物层207设置在隔离层205上方。在一些实施例中，第三氧化物层207设置为与第四凹槽205a共形。在一些实施例中，第三氧化物层207包括氧化硅或其他合适的材料。在一些实施例中，第三氧化物层207的厚度为约0.1μm至约5μm。
在一些实施例中，互连结构206设置在隔离层205、第三氧化物层207和导电结构203上方。在一些实施例中，互连结构206包括导电材料，诸如铝、铜等。在一些实施例中，互连结构206是再分布层(RDL)。
在一些实施例中，互连结构206包括通孔部分206a和延长部分206b。在一些实施例中，通孔部分206a穿过隔离层205并且与导电结构203或IMD层202接触。在一些实施例中，通孔部分206a从隔离层205延伸至IMD层202并且设置在导电结构203上方。在一些实施例中，通孔部分206a与导电结构203电连接。在一些实施例中，通孔部分206a与设置在第四凹槽205a内的第三氧化物层207共形。在一些实施例中，第三氧化物层207设置在通孔部分206a与隔离层205之间。
在一些实施例中，互连结构206包括延伸至隔离层205上方并且沿着该隔离层205延伸的延长部分206b。在一些实施例中，延长部分206b设置在第三氧化物层207上方。在一些实施例中，通过通孔部分206a将延长部分206b与导电结构203电连接。
在一些实施例中，延长部分206b配置为接收接合结构204。接合结构204设置在延长部分206b上方，从而使得互连结构206与接合结构204电连接。在一些实施例中，通过将金属材料103与接合结构204接合以及CMOS衬底201与MEMS衬底101电连接，将CMOS衬底201与MEMS衬底101集成。在一些实施例中，延长部分206b与接合结构204接合，并且接合结构204与金属材料103接合。因此，通过金属结构103、接合结构204和延长部分206b将第一器件100与第二器件200接合并且集成。
在本发明中，还公开了制造半导体结构的方法。在一些实施例中，半导体结构通过方法500形成。方法500包括许多步骤，而描述和说明不应该被视为限制步骤的顺序。
图9是制造半导体结构的方法500的实施例。方法500包括许多操作(501、502、503、504、505、506、507、508、509、510、511、512和513)。
如图9A所示，在操作501中，接收或提供第一衬底101。在一些实施例中，第一衬底101包括硅、玻璃、陶瓷或其他合适的材料。在一些实施例中，第一衬底101是硅衬底。在一些实施例中，第一衬底101包括形成在第一衬底101上或中的电路。在一些实施例中，第一衬底101包括第一表面101a、与第一表面101a相对的第二表面101b。在一些实施例中，第一表面101a为第一衬底101的背面，而第二表面101b为第一衬底101的正面。
在一些实施例中，第一衬底101包括从第二表面101b朝向第一表面101a延伸的若干通孔101c。在一些实施例中，通过光刻和蚀刻操作形成通孔101c。在一些实施例中，第一氧化物层101d-1设置为与通孔101c共形。在一些实施例中，通过热氧化操作在通孔101c内形成第一氧化物层101d-1。
在一些实施例中，每一个通孔101c都填充有导电或半导体材料101e。在一些实施例中，导电或半导体材料101e包括多晶硅。第一氧化物层101d-1设置在第一衬底101与导电或半导体材料101e之间。在一些实施例中，通过诸如化学汽相沉积(CVD)、低压CVD(LPCVD)等的沉积操作来形成导电或半导体材料101e。在一些实施例中，通过诸如化学机械平坦化(CMP)的合适的操作来抛光或平坦化导电或半导体材料101e。
在一些实施例中，第二氧化物层101d-2设置在第一衬底101的第一表面101a或第二表面101b上方。在一些实施例中，第二氧化物层101d-2设置在通孔101c上方并且与第一氧化物层101d-1和导电或半导体材料101e接触。在一些实施例中，通过热氧化操作形成第二氧化物层101d-2。在一些实施例中，第二氧化物层101d-2是与第一氧化物层101d-1相同或不同的材料。
如图9B所示，在操作502中，在第二氧化物层101d-2上方设置并且图案化第一膜层104-1。在一些实施例中，第一膜层104-1设置在第二氧化物层101d-2上方，然后图案化以形成若干第二凹槽104a。在一些实施例中，第一膜层104-1也设置在第一衬底101的第一表面101a上方。在一些实施例中，第一膜层104-1包括硅、二氧化硅、氮化硅、碳化硅、多孔硅、复合膜或其他合适的材料。在一些实施例中，通过CVD或其他合适的操作设置第一膜层104-1。
在一些实施例中，通过去除设置在通孔101c之间的第一膜层104-1的一些来形成第二凹槽104a。在一些实施例中，通过光刻和蚀刻操作图案化第一膜层104-1以形成第二凹槽104a。在一些实施例中，还去除设置在第二凹槽104a下面的第二氧化物层101d-2的一些以形成若干第一凹槽101g，并且因此，第一凹槽101g分别与第二凹槽104a耦合。在一些实施例中，第一凹槽101g穿过第二氧化物层101d-2并且延伸至第一衬底101的第二表面101b。
如图9C所示，在操作503中，在第一膜层104-1上方设置并且图案化加热器105。在一些实施例中，加热器105设置在第二氧化物层101d-2上方，然后通过光刻和蚀刻操作进行图案化。在一些实施例中，加热器105设置在第二氧化物层101d-2上方，并且设置在第一凹槽101g和第二凹槽104a内。在一些实施例中，加热器105与第一衬底101的设置在通孔101c之间的部分101f电连接。在一些实施例中，加热器105包括钨合金、硅化钨(WSi)、钛钨(TiW)、氮化钛铝(TiAlN)、钽铝(TaAl)、铬(Cr)、铂(Pt)、氮化钛(TiN)、钼(Mo)、多晶硅、碳化硅(SiC)、氮化钽(TaN)、氧化钽(TaO)或其他合适的材料。
如图9D所示，在操作504中，在加热器105和第一膜层104-1上方设置并且图案化第二膜层104-2。在一些实施例中，第二膜层104-2设置在第一膜层104-1上方，然后图案化以形成若干第三凹槽104b。在一些实施例中，第二膜层104-2也设置在第一衬底101的第一表面101a上方。在一些实施例中，第二膜层104-2包括硅、二氧化硅、氮化硅、碳化硅、多孔硅、复合膜或其他合适的材料。在一些实施例中，第二膜层104-2包括与第一膜层104-1相同或不同的材料。在一些实施例中，通过CVD或其他合适的操作设置第二膜层104-2。在一些实施例中，第一膜层104-1和第二膜层104-2成为膜104。加热器105设置在膜104内。
在一些实施例中，通过去除设置在第二凹槽104a上方的一些第二膜层104-2来形成第三凹槽104b。在一些实施例中，通过光刻和蚀刻操作图案化第二膜层104-2以形成第三凹槽104b。在一些实施例中，第三凹槽104b朝向设置在第二凹槽104a内的加热器105延伸。
如图9E所示，在操作505中，在第二膜层104-2上方设置感测电极106。在一些实施例中，感测电极106设置在第二膜层104-2上方并且设置在第三凹槽104b内。在一些实施例中，感测电极106设置在加热器105上方。在一些实施例中，感测电极106的一部分通过第三凹槽104b与加热器105的一部分耦合。在一些实施例中，通过光刻和蚀刻操作图案化感测电极106。在一些实施例中，感测电极106配置为感测诸如气体的预定材料。在一些实施例中，感测电极106包括钨合金、钛钨(TiW)、氮化钛铝(TiAlN)、钽铝(TaAl)、钛、氮化钛(TiN)、钽、氮化钽(TaN)、氧化钽(TaO)、氮化钽硅(TaSiN)、铂(Pt)或其他合适的材料。
如图9F所示，在操作506中，在感测电极106和第二膜层104-2上方设置牺牲氧化物108。在一些实施例中，牺牲氧化物108覆盖感测电极106和第二膜层104-2以用于保护。在一些实施例中，通过诸如CVD的合适的操作沉积牺牲氧化物108。在一些实施例中，通过诸如化学机械抛光(CMP)的合适的操作来抛光或平坦化牺牲氧化物108。
如图9G所示，在操作507中，从第一表面101a去除第一衬底101的一些以暴露导电或半导体材料101e。在一些实施例中，通过诸如研磨、蚀刻等的合适的操作去除第一衬底101的一些、设置在第一表面101a上方的第二氧化物层101d-2、第一膜层104-1和第二膜层104-2。在一些实施例中，第一表面101a的一些的去除是通过背侧研磨操作。在一些实施例中，通过朝向第二表面101b研磨第一表面101a来去除第一衬底101的一些。在一些实施例中，通过研磨第一表面101a来减小第一衬底101的厚度，从而形成新的第一表面101a'并且暴露导电或半导体材料101e。
如图9H所示，在操作508中，在新的第一表面101a'和通孔101c上方设置金属材料103。在一些实施例中，设置金属材料103并且然后通过光刻和蚀刻操作进行图案化，从而在第一衬底101的部分101f和通孔101c上方形成金属材料103。在一些实施例中，通过电镀、溅射或其他适合的操作设置金属材料103。在一些实施例中，在形成金属材料103之前翻转第一衬底101。在一些实施例中，金属材料103被配置为与第一衬底101外部的电路电连接。在一些实施例中，金属材料103配置为接收接合结构。在一些实施例中，金属材料103包括铜、铝、铝铜合金或其他合适的材料。
如图9I所示，在操作509中，形成腔体102。在一些实施例中，通过光刻和蚀刻操作去除第一衬底101的一些以形成腔体102。在一些实施例中，从新的第一表面101a'穿过第二表面101b蚀刻第一衬底101的一些，从而暴露第一膜层104-1或第二氧化物层101d-2。在一些实施例中，蚀刻第一衬底101的一些直到到达第二氧化物层101d-2。在一些实施例中，去除第一衬底101的一些和第二氧化物层101d-2的一些以形成腔体102。
如图9J所示，在操作510中，接收或提供第二衬底201。在一些实施例中，第二衬底201包括第一表面201a、与第一面201a相对的第二表面201b。在一些实施例中，第二衬底201包括设置在第二衬底201上方或中的CMOS组件和电路。在一些实施例中，第二衬底201包括硅或其他合适的材料。在一些实施例中，第二衬底201是硅衬底。在一些实施例中，第二衬底201包括设置在第二衬底201上方的接合结构204。在一些实施例中，接合结构204配置为接收金属材料103。在一些实施例中，IMD层202设置在第二衬底201上方，并且导电结构203设置在IMD层202内。在一些实施例中，导电结构203设置在接合结构204下面并且与该接合结构204电连接。
如图9K所示，在操作511中，将接合结构204与金属材料103接合。在一些实施例中，第一衬底101设置在第二衬底201上方，并且然后，设置金属材料103并且金属材料103与接合结构204接合。在一些实施例中，通过共晶接合操作将金属材料103与接合结构204接合。在一些实施例中，接合结构204包括锗，并且金属材料103包括铝。
如图9L所示，在操作512中，去除牺牲氧化物108。在一些实施例中，通过诸如湿蚀刻的蚀刻操作或其他合适的操作来去除牺牲氧化物108以暴露感测电极106。
如图9M所示，在操作513中，在感测电极106上方设置感测材料107。在一些实施例中，感测材料107设置在腔体102上方并且与感测电极106接触。在一些实施例中，感测材料107部分地覆盖感测电极106，从而使得感测电极106的一部分被感测材料107密封而感测电极106的另一部分从感测材料107向外延伸并且未被感测材料107覆盖。在一些实施例中，感测材料包括二氧化锡(SnO2)、氧化锌(ZnO)、氧化铟(In2O3)或其他合适的材料。
在一些实施例中，形成包括第一器件100和第二器件200的半导体结构300。半导体结构300、第一器件100和第二器件200具有与图1至图6的任一个中的配置类似的配置。在一些实施例中，感测材料107配置为在操作温度下检测预定的材料。在一些实施例中，当存在预定材料并且预定材料与感测材料107接触时，感测材料107的电阻会改变。通过感测材料107与预定的材料之间的化学反应而使感测材料107的电阻变化。通过感测电极106来感测感测材料107的电阻的改变。
图10是制造单片传感器的方法600的实施例。方法600包括许多操作(601、602、603、604、605、606、607、608、609、610、611、612、613、614、615、616、617和618)。
如图10A所示，在操作601中，接收或提供第一衬底101。操作601类似于图9A中的操作501。在操作602中，如图10B所示，设置并且图案化第一膜层104-1。操作602类似于图9B中的操作502。在操作603中，如图10C所示，设置并且图案化加热器105。操作603类似于图9C中的操作503。在操作604中，如图10D所示，设置并且图案化第二膜层104-2。操作604类似于图9D中的操作504。在步骤605中，如图10E所示，设置感测电极106。操作605类似于图9E中的操作505。在操作606中，如图10F所示，设置并且图案化牺牲氧化物108。操作606类似于图9F中的操作506。在操作607中，如图10G所示，去除第一衬底101的一些。操作607类似于图9G中的操作507。在操作608中，如图10H所示，设置金属材料103。操作608类似于图9H中的操作508。在操作609中，如图10I所示，形成腔体102。操作609类似于图9I中的操作509。
在操作610中，如图10J所示，接收或提供第二衬底201。在一些实施例中，第二衬底201包括第一表面201a、与第一表面201a相对的第二表面201b。在一些实施例中，第二衬底201包括设置在第二衬底201上方或中的CMOS组件和电路。在一些实施例中，第二衬底201包括硅或其他合适的材料。在一些实施例中，第二衬底201是硅衬底。
在操作611中，如图10K所示，在第二衬底201上方形成IMD层202。在一些实施例中，IMD层202包括氧化物，诸如氧化硅或其他合适的材料。在一些实施例中，IMD层202设置在第二衬底201的第一表面201a上方。在一些实施例中，导电结构203设置在IMD层202内。在一些实施例中，导电结构203与第二衬底201中的组件或电路电连接。在一些实施例中，导电结构203包括钨、铜、铝等。在一些实施例中，介电层208设置在IMD层202上方。在一些实施例中，介电层208包括氧化物或其他合适的介电材料。
在操作612中，如图10L-1和图10L-2所示，设置并且图案化隔离层205。在一些实施例中，隔离层205设置在第二衬底201上方。在一些实施例中，通过接合操作将隔离层205附接至IMD层202。在一些实施例中，隔离层205是硅衬底或硅晶圆。在一些实施例中，通过晶圆接合操作将隔离层205接合在第二衬底201上方。在一些实施例中，隔离层205包括介电材料，诸如氧化硅、氮化硅等。在一些实施例中，隔离层205是钝化物。在一些实施例中，通过CVD或其他合适的操作设置隔离层205。在一些实施例中，通过去除设置在导电结构203上方的介电层208的一些来图案化介电层208。在一些实施例中，通过去除设置在导电结构203上方的隔离层205的一些来图案化隔离层205。在一些实施例中，通过光刻和蚀刻操作去除隔离层205的一些。这样，在图案化隔离层205和介电层208之后形成若干第四凹槽205a。在一些实施例中，去除隔离层205的一些以减小隔离层205的厚度。在一些实施例中，在将隔离层205接合至第二衬底201上方之后将该隔离层的厚度从约700μm减小至约30μm-300μm。
在操作613中，如图10M所示，设置第三氧化物层207。在一些实施例中，第三氧化物层207设置为与隔离层205共形。在一些实施例中，第三氧化物层207设置为与第四凹槽205a共形。在一些实施例中，第三氧化物层207的一些设置在导电结构203上方，并且然后通过蚀刻或其他合适的操作被去除以暴露导电结构203。在一些实施例中，第三氧化物层207包括氧化硅或其他合适的材料。在一些实施例中，通过CVD或其他合适的操作设置第三氧化物层207。
在操作614中，如图10N所示，形成互连结构206。在一些实施例中，形成互连结构206包括形成通孔部分206a和延长部分206b。在一些实施例中，通过电镀、溅射或其他适合的操作形成互连结构206。在一些实施例中，互连结构206包括导电材料，诸如铝、铜等。在一些实施例中，互连结构206是再分布层(RDL)。
在一些实施例中，通孔部分206a与IMD层202接触。在一些实施例中，通孔部分206a设置在第四凹槽205a内并且与导电结构203电耦合。在一些实施例中，沿着第三氧化物层207设置延长部分206b。在一些实施例中，通过通孔部分206a将延长部分206b与导电结构203电连接。
在操作615中，如图10O所示，在互连结构206的延长部分206b上方设置接合结构204。在一些实施例中，延长部分206b配置为接收接合结构204。接合结构204设置在延长部分206b上方，从而使得互连结构206与接合结构204电连接。在一些实施例中，通过电镀、溅射或其他适合的操作设置接合结构204。在一些实施例中，接合结构204包括锗。
在操作616中，如图10P所示，将金属材料103与接合结构204接合。操作616类似于图9K中的操作511。在操作617中，如图10Q所示，去除牺牲氧化物108。操作617类似于图9L中的操作512。在操作618中，如图10R所示，设置感测材料107。操作618类似于图9M中的操作513。在一些实施例中，形成包括第一器件100和第二器件200的半导体结构400。半导体结构400、第一器件100和第二器件200具有与图7至图8的任一个中的配置类似的配置。
在本发明中，公开了改进的半导体结构。半导体结构包括通过通孔的形成和接合操作与CMOS器件集成的MEMS器件。若干通孔形成在MEMS衬底中，并且金属材料设置在MEMS衬底的表面上方。金属材料配置为与设置在CMOS衬底上方的接合接合接合。这样，通过金属材料和接合结构将MEMS器件与CMOS器件集成。这种集成可以减小半导体结构的形状因数并且增强半导体结构的性能。
在一些实施例中，半导体结构包括第一器件和第二器件。第一器件包括：第一衬底，包括第一表面、与第一表面相对的第二部表面以及穿过第一衬底并且填充有导电或半导体材料的多个通孔；和第一氧化物层，围绕导电或半导体材料；腔体，被第一衬底围绕；金属材料，设置在第一表面上方、覆盖多个通孔中的一些以及与第一衬底电连接；第二氧化物层，设置在第二表面上方；膜，设置在第二氧化物层和腔体上方；加热器，设置在膜内并且穿过氧化物层与第一衬底电连接；感测电极，设置在膜和加热器上方；以及感测材料，设置在腔体上方并且与感测电极接触。第二器件包括第二衬底和设置在第二衬底上方的接合结构，其中，金属材料与接合结构接合以将第一器件与第二器件集成。
在一些实施例中，加热器包括钨合金、硅化钨(WSi)、钛钨(TiW)、氮化钛铝(TiAlN)、钽铝(TaAl)、铬(Cr)、铂(Pt)、氮化钛(TiN)、钼(Mo)、多晶硅、碳化硅(SiC)、氮化钽(TaN)或氧化钽(TaO)。在一些实施例中，金属材料包括铝或铜，或者接合结构包括锗。在一些实施例中，第一衬底的一部分被第一氧化物层和导电或半导体材料围绕，并且通过第一氧化物层将导电或半导体材料与第一衬底隔离。在一些实施例中，感测电极配置为感测感测材料的电阻的改变，并且通过感测材料与预定的材料之间的化学反应使感测材料的电阻变化。在一些实施例中，加热器沿着膜横向或纵向延伸，或者感测电极在膜的表面上方横向或纵向延伸。在一些实施例中，导电或半导体材料包括多晶硅。在一些实施例中，膜包括硅、二氧化硅(SiO2)或氮化硅(SiN)、碳化硅(SiC)、多孔硅或复合膜。在一些实施例中，感测电极包括钨合金、钛钨(TiW)、氮化钛铝(TiAlN)、钽铝(TaAl)、钛、氮化钛(TiN)、钽(Ta)、氮化钽(TaN)、氧化钽(TaO)、铂(Pt)或氮化钽硅(TaSiN)。在一些实施例中，感测材料包括二氧化锡(SnO2)、氧化锌(ZnO)或氧化铟(In2O3)。
在一些实施例中，半导体结构包括：CMOS衬底；金属间介电(IMD)层，设置在CMOS衬底上方；接合结构，设置在IMD层上方；MEMS衬底，包括面向CMOS衬底的第一表面和与第一表面相对的第二表面；金属材料，设置在第一表面上方；腔体，被MEMS衬底围绕；多晶硅，设置在MEMS衬底内；第一氧化物层，设置在多晶硅与MEMS衬底之间；第二氧化物层，设置在第二表面上方；膜，设置在第二氧化物层和腔体上方；加热器，设置在膜内并且与MEMS衬底电连接；感测电极，设置在膜和加热器上方，并且与MEMS衬底电连接；和感测材料，覆盖感测电极的一部分，其中，通过将金属材料与接合结构接合并且将CMOS衬底与MEMS衬底电连接，将CMOS衬底与MEMS衬底集成。
在一些实施例中，半导体结构还包括：隔离层，设置在CMOS衬底上方并且配置为将CMOS衬底与MEMS衬底热隔离；或互连结构，包括穿过隔离层并且与IMD层接触的通孔部分和在隔离层上方并且沿着隔离层延伸并且配置为接收接合结构的延长部分；或第三氧化物层，设置在隔离层上方并且设置在通孔部分与隔离层之间。在一些实施例中，接合结构是接合焊盘。在一些实施例中，第二氧化物层设置在腔体上方。在一些实施例中，加热器配置为提供约300℃至约800℃的操作温度以有助于感测电极对预定材料的感测，或者加热器的宽度为约0.1μm至约30μm。
在一些实施例中，制造半导体结构的方法包括：接收第一衬底，第一衬底包括第一表面、与第一表面相对的第二表面、从第二表面朝向第一表面延伸并且填充有导电或半导体材料的多个通孔；在第一衬底与导电或半导体材料之间设置第一氧化物层；在第二表面上方设置第二氧化物层；在第二氧化物层上方设置并且图案化第一膜层；在第一膜层上方设置并且图案化加热器；在加热器和第一膜层上方设置并且图案化第二膜层；在第二膜层上方设置感测电极；在感测电极和第二膜层上方设置牺牲氧化物；从第一表面去除第一衬底的一些以暴露导电或半导体材料；在第一表面和多个通孔上方设置金属材料；形成被第一衬底围绕的腔体；接收第二衬底，第二衬底包括设置在第二衬底上方的接合结构；将金属材料与接合结构接合；去除牺牲氧化物；以及在感测电极上方设置感测材料。
在一些实施例中，形成腔体包括：从第一表面蚀刻第一衬底以暴露第一膜层或第二氧化物层。在一些实施例中，将金属材料与接合结构接合包括共晶接合操作。在一些实施例中，去除第一衬底的一些包括：朝向第二表面研磨第一表面。在一些实施例中，方法还包括：在第二衬底上方形成金属间介电(IMD)层；在第二衬底上方设置并且图案化隔离层；设置与隔离层共形的第三氧化物层；形成互连结构，互连结构包括与IMD层接触的通孔部分和沿着第三氧化物层设置并且与接合结构耦合的延长部分。
根据本发明的一些实施例，提供了一种半导体结构，包括：第一器件，包括：第一衬底，包括第一表面、与所述第一表面相对的第二表面、和穿过所述第一衬底并且填充有导电或半导体材料的多个通孔，并且第一氧化物层围绕所述导电或半导体材料；腔体，被所述第一衬底围绕；金属材料，设置在所述第一表面上方，覆盖所述多个通孔中的一些以及与所述第一衬底电连接；第二氧化物层，设置在所述第二表面上方；膜，设置在所述第二氧化物层和所述腔体上方；加热器，设置在所述膜内并且通过所述氧化物层与所述第一衬底电连接；感测电极，设置在所述膜和所述加热器上方；以及感测材料，设置在所述腔体上方并且与所述感测电极接触，以及第二器件，包括：第二衬底；和接合结构，设置在所述第二衬底上方，其中，所述金属材料与所述接合结构接合以将所述第一器件与所述第二器件集成。
根据本发明的另一些实施例，还提供了一种半导体结构，包括：CMOS衬底；金属间介电(IMD)层，设置在所述CMOS衬底上方；接合结构，设置在所述IMD层上方；MEMS衬底，包括面向所述CMOS衬底的第一表面和与所述第一表面相对的第二表面；金属材料，设置在所述第一表面上方；腔体，被所述MEMS衬底围绕；多晶硅，设置在所述MEMS衬底内；第一氧化物层，设置在所述多晶硅与所述MEMS衬底之间；第二氧化物层，设置在所述第二表面上方；膜，设置在所述第二氧化物层和所述腔体上方；加热器，设置在所述膜内并且与所述MEMS衬底电连接；感测电极，设置在所述膜和所述加热器上方，并且与所述MEMS衬底电连接；以及感测材料，覆盖所述感测电极的一部分，其中，通过将所述金属材料与所述接合结构接合以及将所述CMOS衬底与所述MEMS衬底电连接，将所述CMOS衬底与所述MEMS衬底集成。
根据本发明的又一些实施例，还提供了一种制造半导体结构的方法，包括：接收第一衬底，所述第一衬底包括第一表面、与所述第一表面相对的第二表面、从所述第二表面朝向所述第一表面延伸并且填充有导电或半导体材料的多个通孔，在所述第一衬底与所述导电或半导体材料之间设置第一氧化物层，并且在所述第二表面上方设置第二氧化物层；在所述第二氧化物层上方设置并且图案化第一膜层；在所述第一膜层上方设置并且图案化加热器；在所述加热器和所述第一膜层上方设置并且图案化第二膜层；在所述第二膜层上方设置感测电极；在所述感测电极和所述第二膜层上方设置牺牲氧化物；从所述第一表面去除所述第一衬底的一些以暴露所述导电或半导体材料；在所述第一表面和所述多个通孔上方设置金属材料；形成由所述第一衬底围绕的腔体；接收第二衬底，所述第二衬底包括设置在所述第二衬底上方的接合结构；将所述金属材料与所述接合结构接合；去除所述牺牲氧化物；以及在所述感测电极上方设置感测材料。
上面论述了若干实施例的部件，使得本领域普通技术人员可以更好地理解本发明的各个方面。本领域普通技术人员应该理解，可以很容易地使用本发明作为基础来设计或更改其他用于达到与这里所介绍实施例相同的目的和/或实现相同优点的处理和结构。本领域普通技术人员也应该意识到，这种等效构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，可以进行多种变化、替换以及改变。
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