定在基板2上;第一凸缘部622，其从固定部621向空洞部S侧延伸并与基板2分离；第二凸缘部623，其从固定部621向与空洞部S相反的一侧延伸并与基板2分离。
[0103]另一方面，配线层64具有:第一连接部643，其与配线层62的第一凸缘部622连接；第二连接部644，其与配线层62的第二凸缘部连接;连结部645，其连结第一连接部643与第二连接部644，并与固定部621分离。
[0104]根据以该方式被构成的配线层62、64，能够减小壁部的与基板2相反的一侧的高低差从而提高平坦性。因此，能够提高构成壁部以及顶部的各层的紧贴性，从而有效地减少空洞部S的气密性的降低。此外，能够提高通过蚀刻来形成空洞部S时所使用的掩膜的紧贴性，其结果为，能够减少非本意的蚀刻。
[0105]与此相对，当假设配线层64被连接在配线层62的固定部621处时，被形成在配线层64的连接部与其他的部分之间的高低差将会受到被形成在配线层62的固定部621与第一凸缘部622或第二凸缘部623之间的高低差的影响，而被重叠性地形成为较大，其结果为，壁部的与基板2相反的一侧的高低差会变大从而平坦性会降低。因此，例如，在表面保护膜65与配线层64的紧贴性下降，并且在配线层64中产生了裂纹时，空洞部S的气密性将会降低，或者在通过蚀刻而形成空洞部S时所使用的掩膜的紧贴性将下降，从而发生非本意的蚀刻，其结果为，容易发生空洞部S的气密性的下降。
[0106]在此，虽然作为配线层62、64的构成材料，只需与绝缘层631相比相对于能够对绝缘层631进行蚀刻的蚀刻液的耐性较高的材料即可，但优选为使用金属，并更加优选为使用铝。金属能够进行高精度的成膜，并且相对于在由硅氧化膜构成的绝缘层631的蚀刻中所使用的蚀刻液具有较高的耐性。因此，通过使配线层62、64包含金属，从而能够形成高精度的壁部。特别是，铝即使在金属中也是与半导体制造工艺的亲和性较高的金属。因此，通过使配线层62、64包含铝，从而能够比较简单地形成高精度的壁部。
[0107]此外，优选为，绝缘层631包含氧化硅(S12)。氧化硅具有绝缘性，适合作为牺牲层的材料。因此，能够比较简单地形成高精度的壁部以及空洞部S。
[0108]此外，虽然壁部的厚度(第一连接部643与第二连接部644之间的距离)不被特别限定，但优选在15um以上且20um以下。由此，能够发挥如前文所述的效果，并且降低壁部所占的容积从而实现物理量传感器I的小型化。
[0109]物理量传感器的制造方法
[0110]接下来，对物理量传感器I的制造方法进行简单说明。
[0111]图5至图7为表示图1所示的物理量传感器的制造工序的图。以下，根据这些图来对物理量传感器I的制造方法进行说明。
[0112]元件形成工序
[0113]首先，如图5(a)所示，准备为SOI基板的半导体基板21。
[0114]然后，通过向半导体基板21的硅层213掺杂(离子注入)磷(η型)或者硼(p型)等杂质，从而如图5(b)所示，形成多个压敏电阻元件5以及配线214。
[0115]例如，当以 SOkeV进行硼的离子注入的情况下，对于压敏电阻元件5的离子注入浓度为lX1014atomS/cm2左右。另外，对于配线214的离子注入浓度多于压敏电阻元件5。例如，当以1keV进行硼的离子注入的情况下，对于配线214的离子注入浓度为5 X 1015atomS/Cm2左右。另外，在进行前述的离子注入后，例如，以1000°C左右进行20分钟左右的退火。
[0116]绝缘膜等形成工序
[0117]接下来，如图5(c)所示，在硅层213上依次形成绝缘膜22、绝缘膜23以及中间层3。
[0118]绝缘膜22、23的形成可分别通过例如派射法、CVD(Chemical Vapor Deposit1n，化学气相沉积)法等来实施。中间层3例如可通过如下的方式而形成，即，通过溅射法、CVD法等而使多晶硅成膜之后，根据需要向该膜掺杂(离子注入)磷、硼等杂质，之后，通过蚀刻而进行图案形成的方式。
[0119]层间绝缘膜和配线层形成工序
[0120]接下来，如图5(d)所示，在绝缘膜23上形成牺牲层41。
[0121]该牺牲层41通过后述的空洞部形成工序而被去除一部分，剩余部分成为层间绝缘膜61，并具有供配线层62贯穿的贯穿孔411。牺牲层41的形成通过如下的方式而进行，S卩，通过溅射法、CVD法等形成硅氧化膜，并通过蚀刻而对该硅氧化膜进行图案形成的方式。
[0122]此外，牺牲层41的厚度不被特别限定，例如可被设为1500nm以上且5000nm以下的程度。
[0123]接下来，如图6(a)所示，以填充被形成在牺牲层41上的贯穿孔411的方式而形成配线层62。
[0124]配线层62的形成例如能够通过如下的方式而进行，S卩，通过溅射法、CVD法等而形成了同样的导体膜之后，对该导体膜进行图案形成处理的方式。虽然未进行图示，但也可以在使用铝来形成配线层62时，在实施铝的成膜之前，先在贯穿孔411的壁面上形成例如由Ti层以及TiN层构成的粘合层。此外，也可以在同样地使铝成膜之后，在该膜上形成例如由TiN层构成的防反射层。
[0125]此外，配线层62的厚度不被特别限定，例如可被设为300nm以上且900nm以下的程度。
[0126]接下来，如图6(b)所示，在牺牲层41上以及配线层62上形成牺牲层42。
[0127]该牺牲层42通过后述的空洞部形成工序而被去除一部分，剩余部分成为层间绝缘膜63，并具有供配线层64贯穿的贯穿孔。牺牲层42的形成与前述的牺牲层41的形成同样通过如下的方式而进行，即，通过溅射法、CVD法等形成硅氧化膜，并通过蚀刻而对该硅氧化膜进行图案形成的方式。
[0128]此外，牺牲层42的厚度不被特别限定，例如被设为1500nm以上且5000nm以下的程度。
[0129]接下来，如图6(c)所示，以填充被形成在牺牲层42上的贯穿孔421、422的方式而形成配线层64。由此，牺牲层42的一部分被配线层62、64包围而形成绝缘层631。
[0130]配线层64的形成例如能够通过如下的方式而进行，S卩，通过溅射法、CVD法等而形成同样的导体膜之后，对该导体膜进行图案形成处理的方式。虽然未图示，但也可以在使用铝而形成配线层64时，在实施铝的成膜之前，先在贯穿孔421、422的各壁面上形成例如由Ti层以及TiN层构成的粘合层。此外，也可以在同样地使铝成膜之后，在该膜上形成例如由TiN层构成的防反射层。
[0131]此外，配线层64的厚度不被特别限定，例如被设为300nm以上且900nm以下的。
[0132]通过以上的方式而形成了牺牲层41、42以及配线层62、64。另外，由这样的牺牲层41、42以及配线层62、64构成的层叠结构使用通常的CMOS工艺而形成，其层叠数根据需要而被适当设定。即，还存在根据需要而层叠更多的牺牲层或配线层的情况。
[0133]之后，如图6(d)所示，通过溅射法、CVD法等形成表面保护膜65。由此，在后述的空洞部形成工序中的蚀刻时，能够对牺牲层41、42的成为层间绝缘膜61、63的部分进行保护。
[0134]在此，在形成前述的具有S12层651以及SiN层652的表面保护膜65时，在依次同样地形成了S12层以及SiN层之后，通过对这些层进行图案形成从而形成S12层651以及SiN层652。
[0135]另外，表面保护膜65的结构并不限定于前述的结构。作为表面保护膜65的构成材料，例如可列举出硅氧化膜、硅氮化膜、聚酰亚胺膜、环氧树脂膜等具有用于从水分、灰尘、伤害等中保护元件的耐性的膜，尤其优选为硅氮化膜。
[0136]表面保护膜65的厚度不被特别限定，例如被设为500nm以上且2000nm以下的程度。
[0137]空洞部形成工序
[0138]接下来，通过去除牺牲层41、42的一部分，从而如图7(a)所示，在绝缘膜23与覆盖层641之间形成空洞部S(腔室)。由此，形成了层间绝缘膜61、63。
[0139]空洞部S的形成通过如下的方式而进行，S卩，通过经由被形成于覆盖层641上的多个细孔642的蚀刻而去除牺牲层41、42的一部分的方式。在此，在作为所涉及的蚀刻而使用湿式蚀刻的情况下，从多个细孔642供给氟酸、缓冲的氟酸等蚀刻液，而在使用干式蚀刻的情况下，从多个细孔642供给氢氟酸气体等蚀刻气体。在进行这样的蚀刻时，绝缘膜23作为蚀刻停止层而发挥功能。此外，由于绝缘膜23具有相对于蚀刻液的耐性，因此还具有从蚀刻液中保护相对于绝缘膜23而靠下侧的结构部(例如，绝缘膜22、压敏电阻元件5、配线214等)的功能。
[0140]密封工序
[0141]接下来，如图7(b)所示，通过溅射法、CVD法等而在覆盖层641上形成由硅氧化膜、硅氮化膜、Al、Cu、W、T1、TiN等金属膜等构成的密封层66，从而对各细孔642进行密封。由此，空洞部S被密封层66密封，从而得到层叠结构体6。
[0142]在此，密封层66的厚度不被特别限定，例如，被设为100nm以上且5000nm以下的程度。
[0143]隔膜形成工序
[0144]接下来，在根据需要而对硅层211的下表面进行了磨削之后，通过蚀刻而去除(加工)硅层211的下表面的一部分，从而如图7(c)所示，形成凹部24。由此，形成隔着空洞部S而与覆盖层641对置的隔膜部20。
[0145]在此，在去除硅层211的下表面的一部分时，氧化硅层212作为蚀刻停止层而发挥功能。由此，能够高精度地规定隔膜部20的厚度。
[0146]另外，作为去除硅层211的下表面的一部分的方法，既可以为干式蚀刻，也可以为湿式蚀刻等。
[0147]通过以上的工序，能够制造出物理量传感器I。
[0
[0103]另一方面，配线层64具有:第一连接部643，其与配线层62的第一凸缘部622连接；第二连接部644，其与配线层62的第二凸缘部连接;连结部645，其连结第一连接部643与第二连接部644，并与固定部621分离。
[0104]根据以该方式被构成的配线层62、64，能够减小壁部的与基板2相反的一侧的高低差从而提高平坦性。因此，能够提高构成壁部以及顶部的各层的紧贴性，从而有效地减少空洞部S的气密性的降低。此外，能够提高通过蚀刻来形成空洞部S时所使用的掩膜的紧贴性，其结果为，能够减少非本意的蚀刻。
[0105]与此相对，当假设配线层64被连接在配线层62的固定部621处时，被形成在配线层64的连接部与其他的部分之间的高低差将会受到被形成在配线层62的固定部621与第一凸缘部622或第二凸缘部623之间的高低差的影响，而被重叠性地形成为较大，其结果为，壁部的与基板2相反的一侧的高低差会变大从而平坦性会降低。因此，例如，在表面保护膜65与配线层64的紧贴性下降，并且在配线层64中产生了裂纹时，空洞部S的气密性将会降低，或者在通过蚀刻而形成空洞部S时所使用的掩膜的紧贴性将下降，从而发生非本意的蚀刻，其结果为，容易发生空洞部S的气密性的下降。
[0106]在此，虽然作为配线层62、64的构成材料，只需与绝缘层631相比相对于能够对绝缘层631进行蚀刻的蚀刻液的耐性较高的材料即可，但优选为使用金属，并更加优选为使用铝。金属能够进行高精度的成膜，并且相对于在由硅氧化膜构成的绝缘层631的蚀刻中所使用的蚀刻液具有较高的耐性。因此，通过使配线层62、64包含金属，从而能够形成高精度的壁部。特别是，铝即使在金属中也是与半导体制造工艺的亲和性较高的金属。因此，通过使配线层62、64包含铝，从而能够比较简单地形成高精度的壁部。
[0107]此外，优选为，绝缘层631包含氧化硅(S12)。氧化硅具有绝缘性，适合作为牺牲层的材料。因此，能够比较简单地形成高精度的壁部以及空洞部S。
[0108]此外，虽然壁部的厚度(第一连接部643与第二连接部644之间的距离)不被特别限定，但优选在15um以上且20um以下。由此，能够发挥如前文所述的效果，并且降低壁部所占的容积从而实现物理量传感器I的小型化。
[0109]物理量传感器的制造方法
[0110]接下来，对物理量传感器I的制造方法进行简单说明。
[0111]图5至图7为表示图1所示的物理量传感器的制造工序的图。以下，根据这些图来对物理量传感器I的制造方法进行说明。
[0112]元件形成工序
[0113]首先，如图5(a)所示，准备为SOI基板的半导体基板21。
[0114]然后，通过向半导体基板21的硅层213掺杂(离子注入)磷(η型)或者硼(p型)等杂质，从而如图5(b)所示，形成多个压敏电阻元件5以及配线214。
[0115]例如，当以 SOkeV进行硼的离子注入的情况下，对于压敏电阻元件5的离子注入浓度为lX1014atomS/cm2左右。另外，对于配线214的离子注入浓度多于压敏电阻元件5。例如，当以1keV进行硼的离子注入的情况下，对于配线214的离子注入浓度为5 X 1015atomS/Cm2左右。另外，在进行前述的离子注入后，例如，以1000°C左右进行20分钟左右的退火。
[0116]绝缘膜等形成工序
[0117]接下来，如图5(c)所示，在硅层213上依次形成绝缘膜22、绝缘膜23以及中间层3。
[0118]绝缘膜22、23的形成可分别通过例如派射法、CVD(Chemical Vapor Deposit1n，化学气相沉积)法等来实施。中间层3例如可通过如下的方式而形成，即，通过溅射法、CVD法等而使多晶硅成膜之后，根据需要向该膜掺杂(离子注入)磷、硼等杂质，之后，通过蚀刻而进行图案形成的方式。
[0119]层间绝缘膜和配线层形成工序
[0120]接下来，如图5(d)所示，在绝缘膜23上形成牺牲层41。
[0121]该牺牲层41通过后述的空洞部形成工序而被去除一部分，剩余部分成为层间绝缘膜61，并具有供配线层62贯穿的贯穿孔411。牺牲层41的形成通过如下的方式而进行，S卩，通过溅射法、CVD法等形成硅氧化膜，并通过蚀刻而对该硅氧化膜进行图案形成的方式。
[0122]此外，牺牲层41的厚度不被特别限定，例如可被设为1500nm以上且5000nm以下的程度。
[0123]接下来，如图6(a)所示，以填充被形成在牺牲层41上的贯穿孔411的方式而形成配线层62。
[0124]配线层62的形成例如能够通过如下的方式而进行，S卩，通过溅射法、CVD法等而形成了同样的导体膜之后，对该导体膜进行图案形成处理的方式。虽然未进行图示，但也可以在使用铝来形成配线层62时，在实施铝的成膜之前，先在贯穿孔411的壁面上形成例如由Ti层以及TiN层构成的粘合层。此外，也可以在同样地使铝成膜之后，在该膜上形成例如由TiN层构成的防反射层。
[0125]此外，配线层62的厚度不被特别限定，例如可被设为300nm以上且900nm以下的程度。
[0126]接下来，如图6(b)所示，在牺牲层41上以及配线层62上形成牺牲层42。
[0127]该牺牲层42通过后述的空洞部形成工序而被去除一部分，剩余部分成为层间绝缘膜63，并具有供配线层64贯穿的贯穿孔。牺牲层42的形成与前述的牺牲层41的形成同样通过如下的方式而进行，即，通过溅射法、CVD法等形成硅氧化膜，并通过蚀刻而对该硅氧化膜进行图案形成的方式。
[0128]此外，牺牲层42的厚度不被特别限定，例如被设为1500nm以上且5000nm以下的程度。
[0129]接下来，如图6(c)所示，以填充被形成在牺牲层42上的贯穿孔421、422的方式而形成配线层64。由此，牺牲层42的一部分被配线层62、64包围而形成绝缘层631。
[0130]配线层64的形成例如能够通过如下的方式而进行，S卩，通过溅射法、CVD法等而形成同样的导体膜之后，对该导体膜进行图案形成处理的方式。虽然未图示，但也可以在使用铝而形成配线层64时，在实施铝的成膜之前，先在贯穿孔421、422的各壁面上形成例如由Ti层以及TiN层构成的粘合层。此外，也可以在同样地使铝成膜之后，在该膜上形成例如由TiN层构成的防反射层。
[0131]此外，配线层64的厚度不被特别限定，例如被设为300nm以上且900nm以下的。
[0132]通过以上的方式而形成了牺牲层41、42以及配线层62、64。另外，由这样的牺牲层41、42以及配线层62、64构成的层叠结构使用通常的CMOS工艺而形成，其层叠数根据需要而被适当设定。即，还存在根据需要而层叠更多的牺牲层或配线层的情况。
[0133]之后，如图6(d)所示，通过溅射法、CVD法等形成表面保护膜65。由此，在后述的空洞部形成工序中的蚀刻时，能够对牺牲层41、42的成为层间绝缘膜61、63的部分进行保护。
[0134]在此，在形成前述的具有S12层651以及SiN层652的表面保护膜65时，在依次同样地形成了S12层以及SiN层之后，通过对这些层进行图案形成从而形成S12层651以及SiN层652。
[0135]另外，表面保护膜65的结构并不限定于前述的结构。作为表面保护膜65的构成材料，例如可列举出硅氧化膜、硅氮化膜、聚酰亚胺膜、环氧树脂膜等具有用于从水分、灰尘、伤害等中保护元件的耐性的膜，尤其优选为硅氮化膜。
[0136]表面保护膜65的厚度不被特别限定，例如被设为500nm以上且2000nm以下的程度。
[0137]空洞部形成工序
[0138]接下来，通过去除牺牲层41、42的一部分，从而如图7(a)所示，在绝缘膜23与覆盖层641之间形成空洞部S(腔室)。由此，形成了层间绝缘膜61、63。
[0139]空洞部S的形成通过如下的方式而进行，S卩，通过经由被形成于覆盖层641上的多个细孔642的蚀刻而去除牺牲层41、42的一部分的方式。在此，在作为所涉及的蚀刻而使用湿式蚀刻的情况下，从多个细孔642供给氟酸、缓冲的氟酸等蚀刻液，而在使用干式蚀刻的情况下，从多个细孔642供给氢氟酸气体等蚀刻气体。在进行这样的蚀刻时，绝缘膜23作为蚀刻停止层而发挥功能。此外，由于绝缘膜23具有相对于蚀刻液的耐性，因此还具有从蚀刻液中保护相对于绝缘膜23而靠下侧的结构部(例如，绝缘膜22、压敏电阻元件5、配线214等)的功能。
[0140]密封工序
[0141]接下来，如图7(b)所示，通过溅射法、CVD法等而在覆盖层641上形成由硅氧化膜、硅氮化膜、Al、Cu、W、T1、TiN等金属膜等构成的密封层66，从而对各细孔642进行密封。由此，空洞部S被密封层66密封，从而得到层叠结构体6。
[0142]在此，密封层66的厚度不被特别限定，例如，被设为100nm以上且5000nm以下的程度。
[0143]隔膜形成工序
[0144]接下来，在根据需要而对硅层211的下表面进行了磨削之后，通过蚀刻而去除(加工)硅层211的下表面的一部分，从而如图7(c)所示，形成凹部24。由此，形成隔着空洞部S而与覆盖层641对置的隔膜部20。
[0145]在此，在去除硅层211的下表面的一部分时，氧化硅层212作为蚀刻停止层而发挥功能。由此，能够高精度地规定隔膜部20的厚度。
[0146]另外，作为去除硅层211的下表面的一部分的方法，既可以为干式蚀刻，也可以为湿式蚀刻等。
[0147]通过以上的工序，能够制造出物理量传感器I。
[0
再多了解一些
本文用于企业家、创业者技术爱好者查询，结果仅供参考。