别是对于水平压力传感器在中间段制程工艺中集成到CMOS技术中，CMOS技术的逻辑区域(或晶体管区域)需要受到处分保护，其中鲁棒的工艺控制是有利的。
[0058]图9a至e示出在制造工艺的若干阶段时微机械系统的示意截面图。图9a示出(FE0L)已处理的半导体衬底495 (示出衬底的最上层)。半导体衬底495可以包括在负讲(BP/NW) 496中的正掺杂区域上的硅化钴(CoSi ) 497，使得MEMS区域60中的传感器形成在硅化钴以及负阱中的正掺杂区域上。MEMS区域60也可以称为传感器域，而晶体管区域27也可以称为逻辑域。此外，已处理的半导体衬底可以包括浅沟槽隔离220，包括在MEMS区域中的氧化硅(例如S1或Si02)。在已处理的半导体衬底495中，第一和第二晶体管25a、25b形成在晶体管区域27中。根据实施例，晶体管可以是多个晶体管，从而形成诸如例如eProm(可擦除且可编程只读存储器)的闪存单元，或逻辑器件。此外，层20’’，20和20’沉积在已处理的半导体衬底495上。层20’ ’和20’可以包括氮化硅(Si3N4)。层20’的典型高度可以是25nm (例如，在15nm与50nm之间)。层20’’的典型高度可以是12nm (例如，在8nm与25nm之间)。层20’’可以是抗应力层，层20’可以是在进一步蚀刻工艺期间保护碳牺牲层20的硬掩模。为了去除碳牺牲层20，可以使用缺少(lack)剥除(例如等离子体灰化)工艺。在层20’和20’ ’之间，布置层20，例如使用等离子激活化学气相沉积(PCVD)来沉积。层20可以包括碳。层20的典型高度可以在50nm与70nm之间。层20，20’和20’’可以称为CVD等离子牺牲层堆叠体。此外，可以施加半导体光刻掩模99以使得碳牺牲层20或更准确地层20’ ’和层20能够结构化。光刻掩模是例如具有有机ARC抗蚀剂JSR M91Y的抗蚀剂掩模。这可以是由抗反射涂层覆盖的抗蚀剂掩模。光刻掩模的典型高度可以是450nm(例如 300nm—650nm)。
[0059]在图9b的底部，层20和20’在MEMS区域60中形成(即蚀亥丨j)到光刻掩模99的尺寸。因此，由于蚀刻工艺设计为在氮化物上停止，沟槽905保留。在蚀刻工艺之后，例如使用原地剥除工艺来去除光刻掩模(抗蚀剂)。在图9的底部处的截面图上方，以俯视图900示出MHMS区域。
[0060]在图9c的底部，示出例如Bor预掺杂非晶硅功能层30的沉积，其在退火或类似的加热工艺中转变为多晶硅。根据实施例，包括非晶硅的层30，在转变为多晶硅之后，是MEMS区域中的传感器的薄片的未来薄膜。功能层30可以包括300nm的典型高度。光刻掩模99可以沉积在MEMS区域60中的功能层30上方，从而例如在碳层20的区域中的层30的拐角中的一个或多个拐角处留下至少一个自由空间。因此，功能层30的随后的蚀刻，诸如各向异性蚀刻去除晶体管区域中以及MEMS区域中未被留下至少一个空洞75的光刻掩模99覆盖的部分中的层30。至少一个空洞可以具有典型地500nm (例如300nm与700nm之间)的宽度或直径以及50nm (例如25nm与150nm之间)的典型高度。由于在碳牺牲层20上方的光刻掩模中留下有自由空间，碳牺牲层20的一部分在前述(各向异性)蚀刻工艺之后例如通过至少一个空洞75而被暴露。在进一步的蚀刻工艺中，诸如各向同性蚀刻工艺，残留在晶体管区域中和/或碳层边缘的硅被去除。
[0061]在图9c的截面图上方示出未覆盖抗蚀剂的MEMS区域60的俯视图。根据实施例，所暴露的碳牺牲层915位于MEMS区域中的未来传感器的拐角。关于图9f和9g示出进一步的俯视图。
[0062]在图9d的底部，示出(碳)牺牲层20的例如微波剥除的剥除和抗蚀剂掩模99。这可以使用等离子灰化来执行。抗蚀剂掩模99可以在例如Is至10s内去除。然而，剥除，诸如等离子灰化通常施加例如2min至15min。在图9d的顶部示出在剥除之后MEMS区域的进一步的示意截面图920。用于去除牺牲层的空洞915可以使用另一层45来封闭，另一层45可以是HDP (高密度等离子体)氧化物。
[0063]图9e给出了与图5中示出的图示类似的整个衬底的示意图。除了图9d以外，另一层45，例如氧化物层，沉积在晶体管区域和MEMS区域的顶部上。在进一步步骤中，另一层45可以被抛光以形成所需高度下的平面表面，用于后段制程(BE0L)工艺中的进一步金属化。由于相对于图9a至e描述的处理步骤在FE0L与BE0L之间执行，这些步骤也称为中间段制程(M0L)工艺。
[0064]图9f和9g示出与图9c的顶部上示出的俯视图类似的四个MEMS区域60的示意俯视图。图9g示出图9f的放大图，聚焦于空洞75和所暴露的(碳)牺牲层20。
[0065]图9h示出与图9d的顶部处示出的截面图类似的示意截面图。图9g示出图9h的放大图，聚焦于空腔35。根据所述实施例，空腔的高度是119nm。
[0066]图10a至c示出晶体管25以及覆盖牺牲层20的示意截面图。晶体管也可以是多个晶体管，例如形成eProm或另一逻辑器件。图10b示出图10a的一段，聚焦于区域1000，其中牺牲层20仅在微小程度上覆盖晶体管25。图10c示出在中间段制程处理步骤之后的晶体管25，示出在区域1000中，晶体管25受到功能层的蚀刻工艺的损害，因为牺牲层并未充分保护晶体管25。如果牺牲层变得更小，则这一现象变得更加恶化。尽管如此，牺牲层的高度限定了 MEMS区域60中的MEMS器件的空腔的高度，其中空腔的小高度导致MEMS器件的改进的灵敏度。因此，矛盾的是，期望在晶体管区域中的晶体管上方具有厚牺牲层，而在MEMS区域中的牺牲层仅具有小高度以形成空腔期(per1d)。因此，如果期望空腔的小高度，则关于图11a至111描述的实施例是有利的。
[0067]换言之，碳牺牲层20连同上方的氮化硅层20’需要耐受或使能硅薄片30的光刻重做。特别是，薄碳层具有的缺陷在于，使用化学气相沉积工艺沉积在碳层20顶部上的氮化硅层20’，或者碳层20本身并未良好地覆盖至少一个晶体管25。在至少一个晶体管更高和/或陡峭时，这变得甚至更明显。图10e示出至少一个晶体管25，其在后续的处理步骤(例如，等离子和/或各向同性蚀刻)，特别是在MEMS区域60中的硅薄片3的(等离子)蚀刻(即功能层30的结构化)以及牺牲层20的蚀刻期间被损害。这会损害特别是在eProm (或晶体管)区域27中的结构。此外，碳层需要被可靠地去除，在利用CMOS工艺进行之前且在MEMS区域20中形成传感器之后是可能的。附加地，由于碳层不耐受诸如湿蚀刻的湿法化学工艺，使用湿法化学工艺而不损害微机械系统是不可能的。
[0068]图11a至111示出根据实施例的在制造工艺的若干阶段时微机械系统的示意截面图。图11a示出在FE0L工艺之后的半导体衬底的示意图，其中图例500示出在进一步处理步骤中使用的不同层。在第一步骤中，如图lib中所示的，隔离材料510，例如诸如HDP氧化物的氧化物沉积在半导体衬底495上。出于简化的原因，图11将在图9中示出的层20’’描述为已处理的半导体衬底495的一部分。有利地，氧化物510是相同的氧化物45，其沉积在中间段制程工艺的最后步骤中(相比于图111)以作为BE0L工艺中金属化结构的基础。
[0069]在第二步骤(图11c)中，抗蚀剂99沉积在晶体管区域中的氧化物510上方，以保护晶体管区域中的氧化物免受蚀刻(例如湿蚀刻)。蚀刻，例如湿蚀刻工艺去除MEMS区域60中的氧化物510。此后，后面的处理步骤可以与关于图9描述的相同。图lid中示出碳牺牲层20和层20’的沉积，层20’包括氮，其可以是在后续蚀刻工艺期间保护碳牺牲层的硬掩模。如图lie所示，抗蚀剂99施加在氮层20’上。在蚀刻工艺中，例如等离子蚀刻(参照图llf)，牺牲层20以及层20’保留在晶体管区域27以及MEMS区域60的部分中，其中层20和20’形成MEMS器件的未来空腔。此外，在图1lf中抗蚀剂99也已经被去除。
[0070]图llg示出MEMS区域60和晶体管区域75中功能层30的沉积，其中在图llh中，抗蚀剂99再次施加在MEMS区域60中，以保护MEMS区域中的功能层30免受蚀刻(图lli)。图11 j示出抗蚀剂99被去除。图1lk示出牺牲层20的去除，例如灰化工艺，其中功能层60保留在MEMS区域中的空腔上方而在晶体管区域25中晶体管25a、25b保持被氧化物层510覆盖。图111示出另一层45沉积在衬底上。由于氧化物层510和另一层45有利地来自相同材料，仅仅小的界面525表明在不同的处理步骤期间已经沉积了氧化物层510和另一层45。界面525是使用根据所述实施例的方法制造的MEMS元件的典型特征。
[0071]通过在碳牺牲层下方沉积另一氧化物层(形式上用作保护层)，所描述的实施例取代或者更好地扩大了覆盖晶体管区域中的晶体管的保护层。氧化物层510 (保护层)与牺牲层20的高度无关，并且因此在其高度方面并无限制。因此，能够使用较小高度处的牺牲层以构建MEMS器件的空腔，并且此外有效地利用氧化物层510保护晶体管区域中的晶体管。这克服了图10a至c中示出的问题。此外，氧化物更加耐受硅薄片结构化(硅等离子体蚀刻以及紧接着的各向同性等离子体蚀刻)并且更加耐受需要进一步蚀刻工艺的光刻重做。这是显然的，因为碳牺牲层甚至可以在第一蚀刻工艺期间放松其保护特性。此外，氧化物层抵抗会损害碳牺牲层的湿蚀刻工艺。因此，使用根据实施例的氧化物保护层，可以在微机械系统的形成期间使用所述的湿蚀刻工艺。附加地，氧化物层是CMOS工艺中的标准覆盖物。因此，可以省略氧化物层510的去除，这显著地减少了先前使用的碳牺牲层的去除期间损害晶体管25a，b的风险。这一工艺是进一步有利的，因为整个CMOS集成保持不变，其中仅两个步骤(沉积和结构化氧化物层510)可以
[0058]图9a至e示出在制造工艺的若干阶段时微机械系统的示意截面图。图9a示出(FE0L)已处理的半导体衬底495 (示出衬底的最上层)。半导体衬底495可以包括在负讲(BP/NW) 496中的正掺杂区域上的硅化钴(CoSi ) 497，使得MEMS区域60中的传感器形成在硅化钴以及负阱中的正掺杂区域上。MEMS区域60也可以称为传感器域，而晶体管区域27也可以称为逻辑域。此外，已处理的半导体衬底可以包括浅沟槽隔离220，包括在MEMS区域中的氧化硅(例如S1或Si02)。在已处理的半导体衬底495中，第一和第二晶体管25a、25b形成在晶体管区域27中。根据实施例，晶体管可以是多个晶体管，从而形成诸如例如eProm(可擦除且可编程只读存储器)的闪存单元，或逻辑器件。此外，层20’’，20和20’沉积在已处理的半导体衬底495上。层20’ ’和20’可以包括氮化硅(Si3N4)。层20’的典型高度可以是25nm (例如，在15nm与50nm之间)。层20’’的典型高度可以是12nm (例如，在8nm与25nm之间)。层20’’可以是抗应力层，层20’可以是在进一步蚀刻工艺期间保护碳牺牲层20的硬掩模。为了去除碳牺牲层20，可以使用缺少(lack)剥除(例如等离子体灰化)工艺。在层20’和20’ ’之间，布置层20，例如使用等离子激活化学气相沉积(PCVD)来沉积。层20可以包括碳。层20的典型高度可以在50nm与70nm之间。层20，20’和20’’可以称为CVD等离子牺牲层堆叠体。此外，可以施加半导体光刻掩模99以使得碳牺牲层20或更准确地层20’ ’和层20能够结构化。光刻掩模是例如具有有机ARC抗蚀剂JSR M91Y的抗蚀剂掩模。这可以是由抗反射涂层覆盖的抗蚀剂掩模。光刻掩模的典型高度可以是450nm(例如 300nm—650nm)。
[0059]在图9b的底部，层20和20’在MEMS区域60中形成(即蚀亥丨j)到光刻掩模99的尺寸。因此，由于蚀刻工艺设计为在氮化物上停止，沟槽905保留。在蚀刻工艺之后，例如使用原地剥除工艺来去除光刻掩模(抗蚀剂)。在图9的底部处的截面图上方，以俯视图900示出MHMS区域。
[0060]在图9c的底部，示出例如Bor预掺杂非晶硅功能层30的沉积，其在退火或类似的加热工艺中转变为多晶硅。根据实施例，包括非晶硅的层30，在转变为多晶硅之后，是MEMS区域中的传感器的薄片的未来薄膜。功能层30可以包括300nm的典型高度。光刻掩模99可以沉积在MEMS区域60中的功能层30上方，从而例如在碳层20的区域中的层30的拐角中的一个或多个拐角处留下至少一个自由空间。因此，功能层30的随后的蚀刻，诸如各向异性蚀刻去除晶体管区域中以及MEMS区域中未被留下至少一个空洞75的光刻掩模99覆盖的部分中的层30。至少一个空洞可以具有典型地500nm (例如300nm与700nm之间)的宽度或直径以及50nm (例如25nm与150nm之间)的典型高度。由于在碳牺牲层20上方的光刻掩模中留下有自由空间，碳牺牲层20的一部分在前述(各向异性)蚀刻工艺之后例如通过至少一个空洞75而被暴露。在进一步的蚀刻工艺中，诸如各向同性蚀刻工艺，残留在晶体管区域中和/或碳层边缘的硅被去除。
[0061]在图9c的截面图上方示出未覆盖抗蚀剂的MEMS区域60的俯视图。根据实施例，所暴露的碳牺牲层915位于MEMS区域中的未来传感器的拐角。关于图9f和9g示出进一步的俯视图。
[0062]在图9d的底部，示出(碳)牺牲层20的例如微波剥除的剥除和抗蚀剂掩模99。这可以使用等离子灰化来执行。抗蚀剂掩模99可以在例如Is至10s内去除。然而，剥除，诸如等离子灰化通常施加例如2min至15min。在图9d的顶部示出在剥除之后MEMS区域的进一步的示意截面图920。用于去除牺牲层的空洞915可以使用另一层45来封闭，另一层45可以是HDP (高密度等离子体)氧化物。
[0063]图9e给出了与图5中示出的图示类似的整个衬底的示意图。除了图9d以外，另一层45，例如氧化物层，沉积在晶体管区域和MEMS区域的顶部上。在进一步步骤中，另一层45可以被抛光以形成所需高度下的平面表面，用于后段制程(BE0L)工艺中的进一步金属化。由于相对于图9a至e描述的处理步骤在FE0L与BE0L之间执行，这些步骤也称为中间段制程(M0L)工艺。
[0064]图9f和9g示出与图9c的顶部上示出的俯视图类似的四个MEMS区域60的示意俯视图。图9g示出图9f的放大图，聚焦于空洞75和所暴露的(碳)牺牲层20。
[0065]图9h示出与图9d的顶部处示出的截面图类似的示意截面图。图9g示出图9h的放大图，聚焦于空腔35。根据所述实施例，空腔的高度是119nm。
[0066]图10a至c示出晶体管25以及覆盖牺牲层20的示意截面图。晶体管也可以是多个晶体管，例如形成eProm或另一逻辑器件。图10b示出图10a的一段，聚焦于区域1000，其中牺牲层20仅在微小程度上覆盖晶体管25。图10c示出在中间段制程处理步骤之后的晶体管25，示出在区域1000中，晶体管25受到功能层的蚀刻工艺的损害，因为牺牲层并未充分保护晶体管25。如果牺牲层变得更小，则这一现象变得更加恶化。尽管如此，牺牲层的高度限定了 MEMS区域60中的MEMS器件的空腔的高度，其中空腔的小高度导致MEMS器件的改进的灵敏度。因此，矛盾的是，期望在晶体管区域中的晶体管上方具有厚牺牲层，而在MEMS区域中的牺牲层仅具有小高度以形成空腔期(per1d)。因此，如果期望空腔的小高度，则关于图11a至111描述的实施例是有利的。
[0067]换言之，碳牺牲层20连同上方的氮化硅层20’需要耐受或使能硅薄片30的光刻重做。特别是，薄碳层具有的缺陷在于，使用化学气相沉积工艺沉积在碳层20顶部上的氮化硅层20’，或者碳层20本身并未良好地覆盖至少一个晶体管25。在至少一个晶体管更高和/或陡峭时，这变得甚至更明显。图10e示出至少一个晶体管25，其在后续的处理步骤(例如，等离子和/或各向同性蚀刻)，特别是在MEMS区域60中的硅薄片3的(等离子)蚀刻(即功能层30的结构化)以及牺牲层20的蚀刻期间被损害。这会损害特别是在eProm (或晶体管)区域27中的结构。此外，碳层需要被可靠地去除，在利用CMOS工艺进行之前且在MEMS区域20中形成传感器之后是可能的。附加地，由于碳层不耐受诸如湿蚀刻的湿法化学工艺，使用湿法化学工艺而不损害微机械系统是不可能的。
[0068]图11a至111示出根据实施例的在制造工艺的若干阶段时微机械系统的示意截面图。图11a示出在FE0L工艺之后的半导体衬底的示意图，其中图例500示出在进一步处理步骤中使用的不同层。在第一步骤中，如图lib中所示的，隔离材料510，例如诸如HDP氧化物的氧化物沉积在半导体衬底495上。出于简化的原因，图11将在图9中示出的层20’’描述为已处理的半导体衬底495的一部分。有利地，氧化物510是相同的氧化物45，其沉积在中间段制程工艺的最后步骤中(相比于图111)以作为BE0L工艺中金属化结构的基础。
[0069]在第二步骤(图11c)中，抗蚀剂99沉积在晶体管区域中的氧化物510上方，以保护晶体管区域中的氧化物免受蚀刻(例如湿蚀刻)。蚀刻，例如湿蚀刻工艺去除MEMS区域60中的氧化物510。此后，后面的处理步骤可以与关于图9描述的相同。图lid中示出碳牺牲层20和层20’的沉积，层20’包括氮，其可以是在后续蚀刻工艺期间保护碳牺牲层的硬掩模。如图lie所示，抗蚀剂99施加在氮层20’上。在蚀刻工艺中，例如等离子蚀刻(参照图llf)，牺牲层20以及层20’保留在晶体管区域27以及MEMS区域60的部分中，其中层20和20’形成MEMS器件的未来空腔。此外，在图1lf中抗蚀剂99也已经被去除。
[0070]图llg示出MEMS区域60和晶体管区域75中功能层30的沉积，其中在图llh中，抗蚀剂99再次施加在MEMS区域60中，以保护MEMS区域中的功能层30免受蚀刻(图lli)。图11 j示出抗蚀剂99被去除。图1lk示出牺牲层20的去除，例如灰化工艺，其中功能层60保留在MEMS区域中的空腔上方而在晶体管区域25中晶体管25a、25b保持被氧化物层510覆盖。图111示出另一层45沉积在衬底上。由于氧化物层510和另一层45有利地来自相同材料，仅仅小的界面525表明在不同的处理步骤期间已经沉积了氧化物层510和另一层45。界面525是使用根据所述实施例的方法制造的MEMS元件的典型特征。
[0071]通过在碳牺牲层下方沉积另一氧化物层(形式上用作保护层)，所描述的实施例取代或者更好地扩大了覆盖晶体管区域中的晶体管的保护层。氧化物层510 (保护层)与牺牲层20的高度无关，并且因此在其高度方面并无限制。因此，能够使用较小高度处的牺牲层以构建MEMS器件的空腔，并且此外有效地利用氧化物层510保护晶体管区域中的晶体管。这克服了图10a至c中示出的问题。此外，氧化物更加耐受硅薄片结构化(硅等离子体蚀刻以及紧接着的各向同性等离子体蚀刻)并且更加耐受需要进一步蚀刻工艺的光刻重做。这是显然的，因为碳牺牲层甚至可以在第一蚀刻工艺期间放松其保护特性。此外，氧化物层抵抗会损害碳牺牲层的湿蚀刻工艺。因此，使用根据实施例的氧化物保护层，可以在微机械系统的形成期间使用所述的湿蚀刻工艺。附加地，氧化物层是CMOS工艺中的标准覆盖物。因此，可以省略氧化物层510的去除，这显著地减少了先前使用的碳牺牲层的去除期间损害晶体管25a，b的风险。这一工艺是进一步有利的，因为整个CMOS集成保持不变，其中仅两个步骤(沉积和结构化氧化物层510)可以
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