有利的，在于其能够用于W非常可控的方式生产薄的、均匀的薄膜（例如，与瓣射相反， 瓣射趋向于经由在通常不太可控的工艺中融合岛状物来生长层）。可W用来生产本发明的 特征棚薄膜的其他沉积技术包括例如分子束外延（MB巧和原子层沉积（ALD)。
[00巧]关于CVD、Μ邸和ALD的一些一般信息，可参考下面的维基百科链接：
[0056] http://en.wikipedia.org/wiki/Chemicalvapordeposition
[0057]http://en.wikipedia.orR/wiki/Molecular beam epitaxy
[0058] http://en.wikipedia.orR/wiki/Atomiclayerdeposition
[0059] 本发明的传感器特别适合于每个像素包括（至少）4个晶体管的设计。例如，运些 包括所谓的4Τ、5Τ和6T设计。然而，原则上，本发明也可W应用于其他体系结构，诸如例如 3Τ设计。
[0060] 应当注意的是，不要将本发明的结构和性质与可能看起来类似但事实上非常不同 的现有技术的描述混淆。例如：
[006。 （a)在US2010/203667Α1中，块体晶体晶格损伤（"位移损伤"）出现在器件制造 期间，尤其是作为离子注入过程的结果而出现。运种损伤通过在制造期间应用快速热退火 (RTA)使晶格驰豫回到其标称的几何结构来解决。没有使用依据本发明的棚薄膜。也没有 提到使用器件探测福射中的后制造（post-manu化cture)造成的离子损伤。该现有技术文 献的RTA过程不能用来解决后制造传感器中的离子损伤，因为退火过程中设及的溫度（~ 800-1200°C)会损伤完成/封装的传感器的许多部件。
[0062] 化）在Agata§aki(i等人的Boron-layersiliconphotodiodesforhi曲-effici encylow-energyelectrondetection，SolidStateElectronics65 (2011)，第 38-44 页，ISSN0038-1101的文章中，薄的棚层用作光电二极管中的入射窗口（顶层）和阳极。与 本发明不同，该现有技术的棚层不被厚的ILD氧化物层覆盖；运是合乎逻辑的，因为运样的 氧化物层会吸收低能量电子，该低能量电子是运篇现有技术文献所要探测的。运篇现有技 术文献中的存在于棚层之上的任何薄膜必要地是很薄的，并且起着保护、吸收体或者填充 物薄膜的作用。该现有技术的棚层仅用于减少由于界面陷阱引起的暗电流增加：该棚层不 (并且不能够）用于解决覆盖的厚氧化物层中福射诱导的固定正电荷的影响，因为该棚层 不具有运样的层。事实上，§aki0的文章通过规定其隔离的氧化物层必须不被暴露到福射而 明确指出偏离本发明。
[0063] (C化P2346094A1中的器件与文献化）中的器件相似。棚层被Si〇2层覆盖，该Si〇2 层很薄（厚度约为10-200nm)W便最小化死层厚度。再一次，相对低能量的福射被探测，并 且（因此）没有提到在所述氧化物层中的福射损伤。
[0064] (d)在W0 2014/067754A2中，棚层沉积在P型娃外延层而不是p 渗杂钉扎层上。 然后，该棚层被二氧化娃层覆盖，该二氧化娃层作为（纳米）薄的抗反射涂层而不是（微 米）厚的ILD。因为该二氧化娃层是如此之薄（特定要求，用W能够实现隧穿），所W没有 固定的正电荷的形成将出现在该层之中。如W上的情况化）那样，该棚层因此仅用作免 于界面陷阱的福射硬化物化ardener)，并且不解决厚的覆盖氧化物中的正电荷形成；事实 上，文献（d)中的器件不能够用运样的厚氧化物工作，因为其会阻碍所述器件依赖的隧穿 效应。
[0065] 一般而言，应当记得的是，产生于薄氧化物覆盖层中的正电荷将相对迅速地消散， 使得它们典型地趋向于引起相对少的关注。另一方面，在厚ILD氧化物层中的正电荷将趋 向于持续一段更长得多的时间，并且因此将需要被有效地解决。当若干运样的层与插入 的金属层堆叠在交错的夹层结构中时，运种情况就进一步加剧，因此导致甚至更大的累积 的氧化物厚度。对于高能量入射福射，例如典型地在TEM中使用的电子（例如，具有高达 300keV的能量）和从CPM中的被福照的样品发射的X射线（并且例如在邸X狂射线能量散 射谱）研究中使用），该问题变得甚至更大的问题。
【附图说明】
[0066] 现在，本发明将在示例实施例和附带的示意图的基础上进行更加详细地阐释，在 附图中：
[0067]图1表示依据本发明的像素化CMOS福射传感器的实施例的部分的横截面图。
[006引图2描绘针对典型的4T(四晶体管）CMOS传感器设计的电路图。
[0069] 图3表示在暴露到给定的高能量电子剂量之后，依据现有技术（方形）和本发明 (Ξ角形）的测试福射传感器的漏电流-施加电压的图表。
[0070]图4表示其中能够采用依据本发明的福射传感器的带电粒子显微镜的纵向横截 面图。
[0071] 在附图中，其中相关、相应的部分使用相应的附图标记来指示。应当注意的是，通 常附图不是成比例的。
【具体实施方式】
[0072]连施俩I1
[0073] 图1表示依据本发明的像素化CMOS福射传感器3的实施例的部分的横截面图。图 中所描绘的层状结构包括W下部分/方面：
[0074] 5:p型Si基底，例如渗杂有少量B的Si晶体。
[00巧]7 :p型基底5内的η渗杂区域。
[0076] 9:(至少部分）覆盖η渗杂区域7的的参杂层（"钉扎层"）。
[0077] 11:(至少部分）覆盖的参杂层9的SiO怎。
[007引13 :沉积在的参杂层9和SiOJ1 11之间的棚薄膜。
[0079] 组件5-13组成钉扎光电二极管结构PD。在运种类型的现有技术结构中，没有棚薄 膜13,并且层11直接位于层9的顶上。
[0080] 在图的右边，一些辅助结构是可见的，该辅助结构将在下面的实施例2/图2的上 下文中更好理解。特别地，描绘了转移栅极晶体管TX，其包括下面（附加的）部分/方面：
[0081] 15 :n渗杂浮置扩散层。
[0082] 17:栅极氧化物层。
[008引 19:多晶娃层。
[0084] 21 :所谓的间隔部（spacer)，例如包括SiN(氮化娃）。
[0085] 使用时，福射（诸如例如电子、光子或者离子流）将撞击到SiOjl11上。如W上 阐述的，结构9和11之间的棚薄膜13的存在用于填充能够由于层9的Si晶格和层11的 SiOy晶格之间失配而产生的悬键位置，因此降低载流子陷阱/漏电流的出现。棚薄膜13还 将钉扎层9屏蔽使其免于SiOjl11中的（福照诱发的）正电荷累积。实际上，棚薄膜13 可W被视为针对传感器3的"福射屏蔽"或者"福射硬化薄膜"，在于它（最终）减轻能够由 福照的效应产生的不良效应。
[0086] 连施俩I2
[0087] 图2描绘针对（单像素的）典型4T(四晶体管）CMOS传感器设计的电路图。该图 包括下面部分/方面：
[008引 PD:钉扎光电二极管。
[0089]TX:转移栅极晶体管。
[0090]RST:复位晶体管。
[0091]SF:源极跟随器晶体管。
[0092]RS:行选择晶体管。
[0093]Vdd:供电电压。
[0094] 感测操作期间的钉扎光电二级管PD的福照通过从左边撞击它的的虚线箭头来示 意性图示。图1的主题有效地图示该电路的部分PD和TX的实施例。
[0095] 本领域技术人员将理解该基本电路示意图的许多变化/补充是可能的，例如在布 局中包括各种电容器。他也将理解本发明的CMOS传感器不一定必须用在4T体系结构中； 例如，它也能够用在例如下面参考文献中阐述的类型的3T结构或者5T结
[00巧]关于CVD、Μ邸和ALD的一些一般信息，可参考下面的维基百科链接：
[0056] http://en.wikipedia.org/wiki/Chemicalvapordeposition
[0057]http://en.wikipedia.orR/wiki/Molecular beam epitaxy
[0058] http://en.wikipedia.orR/wiki/Atomiclayerdeposition
[0059] 本发明的传感器特别适合于每个像素包括（至少）4个晶体管的设计。例如，运些 包括所谓的4Τ、5Τ和6T设计。然而，原则上，本发明也可W应用于其他体系结构，诸如例如 3Τ设计。
[0060] 应当注意的是，不要将本发明的结构和性质与可能看起来类似但事实上非常不同 的现有技术的描述混淆。例如：
[006。 （a)在US2010/203667Α1中，块体晶体晶格损伤（"位移损伤"）出现在器件制造 期间，尤其是作为离子注入过程的结果而出现。运种损伤通过在制造期间应用快速热退火 (RTA)使晶格驰豫回到其标称的几何结构来解决。没有使用依据本发明的棚薄膜。也没有 提到使用器件探测福射中的后制造（post-manu化cture)造成的离子损伤。该现有技术文 献的RTA过程不能用来解决后制造传感器中的离子损伤，因为退火过程中设及的溫度（~ 800-1200°C)会损伤完成/封装的传感器的许多部件。
[0062] 化）在Agata§aki(i等人的Boron-layersiliconphotodiodesforhi曲-effici encylow-energyelectrondetection，SolidStateElectronics65 (2011)，第 38-44 页，ISSN0038-1101的文章中，薄的棚层用作光电二极管中的入射窗口（顶层）和阳极。与 本发明不同，该现有技术的棚层不被厚的ILD氧化物层覆盖；运是合乎逻辑的，因为运样的 氧化物层会吸收低能量电子，该低能量电子是运篇现有技术文献所要探测的。运篇现有技 术文献中的存在于棚层之上的任何薄膜必要地是很薄的，并且起着保护、吸收体或者填充 物薄膜的作用。该现有技术的棚层仅用于减少由于界面陷阱引起的暗电流增加：该棚层不 (并且不能够）用于解决覆盖的厚氧化物层中福射诱导的固定正电荷的影响，因为该棚层 不具有运样的层。事实上，§aki0的文章通过规定其隔离的氧化物层必须不被暴露到福射而 明确指出偏离本发明。
[0063] (C化P2346094A1中的器件与文献化）中的器件相似。棚层被Si〇2层覆盖，该Si〇2 层很薄（厚度约为10-200nm)W便最小化死层厚度。再一次，相对低能量的福射被探测，并 且（因此）没有提到在所述氧化物层中的福射损伤。
[0064] (d)在W0 2014/067754A2中，棚层沉积在P型娃外延层而不是p 渗杂钉扎层上。 然后，该棚层被二氧化娃层覆盖，该二氧化娃层作为（纳米）薄的抗反射涂层而不是（微 米）厚的ILD。因为该二氧化娃层是如此之薄（特定要求，用W能够实现隧穿），所W没有 固定的正电荷的形成将出现在该层之中。如W上的情况化）那样，该棚层因此仅用作免 于界面陷阱的福射硬化物化ardener)，并且不解决厚的覆盖氧化物中的正电荷形成；事实 上，文献（d)中的器件不能够用运样的厚氧化物工作，因为其会阻碍所述器件依赖的隧穿 效应。
[0065] 一般而言，应当记得的是，产生于薄氧化物覆盖层中的正电荷将相对迅速地消散， 使得它们典型地趋向于引起相对少的关注。另一方面，在厚ILD氧化物层中的正电荷将趋 向于持续一段更长得多的时间，并且因此将需要被有效地解决。当若干运样的层与插入 的金属层堆叠在交错的夹层结构中时，运种情况就进一步加剧，因此导致甚至更大的累积 的氧化物厚度。对于高能量入射福射，例如典型地在TEM中使用的电子（例如，具有高达 300keV的能量）和从CPM中的被福照的样品发射的X射线（并且例如在邸X狂射线能量散 射谱）研究中使用），该问题变得甚至更大的问题。
【附图说明】
[0066] 现在，本发明将在示例实施例和附带的示意图的基础上进行更加详细地阐释，在 附图中：
[0067]图1表示依据本发明的像素化CMOS福射传感器的实施例的部分的横截面图。
[006引图2描绘针对典型的4T(四晶体管）CMOS传感器设计的电路图。
[0069] 图3表示在暴露到给定的高能量电子剂量之后，依据现有技术（方形）和本发明 (Ξ角形）的测试福射传感器的漏电流-施加电压的图表。
[0070]图4表示其中能够采用依据本发明的福射传感器的带电粒子显微镜的纵向横截 面图。
[0071] 在附图中，其中相关、相应的部分使用相应的附图标记来指示。应当注意的是，通 常附图不是成比例的。
【具体实施方式】
[0072]连施俩I1
[0073] 图1表示依据本发明的像素化CMOS福射传感器3的实施例的部分的横截面图。图 中所描绘的层状结构包括W下部分/方面：
[0074] 5:p型Si基底，例如渗杂有少量B的Si晶体。
[00巧]7 :p型基底5内的η渗杂区域。
[0076] 9:(至少部分）覆盖η渗杂区域7的的参杂层（"钉扎层"）。
[0077] 11:(至少部分）覆盖的参杂层9的SiO怎。
[007引13 :沉积在的参杂层9和SiOJ1 11之间的棚薄膜。
[0079] 组件5-13组成钉扎光电二极管结构PD。在运种类型的现有技术结构中，没有棚薄 膜13,并且层11直接位于层9的顶上。
[0080] 在图的右边，一些辅助结构是可见的，该辅助结构将在下面的实施例2/图2的上 下文中更好理解。特别地，描绘了转移栅极晶体管TX，其包括下面（附加的）部分/方面：
[0081] 15 :n渗杂浮置扩散层。
[0082] 17:栅极氧化物层。
[008引 19:多晶娃层。
[0084] 21 :所谓的间隔部（spacer)，例如包括SiN(氮化娃）。
[0085] 使用时，福射（诸如例如电子、光子或者离子流）将撞击到SiOjl11上。如W上 阐述的，结构9和11之间的棚薄膜13的存在用于填充能够由于层9的Si晶格和层11的 SiOy晶格之间失配而产生的悬键位置，因此降低载流子陷阱/漏电流的出现。棚薄膜13还 将钉扎层9屏蔽使其免于SiOjl11中的（福照诱发的）正电荷累积。实际上，棚薄膜13 可W被视为针对传感器3的"福射屏蔽"或者"福射硬化薄膜"，在于它（最终）减轻能够由 福照的效应产生的不良效应。
[0086] 连施俩I2
[0087] 图2描绘针对（单像素的）典型4T(四晶体管）CMOS传感器设计的电路图。该图 包括下面部分/方面：
[008引 PD:钉扎光电二极管。
[0089]TX:转移栅极晶体管。
[0090]RST:复位晶体管。
[0091]SF:源极跟随器晶体管。
[0092]RS:行选择晶体管。
[0093]Vdd:供电电压。
[0094] 感测操作期间的钉扎光电二级管PD的福照通过从左边撞击它的的虚线箭头来示 意性图示。图1的主题有效地图示该电路的部分PD和TX的实施例。
[0095] 本领域技术人员将理解该基本电路示意图的许多变化/补充是可能的，例如在布 局中包括各种电容器。他也将理解本发明的CMOS传感器不一定必须用在4T体系结构中； 例如，它也能够用在例如下面参考文献中阐述的类型的3T结构或者5T结
再多了解一些
本文用于企业家、创业者技术爱好者查询，结果仅供参考。