的曲线图为隔膜部20的宽度(俯视视角中从隔膜的缘部到对置的缘部的距离)为150 μm、隔膜部20的厚度为3 μπι的情况下的模拟结果。在此，“距离X”是以凹部24的底部的外周缘241 (图4中的“0”的位置)为基准朝向隔膜部20的外侧的距离，并将其外侧设为“ ”，内侧设为另外，图5中的“灵敏度比”(Sp/St)为图6所示的气压灵敏度(Sp)与图7所示的温度灵敏度(St)之比。
[0102]在本实施方式中，遍及凹部24的底部的外周缘的整周而距离X为恒定。因此，通过使距离X满足前述的范围，能够有效地减少布线层62、64的变形向隔膜部20 (薄壁部)传递的现象。此外，在凹部24的底部的外周缘241的周方向上的一部分，可以具有与布线层62的内周面的基板2侧的端部621之间的距离不同的部分，距离也可以偏离前述的范围。
[0103]另外，在物理量传感器1中，如上所述由于布线层62、64含有金属构成，因此能够形成气密性优异的空穴部S。
[0104]在此，作为布线层62、64的构成材料使用的金属优选为铝、钛或者氮化钛。这些金属与半导体制造工序的亲和性高。因此，能够比较简单地形成高精度的空穴部S。
[0105]另外，通过模拟而可以确认，在隔膜部20的厚度处于lym以上8 μπι以下的范围内、隔膜部20的宽度处于50 μ m以上300 μ m以下的范围内的情况下，也能够得到与图5所示的结果相同的结果。
[0106]由此可见，隔膜部20的厚度优选为处于1 μ m以上8 μ m以下的范围内，另外，隔膜部20的宽度优选为处于50 μ m以上300 μ m以下的范围内。换言之，隔膜部20的厚度相对于距离X优选为0.1倍以上0.8倍以下，另外，隔膜部20的宽度相对于距离X优选为5倍以上30倍以下。
[0107]物理量传感器的制造方法
[0108]接下来，对于物理量传感器1的制造方法进行简单说明。
[0109]图8以及图9为表示图1所示的物理量传感器的制造工序的图。以下，基于这些图对物理量传感器1的制造方法进行说明。
[0110]变形检测元件形成工序
[0111]首先，如图8(a)所示，准备作为SOI基板的半导体基板21。
[0112]此外，向半导体基板21的硅层213渗杂(离子注入)磷(η型)或者硼(ρ型)等杂质，由此如图8(b)所示，形成多个压敏电阻元件5以及布线214。
[0113]例如，当以 80keV进行硼的离子注入的情况下，对于压敏电阻元件5的离子注入浓度为IX 1014atoms/cm2左右。另外，对于布线214的离子注入浓度多于压敏电阻元件5。例如，当以lOkeV进行硼的离子注入的情况下，对于布线214的离子注入浓度为5X1015atoms/cm2左右。另外，在进行上述的离子注入后，例如，在1000°C左右进行20分钟左右的退火。
[0114]绝缘膜等形成工序
[0115]接下来，如图8(c)所示，在硅层213上依次形成绝缘膜22、绝缘膜23以及阶梯形成层3。
[0116]绝缘膜22、23的形成例如可分别通过溅射法、CVD法等来进行。阶梯形成层3例如可通过如下步骤形成，即:通过溅射法、CVD法等成膜多晶硅，然后根据需要向该膜渗杂(离子注入)磷、硼等杂质，然后通过蚀刻刻画图案。
[0117]层间绝缘膜.布线层形成工序
[0118]接下来，如图8(d)所示，在绝缘膜23上依次形成牺牲层41、布线层62、牺牲层42以及布线层64。
[0119]该牺牲层41、42分别通过后述的空穴部形成工序将部分除去，且剩余部分成为层间绝缘膜61、63。牺牲层41、42的形成分别通过如下步骤进行，S卩:通过溅射法、CVD法等形成硅氧化膜，通过蚀刻对该硅氧化膜刻画图案。
[0120]另外，牺牲层41、42的厚度均不受特别限定，例如可形成为1500nm以上5000nm以下左右。
[0121]另外，布线层62、64的形成例如分别通过如下步骤进行，S卩:在通过溅射法、CVD法等形成由铝构成的层后，进行刻画图案处理。
[0122]在此，布线层62、64的厚度均不受特别限定，例如可形成为300nm以上900nm以下左右。
[0123]这样的由牺牲层41、42以及布线层62、64构成的层叠构造，使用通常的CMOS工序形成，其层叠数可根据需要适当设定。即，存在根据需要层叠更多的牺牲层、布线层的情况。
[0124]空穴部形成工序
[0125]接下来，除去牺牲层41、42的一部分，由此如图9(e)所示，在绝缘膜23与覆盖层641之间形成空穴部S (腔室)。由此，形成层间绝缘膜61、63。
[0126]空穴部S的形成通过利用穿过形成于覆盖层641上的多个细孔642的蚀刻而除去牺牲层41、42的一部分来进行。在此，作为该蚀刻，当使用湿式蚀刻的情况下，从多个细孔642供给氟酸、缓冲氟酸等蚀刻液，当使用干式蚀刻的情况下，从多个细孔642供给氢氟酸气体等蚀刻气体。当进行这样的蚀刻时，绝缘膜23作为蚀刻截止层而发挥功能。另外，由于绝缘膜23具有对蚀刻液的耐性，因此对于绝缘膜23而言还具有保护下侧的结构部(例如，绝缘膜22、压敏电阻元件5、布线214等)不受蚀刻液影响的功能。
[0127]在此，在该蚀刻之前，通过溅射法、CVD法等形成表面保护膜65。由此，在该蚀刻时，能够保护牺牲层41、42的作为层间绝缘膜61、62的部分。作为表面保护膜65的构成材料，例如可举出硅氧化膜、硅氮化膜、聚酰亚胺膜、环氧树脂膜等具有用于保护元件不受水分、灰尘、伤害等影响的耐性的膜，其中，优选使用硅氮化膜。表面保护膜65的厚度不受特别限定，例如为500nm以上2000nm以下左右。
[0128]密封工序
[0129]接下来，如图9(f)所示，通过溅射法、CVD法等而在覆盖层641上形成由硅氧化膜、硅氮化膜、Al、Cu、W、T1、TiN等金属膜等构成的密封层66，并对各细孔642进行密封。由此，空穴部S被密封层66密封，从而得到层叠构造体6。
[0130]在此，密封层66的厚度不受特别限定，例如，为lOOOnm以上5000nm以下左右。
[0131]隔膜形成工序
[0132]接下来，在根据需要而对硅层211的下面进行磨削后，通过蚀刻而除去(加工)硅层211的下面的一部分，从而如图9(g)所示形成凹部24。由此，形成经由空穴部S与覆盖层641对置的隔膜部20。
[0133]在此，当除去硅层211的下面的一部分时，氧化硅层212作为蚀刻截止层发挥功能。由此，能够高精度地规定隔膜部20的厚度。
[0134]此外，作为除去硅层211的下面的一部分的方法，可以为干式蚀刻，也可以为湿式蚀刻等。
[0135]通过以上的工序能够制造物理量传感器1。
[0136]第2实施方式
[0137]接下来，对于本发明的第2实施方式进行说明。
[0138]图10为表示本发明的第2实施方式的物理量传感器的剖视图。图11为表示图10所示的物理量传感器的压敏电阻元件(传感器元件)以及侧壁部的配置的俯视图，图12为表示包括图10所示的物理量传感器的压敏电阻元件的电桥电路的图。
[0139]以下，对于本发明的第2实施方式进行说明，但围绕与前述的实施方式不同之处进行说明，对于相同的事项省略其说明。
[0140]第2实施方式除了具有多个隔膜部以外，与前述的第1实施方式相同。
[0141]图10所示的物理量传感器1A在相同的基板2A设置多个隔膜部20。S卩，基板2A具有多个凹部24。在本实施方式中，如图11所示，4个隔膜部20呈矩阵状配置，在各个隔膜部20上配置有压敏电阻元件5a、5b、5c、5d。这样的物理量传感器1A在每个隔膜部20中具有4个单元la、lb、lc、Id。
[0142]这样的4个单元la、lb、lc、Id的压敏电阻元件5a、5b、5c、5d构成图12所示的电桥电路70 (电电桥电路)。在该电桥电路70上连接有供给驱动电压AVDC的驱动电路(未图示)。此外，在电桥电路70中，与压敏电阻元件5a、5b、5c、5d的电阻值变化相应的信号被作为电位差Vout输出。由此，伴随于小型化的进行尽管每一个压敏电阻元件5所占的面积减小，但通过串联连接的多个压敏电阻元件5的相加而能够增大面积。因此，能够降低1/f噪声，并提高受压灵敏度(检测灵敏度)。因此，尽管实现小型化，却能够提高S/N比。
[0143]另外，在俯视视角中，多个隔膜部20与一个空穴部S重叠。在此，如图11所示，在俯视视角中，布线层62的内壁面的基板2A侧的端部621A位于与多个凹部24的底部的外周缘241相比靠外侧的位置处(包含多个凹部24)。S卩，在俯视观察时，各凹部24的底部的外周缘241位于与布线层62的内壁面的基板2A侧的端部621A相比靠隔膜部20的中心侧的位置处。由此，能够减少布线层62、64的变形向隔膜部20 (薄壁部)传递的现象。因此，物理量传感器1A具有优异的温度特性。
[0144]另外，在俯视观察时，凹部24的底部的外周缘241 (不与其他凹部24的外周缘241邻接的边的部分)与布线层62的内周面的基板2A侧的端部621A之间的距离X，优选为0.1 μπι以上25 μ m以下，更优选为5 μπι以上20 μπι以下，进一步优选为5 μπι以上15 μπι以下。由此，能够有效地减少布线层62、64的变形向隔膜部20传递的现象。
[0145]2.压力传感器
[0146]接下来，对于具有本发明的物理量传感器的压力传感器(本发明的压力传感器)进行说明。图13为表示本发明的压力传感器的一个示例的剖视图。
[0147]如图13所示，本发明的压力传感器100具有物理量传感器1、收纳物理量传感器1的框体101、将从物理量传感器1得到的信号运算为压力数据的运算部102。物理量传感器1经由布线103而与运算部102电连接。
[0148]物理量传感器1通过未图示的固
[0102]在本实施方式中，遍及凹部24的底部的外周缘的整周而距离X为恒定。因此，通过使距离X满足前述的范围，能够有效地减少布线层62、64的变形向隔膜部20 (薄壁部)传递的现象。此外，在凹部24的底部的外周缘241的周方向上的一部分，可以具有与布线层62的内周面的基板2侧的端部621之间的距离不同的部分，距离也可以偏离前述的范围。
[0103]另外，在物理量传感器1中，如上所述由于布线层62、64含有金属构成，因此能够形成气密性优异的空穴部S。
[0104]在此，作为布线层62、64的构成材料使用的金属优选为铝、钛或者氮化钛。这些金属与半导体制造工序的亲和性高。因此，能够比较简单地形成高精度的空穴部S。
[0105]另外，通过模拟而可以确认，在隔膜部20的厚度处于lym以上8 μπι以下的范围内、隔膜部20的宽度处于50 μ m以上300 μ m以下的范围内的情况下，也能够得到与图5所示的结果相同的结果。
[0106]由此可见，隔膜部20的厚度优选为处于1 μ m以上8 μ m以下的范围内，另外，隔膜部20的宽度优选为处于50 μ m以上300 μ m以下的范围内。换言之，隔膜部20的厚度相对于距离X优选为0.1倍以上0.8倍以下，另外，隔膜部20的宽度相对于距离X优选为5倍以上30倍以下。
[0107]物理量传感器的制造方法
[0108]接下来，对于物理量传感器1的制造方法进行简单说明。
[0109]图8以及图9为表示图1所示的物理量传感器的制造工序的图。以下，基于这些图对物理量传感器1的制造方法进行说明。
[0110]变形检测元件形成工序
[0111]首先，如图8(a)所示，准备作为SOI基板的半导体基板21。
[0112]此外，向半导体基板21的硅层213渗杂(离子注入)磷(η型)或者硼(ρ型)等杂质，由此如图8(b)所示，形成多个压敏电阻元件5以及布线214。
[0113]例如，当以 80keV进行硼的离子注入的情况下，对于压敏电阻元件5的离子注入浓度为IX 1014atoms/cm2左右。另外，对于布线214的离子注入浓度多于压敏电阻元件5。例如，当以lOkeV进行硼的离子注入的情况下，对于布线214的离子注入浓度为5X1015atoms/cm2左右。另外，在进行上述的离子注入后，例如，在1000°C左右进行20分钟左右的退火。
[0114]绝缘膜等形成工序
[0115]接下来，如图8(c)所示，在硅层213上依次形成绝缘膜22、绝缘膜23以及阶梯形成层3。
[0116]绝缘膜22、23的形成例如可分别通过溅射法、CVD法等来进行。阶梯形成层3例如可通过如下步骤形成，即:通过溅射法、CVD法等成膜多晶硅，然后根据需要向该膜渗杂(离子注入)磷、硼等杂质，然后通过蚀刻刻画图案。
[0117]层间绝缘膜.布线层形成工序
[0118]接下来，如图8(d)所示，在绝缘膜23上依次形成牺牲层41、布线层62、牺牲层42以及布线层64。
[0119]该牺牲层41、42分别通过后述的空穴部形成工序将部分除去，且剩余部分成为层间绝缘膜61、63。牺牲层41、42的形成分别通过如下步骤进行，S卩:通过溅射法、CVD法等形成硅氧化膜，通过蚀刻对该硅氧化膜刻画图案。
[0120]另外，牺牲层41、42的厚度均不受特别限定，例如可形成为1500nm以上5000nm以下左右。
[0121]另外，布线层62、64的形成例如分别通过如下步骤进行，S卩:在通过溅射法、CVD法等形成由铝构成的层后，进行刻画图案处理。
[0122]在此，布线层62、64的厚度均不受特别限定，例如可形成为300nm以上900nm以下左右。
[0123]这样的由牺牲层41、42以及布线层62、64构成的层叠构造，使用通常的CMOS工序形成，其层叠数可根据需要适当设定。即，存在根据需要层叠更多的牺牲层、布线层的情况。
[0124]空穴部形成工序
[0125]接下来，除去牺牲层41、42的一部分，由此如图9(e)所示，在绝缘膜23与覆盖层641之间形成空穴部S (腔室)。由此，形成层间绝缘膜61、63。
[0126]空穴部S的形成通过利用穿过形成于覆盖层641上的多个细孔642的蚀刻而除去牺牲层41、42的一部分来进行。在此，作为该蚀刻，当使用湿式蚀刻的情况下，从多个细孔642供给氟酸、缓冲氟酸等蚀刻液，当使用干式蚀刻的情况下，从多个细孔642供给氢氟酸气体等蚀刻气体。当进行这样的蚀刻时，绝缘膜23作为蚀刻截止层而发挥功能。另外，由于绝缘膜23具有对蚀刻液的耐性，因此对于绝缘膜23而言还具有保护下侧的结构部(例如，绝缘膜22、压敏电阻元件5、布线214等)不受蚀刻液影响的功能。
[0127]在此，在该蚀刻之前，通过溅射法、CVD法等形成表面保护膜65。由此，在该蚀刻时，能够保护牺牲层41、42的作为层间绝缘膜61、62的部分。作为表面保护膜65的构成材料，例如可举出硅氧化膜、硅氮化膜、聚酰亚胺膜、环氧树脂膜等具有用于保护元件不受水分、灰尘、伤害等影响的耐性的膜，其中，优选使用硅氮化膜。表面保护膜65的厚度不受特别限定，例如为500nm以上2000nm以下左右。
[0128]密封工序
[0129]接下来，如图9(f)所示，通过溅射法、CVD法等而在覆盖层641上形成由硅氧化膜、硅氮化膜、Al、Cu、W、T1、TiN等金属膜等构成的密封层66，并对各细孔642进行密封。由此，空穴部S被密封层66密封，从而得到层叠构造体6。
[0130]在此，密封层66的厚度不受特别限定，例如，为lOOOnm以上5000nm以下左右。
[0131]隔膜形成工序
[0132]接下来，在根据需要而对硅层211的下面进行磨削后，通过蚀刻而除去(加工)硅层211的下面的一部分，从而如图9(g)所示形成凹部24。由此，形成经由空穴部S与覆盖层641对置的隔膜部20。
[0133]在此，当除去硅层211的下面的一部分时，氧化硅层212作为蚀刻截止层发挥功能。由此，能够高精度地规定隔膜部20的厚度。
[0134]此外，作为除去硅层211的下面的一部分的方法，可以为干式蚀刻，也可以为湿式蚀刻等。
[0135]通过以上的工序能够制造物理量传感器1。
[0136]第2实施方式
[0137]接下来，对于本发明的第2实施方式进行说明。
[0138]图10为表示本发明的第2实施方式的物理量传感器的剖视图。图11为表示图10所示的物理量传感器的压敏电阻元件(传感器元件)以及侧壁部的配置的俯视图，图12为表示包括图10所示的物理量传感器的压敏电阻元件的电桥电路的图。
[0139]以下，对于本发明的第2实施方式进行说明，但围绕与前述的实施方式不同之处进行说明，对于相同的事项省略其说明。
[0140]第2实施方式除了具有多个隔膜部以外，与前述的第1实施方式相同。
[0141]图10所示的物理量传感器1A在相同的基板2A设置多个隔膜部20。S卩，基板2A具有多个凹部24。在本实施方式中，如图11所示，4个隔膜部20呈矩阵状配置，在各个隔膜部20上配置有压敏电阻元件5a、5b、5c、5d。这样的物理量传感器1A在每个隔膜部20中具有4个单元la、lb、lc、Id。
[0142]这样的4个单元la、lb、lc、Id的压敏电阻元件5a、5b、5c、5d构成图12所示的电桥电路70 (电电桥电路)。在该电桥电路70上连接有供给驱动电压AVDC的驱动电路(未图示)。此外，在电桥电路70中，与压敏电阻元件5a、5b、5c、5d的电阻值变化相应的信号被作为电位差Vout输出。由此，伴随于小型化的进行尽管每一个压敏电阻元件5所占的面积减小，但通过串联连接的多个压敏电阻元件5的相加而能够增大面积。因此，能够降低1/f噪声，并提高受压灵敏度(检测灵敏度)。因此，尽管实现小型化，却能够提高S/N比。
[0143]另外，在俯视视角中，多个隔膜部20与一个空穴部S重叠。在此，如图11所示，在俯视视角中，布线层62的内壁面的基板2A侧的端部621A位于与多个凹部24的底部的外周缘241相比靠外侧的位置处(包含多个凹部24)。S卩，在俯视观察时，各凹部24的底部的外周缘241位于与布线层62的内壁面的基板2A侧的端部621A相比靠隔膜部20的中心侧的位置处。由此，能够减少布线层62、64的变形向隔膜部20 (薄壁部)传递的现象。因此，物理量传感器1A具有优异的温度特性。
[0144]另外，在俯视观察时，凹部24的底部的外周缘241 (不与其他凹部24的外周缘241邻接的边的部分)与布线层62的内周面的基板2A侧的端部621A之间的距离X，优选为0.1 μπι以上25 μ m以下，更优选为5 μπι以上20 μπι以下，进一步优选为5 μπι以上15 μπι以下。由此，能够有效地减少布线层62、64的变形向隔膜部20传递的现象。
[0145]2.压力传感器
[0146]接下来，对于具有本发明的物理量传感器的压力传感器(本发明的压力传感器)进行说明。图13为表示本发明的压力传感器的一个示例的剖视图。
[0147]如图13所示，本发明的压力传感器100具有物理量传感器1、收纳物理量传感器1的框体101、将从物理量传感器1得到的信号运算为压力数据的运算部102。物理量传感器1经由布线103而与运算部102电连接。
[0148]物理量传感器1通过未图示的固
再多了解一些
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