非易失性静态随机存储单元和非易失性静态随机存储器
本技术涉及集成电路，更具体地，涉及一种非易失性静态随机存储单元和非易失性静态随机存储器。
背景技术：
1、随着技术的不断发展，消费市场对于微处理器和片上系统（system on a chip，soc）高速低功耗同时保证高性能的需求日益增加，以满足更强大的功能需求。根据预测，在微处理器和片上系统中，未来将会有90％以上的面积被嵌入式存储器占据。
2、易失性存储器包括：动态随机存储器（dynamic random access memory，dram）和静态随机存储器（static random access memory，sram）。dram不易集成到片上系统中，需要非常特殊的工艺支持以及需要多个电源电压。sram与传统互补金属氧化物半导体（complementary metal-oxide-semiconductor，cmos）工艺兼容，且具备读写速度快、功耗低的优势，长期作为高速缓存等场景的核心存储器件；但sram掉电后数据不能保存，并且随着特征尺寸的缩小，cmos管的泄漏电流增加，使得sram静态功耗增加，极大限制了其在断电数据保护、低功耗待机场景中的应用。
3、为了解决这个问题，研究人员将sram与非易失性存储器（non-volatile memory，nvm）结合构成了nvsram。nvsram分为单宏和双宏结构。双宏结构通过数据总线，实现sram与片外flash的数据逐字搬运，大幅度增加延迟和能耗。单宏结构是在一个单元内，通过堆叠技术集成了一个sram单元和新型存储器件，从而实现快速并行化的数据备份和数据恢复操作，减小了面积，大幅降低了数据备份与恢复的延时和能耗。传统的非易失性存储器包括电擦除可编程存储器（eeprom）、闪存（flash），存在速度慢、功耗高、不与cmos兼容等问题。而新型存储器中rram有非易失性、存取速度快、多值存储能力、抗辐照能力强以及与cmos工艺兼容性好等优点，所以选择rram作为非易失性器件与sram单宏结构结合。
技术实现思路
1、有鉴于此，本技术实施例提供了一种非易失性静态随机存储单元和非易失性静态随机存储器。
2、本技术实施例的一个方面提供了一种非易失性静态随机存储单元，包括存储晶体管组、读写辅助结构和非阻型开关器件的功能性特定晶体管结构；
3、读写辅助结构包括第一传输晶体管、第二传输晶体管、第一读取晶体管和第二读取晶体管，非阻型开关器件的功能性特定晶体管结构包括选通管和阻变随机存储器；
4、第一传输晶体管的第一端连接位线，第一传输晶体管的第二端连接存储晶体管组的存储节点；
5、第二传输晶体管的第一端连接存储晶体管组的反相存储节点，第二传输晶体管的第二端连接反相位线；
6、第一读取晶体管的第一端连接第二传输晶体管的第二端，第一读取晶体管的第二端连接第二读取晶体管的第一端，第一读取晶体管的控制端连接存储晶体管组的存储节点；
7、第二读取晶体管的第二端连接调节端信号线；
8、选通管的第一端连接存储节点，选通管的第二端连接阻变随机存储器的底电极；
9、阻变随机存储器的顶电极连接存储信号线。
10、根据本技术的实施例，存储晶体管组包括第一上拉晶体管、第二上拉晶体管、第一下拉晶体管、第二下拉晶体管、接地使能晶体管和写辅助晶体管，存储节点为第一上拉晶体管的第二端和第一下拉晶体管的第一端之间的节点，反相存储节点为第二上拉晶体管的第二端和第二下拉晶体管的第一端之间的节点；
11、第一上拉晶体管的第一端连接第二上拉晶体管的第一端；第一上拉晶体管的第二端连接第一下拉晶体管的第一端；
12、第二上拉晶体管的第二端连接第二下拉晶体管的第一端；
13、第一下拉晶体管的第二端连接接地使能晶体管的第一端和辅助晶体管的第一端；
14、第二下拉晶体管的第二端连接地；
15、接地使能晶体管的第二端连接地；
16、写辅助晶体管的第二端连接调节端信号线；
17、第二上拉晶体管的控制端与第二下拉晶体管的控制端连接至存储节点；
18、第一上拉晶体管的控制端和第一下拉晶体管的控制端连接至反相存储节点。
19、根据本技术的实施例，非易失性静态随机存储单元配置为将高电平写入存储节点和将低电平写入反相存储节点；
20、其中，在第一传输晶体管的控制端、第二传输晶体管的控制端和位线连接高电平、反相位线与调节端信号线连接低电平的情况下，存储节点由低电平抬高至阈值电压以上，第一读取晶体管导通，反相存储节点向调节端信号线放电至低电平。
21、根据本技术的实施例，非易失性静态随机存储单元还配置为将低电平写入存储节点和将高电平写入反相存储节点；
22、其中，在第一传输晶体管的控制端、第二传输晶体管的控制端、反相位线与调节端信号线连接高电平，位线连接低电平的情况下，存储节点由高电平降低至阈值电压以下，第一读取晶体管由导通变为截止，调节端信号线和反相位线向反相存储节点充电至高电平。
23、根据本技术的实施例，非易失性静态随机存储单元还配置为通过反相位线读出反相存储节点的低电平；
24、其中，在控制信号的作用下，将反相位线预充电至高电平，导通第二读取晶体管，第一读取晶体管的控制端为高电平导通，以使反相位线放电至低电平。
25、根据本技术的实施例，非易失性静态随机存储单元还配置为通过反相位线读出反相存储节点的高电平；
26、其中，在控制信号的作用下，将反相位线预充电至高电平，导通第二读取晶体管，第一读取晶体管的控制端为低电平截止，以使反相位线保持高电平。
27、根据本技术的实施例，性静态随机存储单元还配置为将存储节点与反相存储节点的高电平转换为阻变随机存储器的高阻态，以及将存储节点与反相存储节点的低电平转换为阻变随机存储器的低阻态。
28、根据本技术的实施例，在存储节点的待备份的数据为高电平的情况下，将存储信号线连接低电平，使得阻变随机存储器复位为高阻态，将存储信号线连接置位电压，使得阻变随机存储器的阻值保持不变，存储节点的高电平转换为阻变随机存储器的高阻态；
29、在存储节点的备份数据为低电平的情况下，将存储信号线连接低电平，使得阻变随机存储器的阻值不变，将存储信号线连接置位电压，使得阻变随机存储器置位为低阻态，存储节点的低电平转换为阻变随机存储器的低阻态。
30、根据本技术的实施例，非易失性静态随机存储单元还配置为将阻变随机存储器的高阻态转换为存储节点与反相存储节点的高电平，以及将阻变随机存储器的低阻态转换为存储节点与反相存储节点的低电平；
31、其中，通过调节端信号线将存储节点预充电为高电平；导通选通管，存储信号线连接低电平以使存储节点通过阻变随机存储器放电，导通第二传输晶体管，反相位线连接高电平向反相存储节点充电；
32、在阻变随机存储器为高阻态的情况下，存储节点保持预充电的高电平；
33、在阻变随机存储器为低阻态的情况下，存储节点放电为低电平。
34、本技术实施例的另一个方面提供了一种非易失性静态随机存储器，非易失性静态随机存储器包括多个如上述的非易失性静态随机存储单元，多个非易失性静态随机存储单元呈阵列排布。
35、根据本技术的实施例，采用接地使能晶体管与第一下拉晶体管堆叠，减小了漏电流，降低保持功耗；采用反相位线、第一读取晶体管、第二读晶体管、调节端信号线组成支路的单端读方式，隔离与存储节点和反相存储节点的放电路径，提高了读静态噪声容限和降低了读功耗；复用反相位线、第一读取晶体管、第二读晶体管、调节端信号线组成支路作为写辅助路径加速位线与反相位线电平分别存储节点与反相存储节点的速度，也降低了写功耗。