运用于非易失性存储器的驱动电压供应电路及其控制方法与流程

本发明涉及一种电压供应电路，且特别涉及一种运用于非易失性存储器的驱动电压供应电路及其相关控制方法。

背景技术：

1、众所周知，非易失性存储器在电源停止供应后仍可持续地记录数据，因此非易失性存储器已经广泛地运用在各式电子装置中。一般来说，非易失性存储器中包括一记忆胞阵列(memory cell array)，记忆胞阵列由多个记忆胞所组成。

2、请参照图1a与图1b，其所绘示为非易失性存储器的记忆胞以及记忆胞阵列。其中，记忆胞c1包括一开关元件(switching device)与一存储元件(storage device)。举例来说，开关元件为一选择晶体管msel，存储元件为一浮动栅晶体管mf。

3、如图1a所示，记忆胞c1包括包括一浮动栅晶体管mf与一选择晶体管msel。浮动栅晶体管mf的第一源/漏端(source/drain terminal)连接至源极线sl。选择晶体管msel的第一源/漏端连接至浮动栅晶体管mf的第二源/漏端，选择晶体管msel的栅极端连接至字线wl，选择晶体管msel的第二源/漏端连接至位线bl。再者，抹除电容(erase capacitor)c，连接在浮动栅晶体管mf的浮动栅极与抹除线(erase line，el)之间。

4、记忆胞c1为一种多次编程记忆胞(multi-time programmable memory cell，简称mtp记忆胞)。也就是说，可对记忆胞c1进行编程动作、抹除动作与读取动作。

5、在编程动作时，适当的偏压至记忆胞c1，可以控制热载子(hot carrier)注入浮动栅晶体管mf的浮动栅极或者不注入浮动栅晶体管mf的浮动栅极。其中，热载子为电子。当浮动栅晶体管mf的浮动栅极存储热载子时，记忆胞c1可视为第一存储状态(编程状态)。当浮动栅晶体管mf的浮动栅极未存储热载子时，记忆胞c1可视为第二存储状态(抹除状态)。

6、举例来说，在编程动作时，提供编程电压(program voltage，vpp)至源极线sl，提供开启电压(on voltage)至字线wl，提供接地电压(0v)至位线bl时，记忆胞c1产生编程电流。再者，编程电流中的热载子经由浮动栅晶体管mf的沟道区域(channel region)注入浮动栅极，使得记忆胞c1成为第一存储状态(编程状态)。

7、在抹除动作时，提供适当的偏压至记忆胞c1，使得记忆胞c1成为抹除状态。举例来说，在抹除动作时，提供抹除电压(erase voltage，vee)至抹除线el。因此，热载子经由抹除电容c移动至抹除线el并退出(eject)浮动栅极，使得记忆胞c1成为第二存储状态(抹除状态)。

8、在读取动作时，提供适当的偏压至记忆胞c1，使得记忆胞c1产生读取电流，而根据读取电流的大小即可判断记忆胞c1的存储状态。举例来说，在读取动作时，提供读取电压(read voltage，vrd)至源极线sl、开启电压至字线wl、接地电压至位线bl与抹除线el。当记忆胞c1为第一存储状态(编程状态)时，读取电流会较小几乎等于零。当记忆胞c1为第二存储状态(抹除状态)时，读取电流较大。因此，将记忆胞c1的位线bl连接至感测电路(sensingcircuit)，即可根据读取电流的大小来判断记忆胞c1为第一存储状态(编程状态)或者第二存储状态(抹除状态)。

9、如图1b所示，非易失性存储器的记忆胞阵列由4×4个记忆胞ca~cp所组成，每个记忆胞ca~cp的结构相同于图1a的记忆胞c1。再者，4×4个记忆胞ca~cp被区分为二个扇区(sector)，连接至对应的抹除线el1、el2。

10、第一列的4记忆胞ca~cd连接至字线wl1、源极线sl、抹除线el1以及对应的位线bl1~bl4。类似地，第二列的4记忆胞ce~ch连接至字线wl2、源极线sl、抹除线el1以及对应的位线bl1~bl4。也就是说，第一列与第二列的记忆胞ca~ch属于第一扇区。

11、再者，第三列的4记忆胞ci~cl连接至字线wl3、源极线sl、抹除线el2以及对应的位线bl1~bl4。第四列的4记忆胞cm~cp连接至字线wl4、源极线sl2、抹除线el以及对应的位线bl1~bl4。也就是说，第三列与第四列的记忆胞ci~cp属于第二扇区。

12、另外，提供适当的偏压即可对记忆胞阵列中的任一个记忆胞进行编程动作、抹除动作或读取动作。举例来说，在抹除动作时，抹除线el1接收抹除电压vee，抹除线el2未接收抹除电压vee，且所有位线bl1~bl4接收接地电压。因此，第一扇区的记忆胞ca~cg为选定记忆胞，且选定记忆胞ca~cg中的热载子经由抹除电容c移动至抹除线el1并退出(eject)浮动栅极，选定记忆胞ca~cg成为第二存储状态(抹除状态)。另外，由于抹除线el2未接收抹除电压vee，第二扇区的记忆胞ci~cp为非选定记忆胞，且非选定记忆胞ci~cp的存储状态未改变。

13、当然，记忆胞阵列也可由m×n个记忆胞所组成，m与n为大于1的正整数。再者，本领域的技术人员也可以将记忆胞阵列区分为更多个扇区，并利用更多条抹除线连接至对应的扇区。在抹除动作时，控制特定抹除线接收抹除电压vee，以控制特定扇区中的记忆胞进行抹除动作。

14、除了图1a的记忆胞c1，还有其他类似结构的记忆胞。举例来说，记忆胞的存储元件可为硅-氧化物-氮化物-氧化物-硅晶体管(oxide-nitride-oxide-silicon transistor，简称sonos晶体管)。选择晶体管与sonos晶体管组成sonos记忆胞，且多个sonos记忆胞可组成非易失性存储器的记忆胞阵列。类似地，提供编程电压vpp至sonos记忆胞可进行编程动作，提供抹除电压vee至sonos记忆胞可进行抹除动作。

15、再者，非易失性存储器内部中还包括电源电路(power circuit)。在编程动作、抹除动作或者读取动作时，提供编程电压vpp、抹除电压vee或读取电压vrd至记忆胞阵列。一般来说，读取动作时所需的读取电压vrd最小。抹除动作所需的抹除电压vee最高。举例来说，读取电压vrd约为1.1v~1.3v，编程电压vpp为7v~8v，抹除电压vee为13v~14v。

技术实现思路

1、本发明涉及一种驱动电压供应电路，耦接至一非易失性存储器的一记忆胞阵列，该记忆胞阵列包括一第一扇区与一第二扇区，一第一抹除线连接至该第一扇区的所有记忆胞，且一第二抹除线连接至该第二扇区的所有记忆胞，该驱动电压供应电路包括：一电源电路，接收一第一供应电压与一第二供应电压，该电源电路的一第一输出端产生一第一输出电压，该电源电路的一第二输出端产生一第二输出电压，且该电源电路的一第三输出端产生一切换输出电压；以及，一第一转压器；其中，该第一转压器的一高电源电压端连接至该电源电路的该第二输出端以接收该第二输出电压，并将该第二输出电压作为该第一转压器的一高电源电压；该第一转压器的一偏压端连接至该电源电路的该第一输出端以接收该第一输出电压，并将该第一输出电压作为该第一转压器的一偏压电压；该第一转压器的一低电源电压端连接至该电源电路的该第三输出端以接收该切换输出电压，并将该切换输出电压作为该第一转压器的一低电源电压；该第一转压器的一输入端接收一第一控制信号；该第一转压器的一输出端输出一第一转压信号；以及，该第一转压器的该输出端耦接至该第一抹除线；其中，当该非易失性存储器尚未执行一抹除动作时，该电源电路的该第一输出电压为该第一供应电压，该第二输出电压为该第一供应电压，且该切换输出电压为该第二供应电压；其中，在该非易失性存储器的一第一过渡相位时，该电源电路调整该第一输出电压、该第二输出电压与该切换输出电压；其中，在该第一过渡相位之后，在该非易失性存储器的一抹除相位时，该第一输出电压调整为一编程电压，该第二输出电压增加至一抹除电压，且该切换输出电压增加至该编程电压；其中，该抹除电压大于该编程电压，该编程电压大于该第一供应电压，且该第一供应电压大于该第二供应电压。

2、为了对本发明的上述及其他方面有更佳的了解，下文特举优选实施例，并配合附图，作详细说明如下：