NAND闪存结构、其制备方法及电子设备与流程
本发明属于半导体集成电路设计及制造领域，特别是涉及一种nand闪存结构、其制备方法及电子设备。
背景技术：
1、在当今信息化社会，数据存储的重要性愈发凸显。nand flash作为非易失性存储器nvm)的关键构成部分，已在nvm市场中占据超过90％的份额，其身影广泛出现在各类电子产品中，从日常使用的智能手机、平板电脑，到企业级的数据中心存储设备，以及安防监控系统等，都离不开nand flash的支持。
2、随着技术的不断演进，为满足市场对于大容量存储且低成本的需求，大容量nandflash普遍采用纵向堆叠架构，即3d nand flash。这种架构通过在垂直方向上堆叠存储单元，极大地节约了芯片面积，从而有效降低了成本。3d堆叠技术相比传统平面架构，在单位面积上能够封装更多的存储单元(cell)，显著提升了存储容量。然而，对于中小容量(如小于128g)的nand flash而言，平面架构(plane nand flash or 2d nand flash)依旧占据主导地位。这是因为在该容量范围内，平面架构在成本控制方面表现更为出色，同时能够提供满足特定应用场景的性能。
3、存储芯片的物理特性决定了其芯片面积与存储容量成正比关系，这是由于最小存储单元的限制。3d nand flash可以巧妙地利用纵向空间，通过堆叠存储单元，以减小了芯片面积。然而，2d nand flash受限于平面结构，无法利用纵向空间来缩小芯片面积。因此，为了在市场中保持价格竞争力，2d nand flash通常会通过优化芯片架构来实现减小芯片面积的目标。
4、在nand flash的芯片架构中，页缓冲区(page buffer)架构至关重要。目前，主流的nand flash页缓冲区架构主要有交错式架构(interleaving architecture)和全位线结构(all bitline architecture)这两种类型。交错式架构的突出优势在于其对芯片面积的高效利用，能够在有限的芯片空间内实现更多功能，进而降低成本。而全位线结构则在读写速度方面表现卓越，能够快速地对数据进行读写操作。在一些对读写速度要求不高，但对成本极为敏感的应用需求中，更节约面积的交错式架构成为了更优选择。这些设备通常不需要高速的数据读写，而是更注重在有限成本下实现尽可能大的存储容量。
5、尽管交错式架构在面积利用上具有优势，但现有的交错式架构仍然存在占用过多面积的问题。随着市场对小型化、高集成度产品的需求不断增加，进一步优化交错式架构，以在保证成本优势的前提下，更大程度地减小芯片面积，成为了当前nand flash技术领域亟待解决的重要问题。
6、应该注意，上面对技术背景的介绍只是为了方便对本申请的技术方案进行清楚、完整的说明，并方便本领域技术人员的理解而阐述的。不能仅仅因为这些方案在本申请的背景技术部分进行了阐述而认为上述技术方案为本领域技术人员所公知。
技术实现思路
1、鉴于以上所述现有技术的缺点，本发明的目的在于提供一种nand闪存结构、其制备方法及电子设备，用于解决现有技术中nand闪存结构占用过多面积的问题。
2、为实现上述目的及其他相关目的，本发明提供一种nand闪存结构，nand闪存结构包括：存储器单元区，包括偶存储串及奇存储串，偶存储串及奇存储串分别设置有偶数位线和奇数位线；偶选择晶体管和奇选择晶体管，集成于存储器单元区之内，分别用于控制偶数位线和奇数位线的导通状态；页缓冲区，通过偶选择晶体管及奇选择晶体管耦合到存储器单元区，以将数据信号编程到存储单元区中或从存储单元区中读取。
3、可选地，偶存储串及奇存储串分别包括多个存储晶体管、源选择晶体管以及漏选择晶体管，多个存储晶体管以nand串的形态配置，源选择晶体管的栅极连接源选择信号，第一极端连接多个存储晶体管的第一端，第二极端连接共源极线，漏选择晶体管的栅极连接漏选择信号，第一极端连接多个存储晶体管的第二端，第二极端连接偶数位线和奇数位线的其中之一。
4、可选地，页缓冲区包括多个高压晶体管，每个高压晶体管同时连接一组偶选择晶体管和奇选择晶体管。
5、可选地，偶存储串及奇存储串为交替式排布，偶数位线和奇数位线为交替式排布。
6、可选地，任意相邻的偶选择晶体管和奇选择晶体管相对选择信号线的走线方向为错位式排布，多个偶选择晶体管的栅极连接一根偶选择信号线，多个奇选择晶体管的栅极连接一根奇选择信号线，偶选择信号线和奇选择信号线平行排布。
7、可选地，在读取操作期间，一次读操作仅选择偶选择晶体管组和奇选择晶体管组的其中一组进行选通。
8、可选地，在编程操作期间，一次编程操作仅选择偶选择晶体管组和奇选择晶体管组的其中一组进行选通。
9、可选地，存储器单元区中的偶存储串及奇存储串采用二维平面架构。
10、本发明还提供一种nand闪存结构的制备方法，制备方法包括：在存储器单元区制备偶存储串及奇存储串，偶存储串及奇存储串分别设置有偶数位线和奇数位线，在存储器单元区的边缘区域制备偶选择晶体管和奇选择晶体管，偶选择晶体管和奇选择晶体管分别用于控制偶数位线和奇数位线的导通状态；制备页缓冲区，页缓冲区通过偶选择晶体管及奇选择晶体管耦合到存储器单元区，以将数据信号编程到存储单元区中或从存储单元区中读取。
11、本发明还提供一种电子设备，电子设备包含如上任意一项方案的nand闪存结构。
12、如上所述，本发明的nand闪存结构、其制备方法及电子设备，具有以下有益效果：
13、本专利提出了一种新型交错式架构(interleaving architecture)的nand闪存结构，通过在存储单元区的边缘集成偶选择晶体管和奇选择晶体管，分别控制对应的偶数位线和奇数位线的开关，进而页缓冲区仅需设置一组高压晶体管，每个高压晶体管同时控制一组偶选择晶体管和奇选择晶体管，使得页缓冲区所需的高电压晶体管的数量大大减少，从而使得nand闪存结构的整体布局面积显著减少。本发明提出的一种新型的新型交错式架构的nand闪存结构，其页缓冲区面积相比于传统交错式架构可以减少20％，相比传统全字线架构可以减少50％。
1.一种nand闪存结构，其特征在于，所述nand闪存结构包括：
2.根据权利要求1所述的nand闪存结构，其特征在于：所述偶存储串及所述奇存储串分别包括多个存储晶体管、源选择晶体管以及漏选择晶体管，多个所述存储晶体管以nand串的形态配置，所述源选择晶体管的栅极连接源选择信号，第一极端连接多个存储晶体管的第一端，第二极端连接共源极线，所述漏选择晶体管的栅极连接漏选择信号，第一极端连接多个存储晶体管的第二端，第二极端连接所述偶数位线和所述奇数位线的其中之一。
3.根据权利要求1所述的nand闪存结构，其特征在于：所述页缓冲区包括多个高压晶体管，每个所述高压晶体管同时连接一组偶选择晶体管和奇选择晶体管。
4.根据权利要求1所述的nand闪存结构，其特征在于：所述偶存储串及所述奇存储串为交替式排布，所述偶数位线和所述奇数位线为交替式排布。
5.根据权利要求1所述的nand闪存结构，其特征在于：任意相邻的偶选择晶体管和奇选择晶体管相对选择信号线的走线方向为错位式排布，多个所述偶选择晶体管的栅极连接一根偶选择信号线，多个所述奇选择晶体管的栅极连接一根奇选择信号线，所述偶选择信号线和所述奇选择信号线平行排布。
6.根据权利要求1所述的nand闪存结构，其特征在于：在读取操作期间，一次读操作仅选择偶选择晶体管组和奇选择晶体管组的其中一组进行选通。
7.根据权利要求1所述的nand闪存结构，其特征在于：在编程操作期间，一次编程操作仅选择偶选择晶体管组和奇选择晶体管组的其中一组进行选通。
8.根据权利要求1所述的nand闪存结构，其特征在于：所述存储器单元区中的偶存储串及奇存储串采用二维平面架构。
9.一种如权利要求1～8任意一项所述的nand闪存结构的制备方法，其特征在于，所述制备方法包括：
10.一种电子设备，其特征在于，所述电子设备包含如权利要求1～8任意一项所述的nand闪存结构。