用于高级集成电路结构制造的不同多晶硅间距的制作方法

用于高级集成电路结构制造的不同多晶硅间距
1.相关申请的交叉引用
2.本技术要求于2020年8月31日提交的标题为“different poly pitches for advanced circuit structure fabrication”的美国临时申请63/072,831号的权益，由此通过引用方式将其全部内容并入本文。
技术领域
3.本公开的实施例属于高级集成电路结构制造领域，更特别地，属于10纳米节点和更小的集成电路结构制造以及所得到的结构。


背景技术：

4.在过去的几十年里，集成电路中特征的缩放已经成为不断增长的半导体工业背后的驱动力。缩放到越来越小的特征使得能够在半导体芯片的有限占地面积上增加功能单元的密度。例如，缩小晶体管尺寸允许在芯片上并入更多数量的存储器或逻辑器件，从而有助于制造具有增加容量的产品。然而，对越来越大容量的驱动并不是没有问题。优化每个器件的性能的必要性变得日益重要。
5.常规和当前已知的制造工艺中的变化性可能会限制将它们进一步扩展到10纳米节点或亚10纳米节点范围的可能性。因此，未来技术节点所需的功能部件的制造可能要求在当前制造工艺中引入新方法或整合新技术，或者用其取代当前制造工艺。
附图说明
6.图1a示出了在形成在层间电介质(ild)层上的硬掩模材料层的沉积之后，但在其图案化之前的起始结构的截面图。
7.图1b示出了在通过间距减半对硬掩模层进行图案化之后的图1a的结构的截面图。
8.图2a是根据本公开的实施例的用于制造半导体鳍状物的间距四分方式的示意图。
9.图2b示出了根据本公开的实施例的使用间距四分方式制造的半导体鳍状物的截面图。
10.图3a是根据本公开的实施例的用于制造半导体鳍状物的融合鳍状物间距四分方式的示意图。
11.图3b示出了根据本公开的实施例的使用融合鳍状物间距四分方式制造的半导体鳍状物的截面图。
12.图4a-图4c示出了根据本公开的实施例的表示在制造多个半导体鳍状物的方法中的各种操作的截面图。
13.图5a示出了根据本公开的实施例的通过三层沟槽隔离结构分隔的半导体鳍状物对的截面图。
14.图5b示出了根据本公开的另一实施例的通过另一个三层沟槽隔离结构分隔的另一半导体鳍状物对的截面图。
15.图6a1-图6a7示出了根据本公开的实施例的表示在制造单一多晶硅间距的方法中的各种操作的截面图。
16.图6b1-图6b7示出了根据本公开的实施例的表示在制造两种多晶硅间距的方法中的各种操作的截面图。
17.图6c1-图6c7示出了根据本公开的实施例的表示在制造两种多晶硅间距的方法中的各种操作的截面图。
18.图7a-图7e示出了根据本公开的实施例的制造集成电路结构的方法中的各种操作的倾斜三维截面图。
19.图8a-图8f示出了根据本公开的实施例的针对制造集成电路结构的方法中的各种操作的沿图7e的a-a’轴截取的略微投影截面图。
20.图9a示出了根据本公开的实施例的针对包括永久栅极堆叠体和外延源极或漏极区的集成电路结构的沿图7e的a-a’轴截取的略微投影截面图。
21.图9b示出了根据本公开的实施例的针对包括外延源极或漏极区和多层沟槽隔离结构的集成电路结构的沿图7e的b-b’轴截取的截面图。
22.图10示出了根据本公开的实施例的在源极或漏极位置截取的集成电路结构的截面图。
23.图11示出了根据本公开的实施例的在源极或漏极位置截取的另一集成电路结构的截面图。
24.图12a-图12d示出了根据本公开的实施例的在源极或漏极位置截取并且表示集成电路结构的制造中的各种操作的截面图。
25.图13a-图13c示出了根据本公开的实施例的在永久栅极堆叠体的底部的部分处具有残余虚设栅极材料的集成电路结构的平面图和对应截面图。
26.图14a-图14d示出了根据本公开的另一实施例的制造在永久栅极堆叠体的底部的部分处具有残余虚设栅极材料的集成电路结构的方法中的各种操作的截面图。
27.图15a示出了根据本公开的实施例的nmos器件对和pmos器件对的截面图，nmos器件对具有基于经调制的掺杂的差异化电压阈值，pmos器件对具有基于经调制的掺杂的差异化电压阈值。
28.图15b示出了根据本公开的另一实施例的nmos器件对和pmos器件对的截面图，nmos器件对具有基于差异化栅极电极结构的差异化电压阈值，pmos器件对具有基于差异化栅极电极结构的差异化电压阈值。
29.图16a示出了根据本公开的实施例的三个nmos器件和三个pmos器件的截面图，三个nmos器件具有基于差异化栅极电极结构和经调制的掺杂的差异化电压阈值，三个pmos器件具有基于差异化栅极电极结构和经调制的掺杂的差异化电压阈值。
30.图16b示出了根据本公开的另一实施例的三个nmos器件和三个pmos器件的截面图，三个nmos器件具有基于差异化栅极电极结构和经调制的掺杂的差异化电压阈值，三个pmos器件具有基于差异化栅极电极结构和经调制的掺杂的差异化电压阈值。
31.图17a-图17d示出了根据本公开的另一实施例的制造具有基于差异化栅极电极结构的差异化电压阈值的nmos器件的方法中的各种操作的截面图。
32.图18a-图18d示出了根据本公开的另一实施例的制造具有基于差异化栅极电极结
构的差异化电压阈值的pmos器件的方法中的各种操作的截面图。
33.图19示出了根据本公开的实施例的具有p/n结的集成电路结构的截面图。
34.图20a-图20h示出了根据本公开的实施例的使用双金属栅极替换栅极工艺流程制造集成电路结构的方法中的各种操作的截面图。
35.图21示出了根据本公开的一个实施方式的计算设备。
36.图22示出了包括本公开的一个或多个实施例的内插器。
37.图23是根据本公开的实施例的移动计算平台的等距视图，该移动计算平台采用了根据本文所述的一种或多种工艺制造或包括本文所述的一个或多个特征的ic。
38.图24示出了根据本公开的实施例的倒装芯片式安装的管芯的截面图。
具体实施方式
39.描述了高级集成电路结构制造。在下面的描述中，阐述了许多具体细节，例如具体集成及材料体系，以便提供对本公开的实施例的深入了解。对本领域的技术人员将显而易见的是可以在没有这些具体细节的情况下实践本公开的实施例。在其他实例中，没有详细地描述诸如集成电路设计布局的公知特征，以避免不必要地使本公开的实施例难以理解。此外，应当认识到，在图中示出的各种实施例是说明性的表示并且未必按比例绘制。
40.以下具体实施方式本质上仅是说明性的，并且并非旨在限制主题的实施例或这种实施例的应用和用途。如本文所用，词语“示例性”意味着“用作示例、实例或说明”。本文描述为示例性的任何实施方式未必被理解为相比其他实施方式是优选的或有利的。此外，并非旨在受到前述技术领域、背景技术、

技术实现要素：
或以下具体实施方式中呈现的任何明示或暗示的理论的约束。
41.本说明书包括对“一个实施例”或“实施例”的引用。短语“在一个实施例中”或“在实施例中”的出现不一定是指同一实施例。特定特征、结构或特性可以以与本公开一致的任何合适的方式组合。
42.术语。以下段落提供在本公开(包括所附权利要求书)中发现的术语的定义或上下文：
[0043]“包括”。该术语是开放式的。如在所附权利要求书中所使用的，该术语并不排除另外的结构或操作。
[0044]“被配置为”。各种单元或部件可以被描述或主张为“被配置为”执行一项或多项任务。在这种上下文中，“被配置为”用于通过指示该单元或部件包括在操作期间执行一项或多项那些任务的结构而隐含结构。这样，即使当指定的单元或部件目前不在操作(例如，未开启或活动)时，也可以将该单元或部件说成是被配置为执行任务。详述单元或电路或部件“被配置为”执行一项或多项任务明确地旨在不为该单元或部件援引35u.s.c.
§
112第六段。
[0045]“第一”、“第二”等。如本文所用，这些术语用作其之后的名词的标记，而并不暗示任何类型的顺序(例如，空间、时间、逻辑等)。
[0046]“耦合”——以下描述是指“耦合”在一起的元件或节点或特征。如本文所用，除非另外明确指明，否则“耦合”意味着一个元件或节点或特征直接或间接连接到另一个元件或节点或特征(或直接或间接与其通信)，并且不一定是机械方式。
[0047]
另外，某些术语在以下描述中也仅用于参考的目的，并且因此这些术语并非旨在
进行限制。例如，诸如“上部”、“下部”、“上方”和“下方”等术语是指附图中提供参考的方向。诸如“正面”、“背面”、“后面”、“侧面”、“外侧”和“内侧”等术语描述在一致但任意的参照系内部件的部分的取向或位置或两者，其通过参考描述所讨论部件的文字和相关联附图而清楚地了解。这种术语可以包括上面具体提及的词语、它们的衍生词语以及类似意义的词语。
[0048]“抑制”——如本文所用，抑制用于描述减小影响或使影响最小化。当部件或特征被描述为抑制行为、运动或条件时，它可以完全防止结果或后果或未来的状态。另外，“抑制”还可以指减小或降低在其他情况下可能会发生的后果、性能或效应。因此，当部件、元件或特征被称为抑制结果或状态时，它不一定完全防止或消除所述结果或状态。
[0049]
本文描述的实施例可以涉及前段工艺(feol)半导体处理和结构。feol是集成电路(ic)制造的第一部分，其中在半导体衬底或层中图案化出单独的器件(例如，晶体管、电容器、电阻器等)。feol一般地覆盖了直到(但不包括)金属互连层的沉积的每项内容。在最后的feol操作之后，结果通常是具有隔离的晶体管(例如，没有任何线路)的晶片。
[0050]
本文描述的实施例可以涉及后段工艺(beol)半导体处理和结构。beol是ic制造的第二部分，其中利用晶片上的例如一个或多个金属化层的线路将单独的器件(例如，晶体管、电容器、电阻器等)互连。beol包括接触部、绝缘层(电介质)、金属层级、以及用于芯片到封装连接的接合部位。在制造阶段的beol部分中，形成接触部(焊盘)、互连线、通孔和电介质结构。对于现代ic工艺而言，可以在beol中添加超过10个金属层。
[0051]
下文描述的实施例可以适用于feol处理和结构、beol处理和结构或者feol和beol处理和结构两者。特别地，尽管可以使用feol处理情形示出示例性处理方案，但这样的方式也可以适用于beol处理。同样，尽管可以使用beol处理情形示出示例性处理方案，但这样的方式也可以适用于feol处理。
[0052]
间距划分处理和图案化方案可以被实施以实现本文描述的实施例，或者可以被包括作为本文所述实施例的部分。间距划分图案化典型地是指间距减半、间距四分等。间距划分方案可以适用于feol处理、beol处理或feol(器件)和beol(金属化)处理两者。根据本文描述的一个或多个实施例，首先实施光刻以采用预定义间距印刷单向线(例如，严格单向或以单向为主)。然后实施间距划分处理作为增大线密度的技术。
[0053]
在实施例中，用于鳍状物、栅极线、金属线、ild线或硬掩模线的术语“栅格结构”在本文中用于指代紧密间距栅格结构。在一个这样的实施例中，紧密间距不能直接通过选定的光刻实现。例如，可以首先形成基于选定光刻的图案，但是可以通过使用间隔体掩模图案化对间距减半，如本领域中所公知的。更进一步，可以通过第二轮间隔体掩模图案化对初始间距进行四分。因此，本文描述的栅格状图案可以具有以大体上一致的间距间隔开并且具有大体上一致的宽度的金属线、ild线或硬掩模线。例如，在一些实施例中，间距变化会在百分之十内，并且宽度变化会在百分之十内，并且在一些实施例中，间距变化会在百分之五内，并且宽度变化会在百分之五内。可以通过间距减半或间距四分、或其他间距划分方式来制造图案。在实施例中，栅格未必是单一间距。
[0054]
在第一示例中，可以实施间距减半以使所制造栅格结构的线密度加倍。图1a示出了在层间电介质(ild)层上形成的硬掩模材料层的沉积之后，但在其图案化之前的起始结构的截面图。图1b示出了在通过间距减半对硬掩模层进行图案化之后的图1a的结构的截面图。
[0055]
参考图1a，起始结构100具有形成于层间电介质(ild)层102上的硬掩模材料层104。图案化掩模106设置在硬掩模材料层104上方。图案化掩模106具有在硬掩模材料层104上沿其特征(线)的侧壁形成的间隔体108。
[0056]
参考图1b，采用间距减半方式对硬掩模材料层104进行图案化。具体地，首先去除图案化掩模106。所得的间隔体108的图案已经使掩模106的密度加倍，或使掩模106的间距或特征减半。例如，通过蚀刻工艺将间隔体108的图案转移到硬掩模材料层104，以形成图案化硬掩模110，如图1b中所示。在一个这样的实施例中，图案化硬掩模110被形成为具有栅格图案，该栅格图案具有单向线。图案化硬掩模110的栅格图案可以是紧密间距栅格图案。例如，可能无法直接通过选定的光刻技术实现紧密间距。更进一步，尽管未示出，但可以通过第二轮间隔体掩模图案化对初始间距进行四分。因此，图1b的图案化硬掩模110的栅格状图案可以具有相对于彼此以恒定间距间隔开并且具有恒定宽度的硬掩模线。实现的尺寸可以远小于所采用光刻技术的临界尺寸。
[0057]
因此，对于前段工艺(feol)或后段工艺(beol)或两者而言，可以使用光刻和蚀刻处理对均厚膜进行图案化，这可以涉及例如基于间隔体的双图案化(sbdp)或间距减半，或基于间隔体的四次图案化(sbqp)或间距四分。应当认识到，也可以实施其他间距划分方式。在任何情况下，在实施例中，可以通过选定的光刻方式(例如，193nm浸入光刻(193i))来制造网格化布局。可以实施间距划分以将网格化布局中的线的密度增大n倍。利用193i光刻加上“n”倍的间距划分的网格化布局形成可以被指定为193i p/n间距划分。在一个这样的实施例中，193nm浸入缩放可以利用成本高效的间距划分延续很多代。
[0058]
在集成电路器件的制造中，随着器件尺寸继续缩小，诸如三栅极晶体管的多栅极晶体管已经变得更加普及。三栅极晶体管一般地在体硅衬底或绝缘体上硅衬底上制造。在一些实例中，体硅衬底是优选的，因为其成本更低且与现有的高成品率体硅衬底基础设施兼容。
[0059]
然而，缩放多栅极晶体管并非没有后果。随着微电子电路的这些基础构建块的尺寸减小并且随着给定区域中制造的基础构建块的绝对数量增大，对用于制造这些构建块的半导体工艺的约束已经变为压倒性的。
[0060]
根据本公开的一个或多个实施例，实施间距四分方式以用于对半导体层进行图案化，以形成半导体鳍状物。在一个或多个实施例中，实施融合鳍状物间距四分方式。
[0061]
图2a是根据本公开的实施例的用于制造半导体鳍状物的间距四分方式200的示意图。图2b示出了根据本公开的实施例的使用间距四分方式制造的半导体鳍状物的截面图。
[0062]
参考图2a，在操作(a)，对光致抗蚀剂层(pr)进行图案化以形成光致抗蚀剂特征202。可以使用诸如193浸入光刻的标准光刻处理技术图案化出光致抗蚀剂特征202。在操作(b)，使用光致抗蚀剂特征202对诸如绝缘层或电介质硬掩模层的材料层进行图案化，以形成第一骨干(bb1)特征204。然后形成与第一骨干特征204的侧壁相邻的第一间隔体(sp1)特征206。在操作(c)，去除第一骨干特征204以仅留下第一间隔体特征206。在去除第一骨干特征204之前或期间，可以减薄第一间隔体特征206以形成减薄的第一间隔体特征206’，如图2a中所描绘的。取决于bb2特征(208，如下所述)所需要求的间隔和大小，可以(如所描绘的)在去除bb1(特征204)之前或之后执行该减薄。在操作(d)，第一间隔体特征206或减薄的第一间隔体特征206’用于对诸如绝缘层或电介质硬掩模层的材料层进行图案化，以形成第二
骨干(bb2)特征208。然后形成与第二骨干特征208的侧壁相邻的第二间隔体(sp2)特征210。在操作(e)，去除第二骨干特征208以仅留下第二间隔体特征210。然后可以使用剩余的第二间隔体特征210对半导体层进行图案化以提供相对于初始图案化光致抗蚀剂特征202具有间距四分的尺寸的多个半导体鳍状物。作为示例，参考图2b，使用第二间隔体特征210作为用于图案化(例如，干法或等离子体蚀刻图案化)的掩模来形成多个半导体鳍状物250，例如由体硅层形成的硅鳍状物。在图2b的示例中，多个半导体鳍状物250全部具有实质上相同的间距和间隔。
[0063]
要认识到，可以修改初始图案化光致抗蚀剂特征之间的间隔以改变间距四分工艺的结构结果。在示例中，图3a是根据本公开的实施例的用于制造半导体鳍状物的融合鳍状物间距四分方式300的示意图。图3b示出了根据本公开的实施例的使用融合鳍状物间距四分方式制造的半导体鳍状物的截面图。
[0064]
参考图3a，在操作(a)，对光致抗蚀剂层(pr)进行图案化以形成光致抗蚀剂特征302。可以使用诸如193浸入光刻的标准光刻处理技术、但采用最终可能会与产生均匀间距多倍图案所需设计规则冲突的间隔(例如，被称为亚设计规则空间的间隔)，图案化出光致抗蚀剂特征302。在操作(b)，使用光致抗蚀剂特征302对诸如绝缘层或电介质硬掩模层的材料层进行图案化，以形成第一骨干(bb1)特征304。然后形成与第一骨干特征304的侧壁相邻的第一间隔体(sp1)特征306。然而，与图2a中所示的方案形成对比，由于更紧密的光致抗蚀剂特征302，相邻第一间隔体特征306中的一些是融合间隔体特征。在操作(c)，去除第一骨干特征304以仅留下第一间隔体特征306。在去除第一骨干特征304之前或之后，可以减薄第一间隔体特征306中的一些以形成减薄的第一间隔体特征306’，如图3a中描绘的。在操作(d)，使用第一间隔体特征306和减薄的第一间隔体特征306’对诸如绝缘层或电介质硬掩模层的材料层进行图案化，以形成第二骨干(bb2)特征308。然后形成与第二骨干特征308的侧壁相邻的第二间隔体(sp2)特征310。然而，在bb2特征308为融合特征的位置，例如在图3a的中心bb2特征308处，不形成第二间隔体。在操作(e)，去除第二骨干特征308以仅留下第二间隔体特征310。然后可以使用剩余的第二间隔体特征310对半导体层进行图案化以提供相对于初始图案化光致抗蚀剂特征302具有间距四分的尺寸的多个半导体鳍状物。
[0065]
作为示例，参考图3b，使用第二间隔体特征310作为用于图案化(例如，干法或等离子体蚀刻图案化)的掩模来形成多个半导体鳍状物350，例如由体硅层形成的硅鳍状物。然而，在图3b的示例中，多个半导体鳍状物350具有变化的间距和间隔。可以实施这样的融合鳍状物间隔体图案化方式以实质上消除多个鳍状物的图案的某些位置中的鳍状物的存在。因此，融合某些位置中的第一间隔体特征306允许基于两个第一骨干特征304制造六个或四个鳍状物，基于两个第一骨干特征304典型会产生八个鳍状物，如结合图2a和图2b所述。在一个示例中，在板中，鳍状物具有的间距比通过以均匀间距创建鳍状物并且然后切割不需要的鳍状物通常所允许的间距更紧密，尽管根据本文描述的实施例仍然可以实施后一种方式。
[0066]
在示例性实施例中，参考图3b，集成电路结构，第一多个半导体鳍状物352沿第一方向(y，进入页面)具有最长尺寸。第一多个半导体鳍状物352的相邻单独半导体鳍状物353在与第一方向y正交的第二方向(x)上彼此间隔开第一量(s1)。第二多个半导体鳍状物354沿第一方向y具有最长尺寸。第二多个半导体鳍状物354的相邻单独半导体鳍状物355在第
二方向上彼此间隔开第一量(s1)。第一多个半导体鳍状物352和第二多个半导体鳍状物354的最近半导体鳍状物356和357在第二方向x上分别彼此间隔开第二量(s2)。在实施例中，第二量s2大于第一量s1，但是小于第一量s1的两倍。在另一实施例中，第二量s2超过第一量s1的两倍。
[0067]
在一个实施例中，第一多个半导体鳍状物352和第二多个半导体鳍状物354包括硅。在一个实施例中，第一多个半导体鳍状物352和第二多个半导体鳍状物354与下方的单晶硅衬底连续。在一个实施例中，第一多个半导体鳍状物352和第二多个半导体鳍状物354中的单独鳍状物沿第二方向x具有从第一多个半导体鳍状物352和第二多个半导体鳍状物354中的单独鳍状物的顶部到底部向外逐渐变细的侧壁。在一个实施例中，第一多个半导体鳍状物352具有恰好五个半导体鳍状物，并且第二多个半导体鳍状物354具有恰好五个半导体鳍状物。
[0068]
在另一示例性实施例中，参考图3a和图3b，一种制造集成电路结构的方法包括形成第一初级骨干结构304(左bb1)和第二初级骨干结构304(右bb1)。形成与第一初级骨干结构304(左bb1)和第二初级骨干结构304(右bb1)的侧壁相邻的初级间隔体结构306。融合第一初级骨干结构304(左bb1)与第二初级骨干结构304(右bb1)之间的初级间隔体结构306。去除第一初级骨干结构(左bb1)和第二初级骨干结构(右bb1)，并且提供第一、第二、第三和第四次级骨干结构308。融合第二和第三次级骨干结构(例如，次级骨干结构308的中间对)。形成与第一、第二、第三和第四次级骨干结构308的侧壁相邻的次级间隔体结构310。然后去除第一、第二、第三和第四次级骨干结构308。然后利用次级间隔体结构310对半导体材料进行图案化以在半导体材料中形成半导体鳍状物350。
[0069]
在一个实施例中，利用第一初级骨干结构304(左bb1)与第二初级骨干结构304(右bb1)之间的亚设计规则间隔对第一初级骨干结构和第二初级骨干结构进行图案化。在一个实施例中，半导体材料包括硅。在一个实施例中，半导体鳍状物350中的单独半导体鳍状物沿第二方向x具有从半导体鳍状物350中的单独半导体鳍状物的顶部到底部向外逐渐变细的侧壁。在一个实施例中，半导体鳍状物350与下方的单晶硅衬底是连续的。在一个实施例中，利用次级间隔体结构310对半导体材料进行图案化包括形成沿第一方向y具有最长尺寸的第一多个半导体鳍状物352，其中第一多个半导体鳍状物352中的相邻单独半导体鳍状物在与第一方向y正交的第二方向x上彼此间隔开第一量s1。形成沿第一方向y具有最长尺寸的第二多个半导体鳍状物354，其中第二多个半导体鳍状物354中的相邻单独半导体鳍状物在第二方向x上彼此间隔开第一量s1。第一多个半导体鳍状物352和第二多个半导体鳍状物354的最近半导体鳍状物356和357在第二方向x上分别彼此间隔开第二量s2。在实施例中，第二量s2大于第一量s1。在一个这样的实施例中，第二量s2小于第一量s1的两倍。在另一这样的实施例中，第二量s2大于第一量s1的两倍但小于第一量s1的三倍。在实施例中，如图3b中所描绘的，第一多个半导体鳍状物352具有恰好五个半导体鳍状物，并且第二多个半导体鳍状物354具有恰好五个半导体鳍状物。
[0070]
在另一方面中，应当认识到鳍状物修剪工艺，其中执行鳍状物去除作为融合鳍状物方式的替代，可以在硬掩模图案化期间或通过物理地去除鳍状物来修剪(去除)鳍状物。作为后一种方式的示例，图4a-图4c示出了根据本公开的实施例的表示制造多个半导体鳍状物的方法中的各种操作的截面图。
[0071]
参考图4a，图案化硬掩模层402形成在诸如体单晶硅层的半导体层404上方。参考图4b，然后通过例如干法或等离子体蚀刻工艺在半导体层404中形成鳍状物406。参考图4c，例如，使用掩蔽和蚀刻工艺去除选定的鳍状物406。在所示的示例中，鳍状物406中的一个被去除并且可以留下残余鳍状物桩408，如图4c中所描绘的。在这样的“鳍状物修剪最后”方式中，硬掩模402作为整体被图案化，以提供栅格结构而不去除或修改单独特征。直到制造鳍状物之后，都不会修改鳍状物总数。
[0072]
在另一方面中，可以在半导体鳍状物之间实施多层沟槽隔离区，其可以被称为浅沟槽隔离(sti)结构。在实施例中，在体硅衬底中形成的硅鳍状物之间形成多层sti结构，以限定硅鳍状物的子鳍状物区。
[0073]
可能期望为基于鳍状物或三栅极的晶体管使用体硅。然而，令人担心的是器件的有源硅鳍状物部分下方的区域(子鳍状物)(例如，栅极控制区，或hsi)被消除或不受到栅极控制。这样，如果源极或漏极区处在或低于hsi点，则通过子鳍状物区可能存在泄漏路径。可能的情况是，应当控制子鳍状物区中的泄漏路径以使器件正常操作。
[0074]
解决以上问题的一种方式涉及使用阱注入操作，其中对子鳍状物区进行重掺杂(例如，远大于2e18/cm3)，这样切断了子鳍状物泄漏，但是也导致鳍状物中显著的掺杂。添加晕圈注入物进一步提高了鳍状物掺杂，以使得线鳍状物的端部以高水平被掺杂(例如，大于大约1e18/cm3)。
[0075]
另一种方式涉及通过子鳍状物掺杂提供的掺杂而不必向鳍状物的hsi部分输送相同水平的掺杂。工艺可以涉及通过例如三栅极掺杂玻璃子鳍状物外扩散的方式对在体硅晶片上制造的三栅极或finfet晶体管的子鳍状物区进行选择性掺杂。例如，对三栅极或finfet晶体管的子鳍状物区进行选择性掺杂可以缓解子鳍状物泄漏，同时保持鳍状物掺杂很低。向晶体管工艺流程中(在从鳍状物侧壁凹陷之后)并入固态掺杂源(例如，p型和n型掺杂氧化物、氮化物或碳化物)向子鳍状物区中输送了阱掺杂，同时保持鳍状物主体相对未掺杂。
[0076]
因此，工艺方案可以包括在鳍状物蚀刻之后使用在鳍状物上沉积的固态源掺杂层(例如，硼掺杂氧化物)。稍后，在沟槽填充和抛光之后，与沟槽填充材料一起使掺杂层凹陷，以为器件限定鳍状物高度(hsi)。该操作从hsi上方的鳍状物侧壁去除了掺杂层。因此，掺杂层仅沿子鳍状物区中的鳍状物侧壁存在，这样确保了对掺杂放置的精确控制。在驱入退火之后，高掺杂被限于子鳍状物区，迅速过渡到hsi上方的鳍状物的相邻区域中的低掺杂(这样形成晶体管的沟道区)。一般地，为nmos鳍状物掺杂实施硼硅酸盐玻璃(bsg)，而为pmos鳍状物掺杂实施磷硅酸盐(psg)或砷硅酸盐玻璃(assg)层。在一个示例中，这种p型固态掺杂剂源层为硼浓度大约在0.1-10重量％的范围内的bsg层。在另一示例中，这种n型固态掺杂剂源层为磷或砷浓度分别大约在0.1-10重量％的范围内的psg层或assg层。可以在掺杂层上包括氮化硅帽层，并且然后可以在氮化硅帽层上包括二氧化硅或氧化硅填充材料。
[0077]
根据本公开的另一实施例，对于相对较薄的鳍状物(例如，宽度小于大约20纳米的鳍状物)，子鳍状物泄漏充分低，其中与鳍状物直接相邻地形成未掺杂或轻掺杂氧化硅或二氧化硅膜，在未掺杂或轻掺杂氧化硅或二氧化硅膜上形成氮化硅层，并且在氮化硅帽层上包括二氧化硅或氧化硅填充材料。应当认识到，也可以利用这样的结构实施子鳍状物区的掺杂，例如晕圈掺杂。
[0078]
图5a示出了根据本公开的实施例的通过三层沟槽隔离结构分隔的半导体鳍状物对的截面图。
[0079]
参考图5a，集成电路结构包括鳍状物502，例如硅鳍状物。鳍状物502具有下鳍状物部分(子鳍状物)502a和上鳍状物部分502b(h
si
)。第一绝缘层504直接在鳍状物502的下鳍状物部分502a的侧壁上。第二绝缘层506直接在第一绝缘层504上，第一绝缘层504直接在鳍状物502的下鳍状物部分502a的侧壁上。电介质填充材料508与直接在第一绝缘层504上的第二绝缘层506在横向上直接相邻，第一绝缘层504直接在鳍状物502的下鳍状物部分502a的侧壁上。
[0080]
在实施例中，第一绝缘层504是包括硅和氧的非掺杂绝缘层，例如氧化硅或二氧化硅绝缘层。在实施例中，第一绝缘层504包括硅和氧并且没有原子浓度大于每立方厘米1e15原子的其他原子种类。在实施例中，第一绝缘层504具有在0.5-2纳米的范围内的厚度。
[0081]
在实施例中，第二绝缘层506包括硅和氮，例如化学计量si3n4氮化硅绝缘层、富硅氮化硅绝缘层、或贫硅氮化硅绝缘层。在实施例中，第二绝缘层506具有在2-5纳米的范围内的厚度。
[0082]
在实施例中，电介质填充材料508包括硅和氧，例如氧化硅或二氧化硅绝缘层。在实施例中，栅极电极最终形成于鳍状物502的上鳍状物部分502b的侧壁的顶部之上并且与其横向地相邻。
[0083]
应当认识到，在处理期间，半导体鳍状物的上鳍状物部分可能被腐蚀或消耗。而且，鳍状物之间的沟槽隔离结构也可能被腐蚀，以具有非平面形貌，或者可能在制造时被形成为具有非平面形貌。作为示例，图5b示出了根据本公开的另一实施例的通过另一个三层沟槽隔离结构分隔的另一半导体鳍状物对的截面图。
[0084]
参考图5b，集成电路结构包括第一鳍状物552，例如硅鳍状物。第一鳍状物552具有下鳍状物部分552a和上鳍状物部分552b、以及在下鳍状物部分552a和上鳍状物部分552b之间的区域处的肩特征554。诸如第二硅鳍状物的第二鳍状物562具有下鳍状物部分562a和上鳍状物部分562b、以及在下鳍状物部分562a与上鳍状物部分562b之间的区域处的肩特征564。第一绝缘层574直接在第一鳍状物552的下鳍状物部分552a的侧壁上并且直接在第二鳍状物562的下鳍状物部分562a的侧壁上。第一绝缘层574具有与第一鳍状物552的肩特征554大体上共面的第一端部574a，并且第一绝缘层574还具有与第二鳍状物562的肩特征564大体上共面的第二端部574b。第二绝缘层576直接在第一绝缘层574上，第一绝缘层574直接在第一鳍状物552的下鳍状物部分552a的侧壁上并且直接在第二鳍状物562的下鳍状物部分562a的侧壁上。
[0085]
电介质填充材料578与直接在第一绝缘层574上的第二绝缘层576直接横向地相邻，第一绝缘层574直接在第一鳍状物552的下鳍状物部分552a的侧壁上并且直接在第二鳍状物562的下鳍状物部分562a的侧壁上。在实施例中，电介质填充材料578具有上表面578a，其中电介质填充材料578的上表面578a的一部分在第一鳍状物552的肩特征554中的至少一个下方并且在第二鳍状物562的肩特征564中的至少一个下方，如图5b所描绘的。
[0086]
在实施例中，第一绝缘层574是包括硅和氧的非掺杂绝缘层，例如氧化硅或二氧化硅绝缘层。在实施例中，第一绝缘层574包括硅和氧，并且没有原子浓度大于每立方厘米1e15原子的其他原子种类。在实施例中，第一绝缘层574具有在0.5-2纳米的范围内的厚度。
[0087]
在实施例中，第二绝缘层576包括硅和氮，例如化学计量si3n4氮化硅绝缘层、富硅氮化硅绝缘层、或贫硅氮化硅绝缘层。在实施例中，第二绝缘层576具有在2-5纳米的范围内的厚度。
[0088]
在实施例中，电介质填充材料578包括硅和氧，例如氧化硅或二氧化硅绝缘层。在实施例中，栅极电极最终形成在第一鳍状物552的上鳍状物部分552b的侧壁的顶部之上并且与上鳍状物部分552b的侧壁横向地相邻，并且在第二鳍状物562的上鳍状物部分562b的侧壁的顶部之上并且与上鳍状物部分562b的侧壁横向地相邻。栅极电极还在第一鳍状物552与第二鳍状物562之间的电介质填充材料578之上。
[0089]
在另一方面中，前沿cmos技术节点具有高性能晶体管库，其以高密度和最佳可能性能运行。实现高晶体管密度的关键度量是最小接触多晶硅(栅极)间距。减小最小接触多晶硅间距增加了密度，但是通常降低了晶体管性能。
[0090]
最近的前沿cmos技术节点已经倾向于具有用于所有逻辑应用的均匀多晶硅间距。有时，已经提供较宽的多晶硅间距以实现模拟功能，但是已迫使逻辑应用成为单一多晶硅间距。
[0091]
根据本公开的一个或多个实施例，两个不同的多晶硅间距包括在同一管芯上，以用于高性能、高密度应用，例如，用于逻辑应用。在一个实施例中，存在具有最佳可用密度的54nm多晶硅间距晶体管库，以及以小面积代价提供显著的性能改进的60nm多晶硅间距晶体管库。通过使两种晶体管都可用于产品消费者，设计者可以选择用于微过程或片上系统中的电路或子系统的最佳类型的晶体管。
[0092]
作为使用具有均匀网格的间距划分来形成多晶硅栅极的比较性示例，图6a1-图6a7示出了根据本公开的实施例的表示在制造单一多晶硅(栅极)间距的方法中的各种操作的截面图。
[0093]
参考图6a1，将栅极材料602(例如，虚设多晶硅栅极材料)形成在衬底600上方，例如，在上文描述的鳍状物的图案之上。将硬掩模604(例如，氮化硅硬掩模)形成在栅极材料602上。
[0094]
参考图6a2，将骨干材料606形成在硬掩模604上。
[0095]
参考图6a3，使用光刻在骨干材料606上形成图案化抗蚀剂掩模608。图案化抗蚀剂掩模608包括将被转移到骨干材料606的特征。
[0096]
参考图6a4，例如通过蚀刻工艺将图案化掩模608的特征的图案转移到骨干材料606中，以形成图案化骨干材料606a。去除图案化抗蚀剂掩模608。
[0097]
参考图6a5，沿图案化骨干材料606a的特征的侧壁形成间隔体610。可以通过均厚沉积，随后在可以称为间隔骨干的工艺中进行各向异性蚀刻，来形成间隔体610。
[0098]
参考图6a6，去除图案化骨干材料606a。间隔体610保留在硬掩模604上。
[0099]
参考图6a7，在硬掩模604和栅极材料602的蚀刻期间，间隔体610用作掩模。然后，去除间隔体610，以留下其上具有图案化硬掩模604a的图案化栅极材料602a的结构612。结构612可以最终用于替换栅极工艺中，如下文所述。结构612具有均匀的栅极间距，并且这样，在实施例中，最终形成的永久栅极堆叠体具有均匀的栅极间距。
[0100]
作为调整骨干尺寸以实现期望的可变多晶硅间距的示例，图6b1-图6b7示出了根据本公开的实施例的表示在制造两种多晶硅(栅极)间距的方法中的各种操作的截面图。可
以实施该工艺以实现多个逻辑间距。在一个实施例中，为两种逻辑库提供的多晶硅间距的差异可以是相对于最小多晶硅间距从5％增加到25％的任何值。这与为模拟工艺提供的宽多晶硅间距库形成对比，宽多晶硅间距库通常是多晶硅间距相对于最小多晶体间距从50％增加到250％。
[0101]
参考图6b1，将栅极材料622(例如，虚设多晶硅栅极材料)形成在衬底620上方，例如，在上文描述的鳍状物的图案之上。将硬掩模624(例如，氮化硅硬掩模)形成在栅极材料622上。
[0102]
参考图6b2，将骨干材料626形成在硬掩模624上。
[0103]
参考图6b3，使用光刻在骨干材料626上形成图案化抗蚀剂掩模628。图案化抗蚀剂掩模628包括将被转移到骨干材料626的特征。在一个实施例中，图案化抗蚀剂掩模628包括具有第一间距的特征628a以及具有大于第一间距的第二间距的特征628b。
[0104]
参考图6b4，例如通过蚀刻工艺将图案化掩模628的特征628a和628b的图案转移到骨干材料626中，以形成具有特征626a和626b的图案化骨干材料。去除图案化抗蚀剂掩模628。
[0105]
参考图6b5，沿图案化骨干材料的特征626a的侧壁形成间隔体630a，并且沿图案化骨干材料的特征626b的侧壁形成间隔体630b。可以通过均厚沉积，随后在可以称为间隔骨干的工艺中进行各向异性蚀刻，来形成间隔体630a和630b。
[0106]
参考图6b6，去除图案化骨干材料的特征626a和626b。间隔体630a和630b保留在硬掩模624上。
[0107]
参考图6b7，在硬掩模624和栅极材料622的蚀刻期间，间隔体630a和630b用作掩模。然后，去除间隔体630a和630b，以留下其上具有图案化硬掩模624a的图案化栅极材料622a的结构632a和632b。特征632a和632b可以最终用于替换栅极工艺中，例如，如下文所述，以形成具有与结构632a和632b相同的尺寸的永久栅极堆叠体。
[0108]
在实施例中，结构632a具有第一间距(p1)，并且结构632b具有第二间距(p2)。在一个这样的实施例中，第一间距(p1)小于第二间距(p2)，如所描绘的。在具体的这样的实施例中，第一间距为大约54nm，并且第二间距(p2)为大约60nm。在实施例中，结构632a的宽度(w)与结构632b的宽度(w)相同。
[0109]
可能期望微调多晶硅间距库之间的多晶硅cd的差异。可能期望在两个不同库之间具有小的多晶硅cd的差异，或者可能期望对于相同的库具有恰好相同的多晶硅cd。可以通过调整将间隔体图案转移到多晶硅硬掩模和多晶硅中的蚀刻的特性来实现这种调节。这种调节也可以通过使用专用修整操作来实现，下文描述了其示例。
[0110]
作为包括修整步骤的示例性流程，图6c1-图6c7示出了根据本公开的实施例的表示在制造两种多晶硅(栅极)间距的方法中的各种操作的截面图。
[0111]
参考图6c1，将栅极材料642(例如，虚设多晶硅栅极材料)形成在衬底640上方，例如，在上文描述的鳍状物的图案之上。将硬掩模644(例如，氮化硅硬掩模)形成在栅极材料642上。将骨干材料646形成在硬掩模644上。使用光刻在骨干材料646上形成图案化抗蚀剂掩模648。图案化抗蚀剂掩模648包括将被转移到骨干材料646的特征。在一个实施例中，图案化抗蚀剂掩模648包括具有第一间距的特征648a以及具有大于第一间距的第二间距的特征648b。
[0112]
参考图6c2，例如通过蚀刻工艺将图案化掩模648的特征648a和648b的图案转移到骨干材料646中，以形成具有特征646a和646b的图案化骨干材料。去除图案化抗蚀剂掩模648。
[0113]
参考图6c3，沿图案化骨干材料的特征646a的侧壁形成间隔体650a，并且沿图案化骨干材料的特征646b的侧壁形成间隔体650b。可以通过均厚沉积，随后在可以称为间隔骨干的工艺中进行各向异性蚀刻，来形成间隔体650a和650b。
[0114]
参考图6c4，去除图案化骨干材料的特征646a和646b。间隔体650a和650b保留在硬掩模644上。将修整抗蚀剂652形成在间隔体650a之上，从而暴露间隔体650b。应当认识到，可以替代地将修整抗蚀剂652形成在间隔体650b之上，从而暴露间隔体650a。
[0115]
参考图6c5，对暴露的间隔体650b进行各向同性蚀刻，以减小间隔体的宽度，从而形成了间隔体650c。
[0116]
参考图6c6，去除修整抗蚀剂652，从而重新暴露间隔体650a。
[0117]
参考图6c7，在硬掩模644和栅极材料642的蚀刻期间，间隔体650a和650c用作掩模。然后，去除间隔体650a和650c，以留下其上具有图案化硬掩模644a的图案化栅极材料642a的结构652a和652b。特征652a和652b可以最终用于替换栅极工艺中，例如，如下文所述，以形成具有与结构652a和652b相同的尺寸的永久栅极堆叠体。
[0118]
在实施例中，结构652a具有第一间距(p1)，并且结构652b具有第二间距(p2)。在一个这样的实施例中，第一间距(p1)小于第二间距(p2)，如所描绘的。在具体的这样的实施例中，第一间距为大约54nm，并且第二间距(p2)为大约60nm。在实施例中，结构652b的宽度(w2)小于结构652a的宽度(w1)，如所描绘的。在替代实施例中，结构652b的宽度大于结构652a的宽度(例如，在抗蚀剂修整被反转的情况下)。
[0119]
在另一方面中，栅极侧壁间隔体材料可以保留在特定沟槽隔离区之上，作为在后续处理操作期间防止沟槽隔离区被腐蚀的保护。例如，图7a-图7e示出了根据本公开的实施例的在制造集成电路结构的方法中的各种操作的倾斜三维截面图。
[0120]
参考图7a，制造集成电路结构的方法包括形成鳍状物702，例如，硅鳍状物。鳍状物702具有下鳍状物部分702a和上鳍状物部分702b。绝缘结构704形成为直接与鳍状物702的下鳍状物部分702a的侧壁相邻。栅极结构706形成在上鳍状物部分702b之上以及绝缘结构704之上。在实施例中，栅极结构是包括牺牲栅极电介质层706a、牺牲栅极706b和硬掩模706c的占位体或虚设栅极结构。电介质材料708被形成为与鳍状物702的上鳍状物部分702b共形，与栅极结构706共形，并且与绝缘结构704共形。
[0121]
参考图7b，硬掩模材料710形成在电介质材料708之上。在实施例中，硬掩模材料710是使用旋涂工艺形成的基于碳的硬掩模材料。
[0122]
参考图7c，使硬掩模材料710凹陷以形成凹陷的硬掩模材料712并且暴露电介质材料708的与鳍状物702的上鳍状物部分702b共形并且与栅极结构706共形的部分。凹陷的硬掩模材料712覆盖电介质材料708的与绝缘结构704共形的部分。在实施例中，使用湿法蚀刻工艺使硬掩模材料710凹陷。在另一实施例中，使用灰化、干法蚀刻或等离子体蚀刻工艺使硬掩模材料710凹陷。
[0123]
参考图7d，对电介质材料708进行各向异性蚀刻，以沿栅极结构706的侧壁(作为电介质间隔体714a)、沿鳍状物702的上鳍状物部分702b的侧壁的部分、并且在绝缘结构704之
上形成图案化电介质材料714。
[0124]
参考图7e，从图7d的结构去除凹陷的硬掩模材料712。在实施例中，栅极结构706为虚设栅极结构，并且后续处理包括利用永久栅极电介质和栅极电极堆叠体替换栅极结构706。在实施例中，进一步的处理包括在栅极结构706的相对侧上形成嵌入式源极或漏极结构，如下文更详细所述。
[0125]
再次参考图7e，在实施例中，集成电路结构700包括第一鳍状物(左702)，例如，第一硅鳍状物，第一鳍状物具有下鳍状物部分702a和上鳍状物部分702b。集成电路结构还包括第二鳍状物(右702)，例如，第二硅鳍状物，第二鳍状物具有下鳍状物部分702a和上鳍状物部分702b。绝缘结构704与第一鳍状物的下鳍状物部分702a的侧壁直接相邻，并且与第二鳍状物的下鳍状物部分702a的侧壁直接相邻。栅极电极706在第一鳍状物(左702)的上鳍状物部分702b之上，在第二鳍状物(右702)的上鳍状物部分702b之上，并且在绝缘结构704的第一部分704a之上。第一电介质间隔体714a沿第一鳍状物(左702)的上鳍状物部分702b的侧壁，并且第二电介质间隔体702c沿第二鳍状物(右702)的上鳍状物部分702b的侧壁。第二电介质间隔体714c在绝缘结构704的处于第一鳍状物(左702)与第二鳍状物(右702)之间的第二部分704b之上与第一电介质间隔体714b是连续的。
[0126]
在实施例中，第一和第二电介质间隔体714b和714c包括硅和氮，例如化学计量si3n4氮化硅材料、富硅氮化硅材料或贫硅氮化硅材料。
[0127]
在实施例中，集成电路结构700还包括栅极电极706的相对侧上的嵌入式源极或漏极结构，该嵌入式源极或漏极结构具有处于沿第一和第二鳍状物702的上鳍状物部分702b的侧壁的第一和第二电介质间隔体714b和714c的顶表面下方的底表面，并且源极或漏极结构具有处于沿第一和第二鳍状物702的上鳍状物部分702b的侧壁的第一和第二电介质间隔体714b和714c的顶表面上方的顶表面，如下文结合图9b所述。在实施例中，绝缘结构704包括第一绝缘层、直接在第一绝缘层上的第二绝缘层、以及横向地直接在第二绝缘层上的电介质填充材料，同样如下文结合图9b所述。
[0128]
图8a-图8f示出了根据本公开的实施例的针对制造集成电路结构的方法中的各种操作的沿图7e的a-a’轴截取的略微投影截面图。
[0129]
参考图8a，制造集成电路结构的方法包括形成鳍状物702，例如，硅鳍状物。鳍状物702具有下鳍状物部分(图8a中看不到)和上鳍状物部分702b。绝缘结构704形成为与鳍状物702的下鳍状物部分702a的侧壁直接相邻。一对栅极结构706形成在上鳍状物部分702b之上和绝缘结构704之上。应当认识到，图8a-图8f中所示的透视图被略微投影以示出上鳍状物部分702b前方(页面之外)的栅极结构706和绝缘结构的部分，其中上鳍状物部分稍微进入页面中。在实施例中，栅极结构706是包括牺牲栅极电介质层706a、牺牲栅极706b和硬掩模706c的占位体或虚设栅极结构。
[0130]
参考图8b，其对应于结合图7a描述的工艺操作，电介质材料708形成为与鳍状物702的上鳍状物部分702b共形，与栅极结构706共形，并且与绝缘结构704的暴露部分共形。
[0131]
参考图8c，其对应于结合图7b描述的工艺操作，硬掩模材料710形成在电介质材料708之上。在实施例中，硬掩模材料710是使用旋涂工艺形成的基于碳的硬掩模材料。
[0132]
参考图8d，其对应于结合图7c描述的工艺操作，使硬掩模材料710凹陷以形成凹陷的硬掩模材料712并且暴露电介质材料708的与鳍状物702的上鳍状物部分702b共形并且与
栅极结构706共形的部分。凹陷的硬掩模材料712覆盖电介质材料708的与绝缘结构704共形的部分。在实施例中，使用湿法蚀刻工艺使硬掩模材料710凹陷。在另一实施例中，使用灰化、干法蚀刻或等离子体蚀刻工艺使硬掩模材料710凹陷。
[0133]
参考图8e，其对应于结合图7d描述的工艺操作，对电介质材料708进行各向异性蚀刻，以沿栅极结构706的侧壁(作为部分714a)、沿鳍状物702的上鳍状物部分702b的侧壁的部分、并且在绝缘结构704之上形成图案化电介质材料714。
[0134]
参考图8f，其对应于结合图7e描述的工艺操作，从图8e的结构去除凹陷的硬掩模材料712。在实施例中，栅极结构706为虚设栅极结构，并且后续处理包括利用永久栅极电介质和栅极电极堆叠体替换栅极结构706。在实施例中，进一步的处理包括在栅极结构706的相对侧上形成嵌入式源极或漏极结构，如下文更详细所述。
[0135]
再次参考图8f，在实施例中，集成电路结构700包括鳍状物702，例如，硅鳍状物，鳍状物702具有下鳍状物部分(图8f中未看出)和上鳍状物部分702b。绝缘结构704与鳍状物702的下鳍状物部分的侧壁直接相邻。第一栅极电极(左706)在上鳍状物部分702b之上并且在绝缘结构704的第一部分704a之上。第二栅极电极(右706)在上鳍状物部分702b之上并且在绝缘结构704的第二部分704a’之上。第一电介质间隔体(左706的右714a)沿第一栅极电极(左706)的侧壁，并且第二电介质间隔体(右706的左714a)沿第二栅极电极(右706)的侧壁，第二电介质间隔体在绝缘结构704的在第一栅极电极(左706)与第二栅极电极(右706)之间的第三部分704a”之上与第一电介质间隔体是连续的。
[0136]
图9a示出了根据本公开的实施例的针对包括永久栅极堆叠体和外延源极或漏极区的集成电路结构的沿图7e的a-a’轴截取的略微投影截面图。
[0137]
图9b示出了根据本公开的实施例的针对包括外延源极或漏极区和多层沟槽隔离结构的集成电路结构的沿图7e的b-b’轴截取的截面图。
[0138]
参考图9a和图9b，在实施例中，集成电路结构包括栅极电极706的相对侧上的嵌入式源极或漏极结构910。嵌入式源极或漏极结构910具有处于沿第一和第二鳍状物702的上鳍状物部分702b的侧壁的第一和第二电介质间隔体714a和714b的顶表面990下方的底表面910a。嵌入式源极或漏极结构910具有处于沿第一和第二鳍状物702的上鳍状物部分702b的侧壁的第一和第二电介质间隔体714a和714b的顶表面上方的顶表面910b。
[0139]
在实施例中，栅极堆叠体706是永久栅极堆叠体920。在一个这样的实施例中，永久栅极堆叠体920包括栅极电介质层922、诸如功函数栅极层的第一栅极层924以及栅极填充材料926，如图9a中描绘的。在永久栅极结构920在绝缘结构704之上的一个实施例中，永久栅极结构920形成于残余多晶硅部分930上，残余多晶硅部分930可以是涉及牺牲多晶硅栅极电极的替换栅极工艺的残余物。
[0140]
在实施例中，绝缘结构704包括第一绝缘层902、直接在第一绝缘层902上的第二绝缘层904、以及横向地直接在第二绝缘层904上的电介质填充材料906。在一个实施例中，第一绝缘层902是包括硅和氧的非掺杂绝缘层。在一个实施例中，第二绝缘层904包括硅和氮。在一个实施例中，电介质填充材料906包括硅和氧。
[0141]
在另一方面中，外延嵌入式源极或漏极区被实施为用于半导体鳍状物的源极或漏极结构。作为示例，图10示出了根据本公开的实施例的在源极或漏极位置截取的集成电路结构的截面图。
[0142]
参考图10，集成电路结构1000包括p型器件，例如p型金属氧化物半导体(pmos)器件。集成电路结构1000还包括n型器件，例如n型金属氧化物半导体(pmos)器件。
[0143]
图10的pmos器件包括第一多个半导体鳍状物1002，例如由体硅衬底1001形成的硅鳍状物。在源极或漏极位置处，已经去除了鳍状物1002的上部分，并且生长相同或不同的半导体材料以形成源极或漏极结构1004。应当认识到，在栅极电极的任一侧上截取的截面图处，源极或漏极结构1004将看起来相同，例如，它们将在源极侧与在漏极侧看起来是实质上相同的。在实施例中，如所描绘的，源极或漏极结构1004具有处于绝缘结构1006的上表面下方的部分和上方的部分。在实施例中，如所描绘的，源极或漏极结构1004是强刻面的。在实施例中，导电接触部1008形成于源极或漏极结构1004之上。然而，在一个这样的实施例中，强的刻面以及源极或漏极结构1004的相对宽的生长至少在一定程度上抑制了导电接触部1008的良好覆盖。
[0144]
图10的nmos器件包括第二多个半导体鳍状物1052，例如，由体硅衬底1001形成的硅鳍状物。在源极或漏极位置处，已经去除了鳍状物1052的上部分，并且生长了相同或不同的半导体材料以形成源极或漏极结构1054。应当认识到，在栅极电极的任一侧上截取的截面图处，源极或漏极结构1054将看起来相同，例如，它们在源极侧与在漏极侧将看起来是实质上相同的。在实施例中，如上所描绘的，源极或漏极结构1054具有处于绝缘结构1006的上表面下方的部分和上方的部分。在实施例中，如所描绘的，源极或漏极结构1054相对于源极或漏极结构1004是弱刻面的。在实施例中，导电接触部1058形成于源极或漏极结构1054之上。在一个这样的实施例中，相对弱的刻面和所得到的源极或漏极结构1054的相对窄的生长(与源极或漏极结构1004相比)增强了导电接触部1058的良好覆盖。
[0145]
可以改变pmos器件的源极或漏极结构的形状以改进与上覆接触部的接触面积。例如，图11示出了根据本公开的实施例的在源极或漏极位置截取的另一集成电路结构的截面图。
[0146]
参考图11，集成电路结构1100包括p型半导体(例如，pmos)器件。pmos器件包括第一鳍状物1102，例如，硅鳍状物。第一外延源极或漏极结构1104嵌入在第一鳍状物1102中。在一个实施例中，尽管未描绘，第一外延源极或漏极结构1104在第一栅极电极的第一侧(可以形成于诸如鳍状物1102的沟道部分的上鳍状物部分之上)处，并且第二外延源极或漏极结构在这种第一栅极电极的与第一侧相对的第二侧处嵌入在第一鳍状物1102中。在实施例中，第一外延源极或漏极结构1104和第二外延源极或漏极结构包括硅和锗，并且具有轮廓1105。在一个实施例中，轮廓是火柴棍轮廓，如图11中所描绘的。第一导电电极1108在第一外延源极或漏极结构1104之上。
[0147]
再次参考图11，在实施例中，集成电路结构1100还包括n型半导体(例如，nmos)器件。nmos器件包括诸如硅鳍状物的第二鳍状物1152。第三外延源极或漏极结构1154嵌入在第二鳍状物1152中。在一个实施例中，尽管未描绘，第三外延源极或漏极结构1154在第二栅极电极的第一侧(可以形成于诸如鳍状物1152的沟道部分的上鳍状物部分之上)处，并且第四外延源极或漏极结构在这种第二栅极电极的与第一侧相对的第二侧处嵌入在第二鳍状物1152中。在实施例中，第三外延源极或漏极结构1154和第四外延源极或漏极结构包括硅，并且具有与第一和第二外延源极或漏极结构1104的轮廓1105大体上相同的轮廓。第二导电电极1158在第三外延源极或漏极结构1154之上。
[0148]
在实施例中，第一外延源极或漏极结构1104弱刻面的。在实施例中，第一外延源极或漏极结构1104具有大致50纳米的高度，并且具有30-35纳米的范围内的宽度。在一个这样的实施例中，第三外延源极或漏极结构1154具有大致50纳米的高度，并且具有30-35纳米的范围内的宽度。
[0149]
在实施例中，第一外延源极或漏极结构1104以第一外延源极或漏极结构1104的底部1104a处的大致20％的锗浓度梯度变化到第一外延源极或漏极结构1104的顶部1104b处的大致45％的锗浓度。在实施例中，第一外延源极或漏极结构1104掺杂有硼原子。在一个这样的实施例中，第三外延源极或漏极结构1154掺杂有磷原子或砷原子。
[0150]
图12a-图12d示出了根据本公开的实施例的在源极或漏极位置处截取并且表示在制造集成电路结构时的各种操作的截面图。
[0151]
参考图12a，制造集成电路结构的方法包括形成鳍状物，例如，由硅衬底1201形成的硅鳍状物。鳍状物1202具有下鳍状物部分1202a和上鳍状物部分1202b。在实施例中，尽管未描绘，在进入页面的位置处，栅极电极形成在鳍状物1202的上鳍状物部分1202b的部分之上。这样的栅极电极具有与第二侧相对的第一侧，并且在第一和第二侧上限定源极或漏极位置。例如，出于说明的目的，图12a-图12d的视图的截面位置是在栅极电极的侧面之一处的源极或漏极位置之一处截取的。
[0152]
参考图12b，使鳍状物1202的源极或漏极位置凹陷以形成凹陷的鳍状物部分1206。鳍状物1202的凹陷的源极或漏极位置可以在栅极电极的一侧和栅极电极的第二侧。参考图12a和图12b两者，在实施例中，电介质间隔体1204沿鳍状物1202的一部分的侧壁形成，例如，形成在栅极结构的一侧。在一个这样的实施例中，使鳍状物1202凹陷涉及使鳍状物1202凹陷到电介质间隔体1204的顶表面1204a下方。
[0153]
参考图12c，外延源极或漏极结构1208形成于凹陷的鳍状物1206上，例如，并且因此可以形成于栅极电极的一侧。在一个这样的实施例中，第二外延源极或漏极结构形成于凹陷的鳍状物1206的处于这种栅极电极的第二侧的第二部分上。在实施例中，外延源极或漏极结构1208包括硅和锗，并且具有火柴棍轮廓，如图12c中描绘的。在实施例中，电介质间隔体1204被包括并沿外延源极或漏极结构1208的侧壁的下部部分1208a，如所描绘的。
[0154]
参考图12d，导电电极1210形成于外延源极或漏极结构1208上。在实施例中，导电电极1210包括导电阻挡层1210a和导电填充材料1210b。在一个实施例中，导电电极1210遵循外延源极或漏极结构1208的轮廓，如所描绘的。在其他实施例中，在制造导电电极1210期间腐蚀外延源极或漏极结构1208的上部部分。
[0155]
在另一方面中，占位体栅极结构或虚设栅极结构的部分可以保持在永久栅极结构下面的沟槽隔离区之上，作为在替换栅极工艺期间防止沟槽隔离区被腐蚀的保护。例如，图13a-图13c示出了根据本公开的实施例的在永久栅极堆叠体的底部的部分处具有残余虚设栅极材料的集成电路结构的平面图和对应截面图。
[0156]
参考图13a-图13c，集成电路结构包括鳍状物1302，例如，硅鳍状物，鳍状物1302从半导体衬底1304突出。鳍状物1302具有下鳍状物部分1302b和上鳍状物部分1302a。上鳍状物部分1302a具有顶部1302c和侧壁1302d。隔离结构1306围绕下鳍状物部分1302b。隔离结构1306包括具有顶表面1307的绝缘材料1306c。半导体材料1308在绝缘材料1306c的顶表面1307的一部分上。半导体材料1308与鳍状物1302分隔。
[0157]
栅极电介质层1310在上鳍状物部分1302a的顶部1302c之上，并且与上鳍状物部分1302a的侧壁1302d横向地相邻。栅极电介质层1310进一步在绝缘材料1306c的顶表面1307的部分上的半导体材料1308上。诸如鳍状物1302的氧化部分的居间附加栅极电介质层1311可以在上鳍状物部分1302a的顶部1302c之上的栅极电介质层1310与上鳍状物部分1302a的侧壁1302d之间并且与侧壁1302d横向地相邻。栅极电极1312在上鳍状物部分1302a的顶部1302c之上的栅极电介质层1310之上，并且与上鳍状物部分1302a的侧壁1302d横向地相邻。栅极电极1312进一步在绝缘材料1306c的顶表面1307的部分上的半导体材料1308上的栅极电介质层1310之上。第一源极或漏极区1316与栅极电极1312的第一侧相邻，并且第二源极或漏极区1318与栅极电极1312的第二侧相邻，第二侧与第一侧相对。在上文描述了其示例的实施例中，隔离结构1306包括第一绝缘层1306a、第二绝缘层1306b和绝缘材料1306c。
[0158]
在一个实施例中，绝缘材料1306c的顶表面1307的部分上的半导体材料1308是或包括多晶硅。在一个实施例中，绝缘材料1306c的顶表面1307具有凹形下陷，并且如描绘的，半导体材料1308在该凹形下陷中。在一个实施例中，隔离结构1306包括沿绝缘材料1306c的底部和侧壁的第二绝缘材料(1306a或1306b或1306a/1306b两者)。在一个这样的实施例中，第二绝缘材料(1306a或1306b或1306a/1306b两者)的沿绝缘材料1306c的侧壁的部分具有处于绝缘材料1306c的最上表面上方的顶表面，如所描绘的。在一个实施例中，第二绝缘材料(1306a或1306b或1306a/1306b两者)的顶表面高于半导体材料1308的最上表面或与其共面。
[0159]
在一个实施例中，绝缘材料1306c的顶表面1307的部分上的半导体材料1308不延伸超过栅极电介质层1310。亦即，从平面图的角度讲，半导体材料1308的位置限于被栅极堆叠体1312/1310覆盖的区域。在一个实施例中，第一电介质间隔体1320沿栅极电极1312的第一侧。第二电介质间隔体1322沿栅极电极1312的第二侧。在一个这样的实施例中，栅极电介质层1310还沿第一电介质间隔体1320和第二电介质间隔体1322的侧壁延伸，如图13b中所描绘的。
[0160]
在一个实施例中，栅极电极1312包括共形导电层1312a(例如，功函数层)。在一个这样的实施例中，功函数层1312a包括钛和氮。在另一实施例中，功函数层1312a包括钛、铝、碳和氮。在一个实施例中，栅极电极1312还包括功函数层1312a之上的导电填充金属层1312b。在一个这样的实施例中，导电填充金属层1312b包括钨。在特定实施例中，导电填充金属层1312b包括95或更大原子百分比的钨以及0.1到2原子百分比的氟。在一个实施例中，绝缘帽1324在栅极电极1312上并且可以在栅极电介质层1310之上延伸，如图13b中所描绘的。
[0161]
图14a-图14d示出了根据本公开的另一实施例的制造在永久栅极堆叠体的底部的部分处具有残余虚设栅极材料的集成电路结构的方法中的各种操作的截面图。透视图沿着图13c的结构的a-a’轴的部分。
[0162]
参考图14a，制造集成电路结构的方法包括从半导体衬底1402形成鳍状物1400。鳍状物1400具有下鳍状物部分1400a和上鳍状物部分1400b。上鳍状物部分1400b具有顶部1400c和侧壁1400d。隔离结构1404围绕下鳍状物部分1400a。隔离结构1404包括具有顶表面1405的绝缘材料1404c。占位体栅极电极1406在上鳍状物部分1400b的顶部1400c之上，并且与上鳍状物部分1400b的侧壁1400d横向地相邻。占位体栅极电极1406包括半导体材料。
[0163]
尽管从图14a的角度未描绘(但图13c中示出了针对其的位置)，可以与占位体栅极电极1406的第一侧相邻地形成第一源极或漏极区，并且可以与占位体栅极电极1406的第二侧相邻地形成第二源极或漏极区，第二侧与第一侧相对。另外，栅极电介质间隔体可以沿占位体栅极电极1406的侧壁形成，并且可以与占位体栅极电极1406横向地相邻地形成层间电介质(ild)层。
[0164]
在一个实施例中，占位体栅极电极1406是或包括多晶硅。在一个实施例中，隔离结构1404的绝缘材料1404c的顶表面1405具有凹形下陷，如所描绘的。占位体栅极电极1406的一部分在该凹形下陷中。在一个实施例中，隔离结构1404包括沿绝缘材料1404c的底部和侧壁的第二绝缘材料(1404a或1404b或1404a/1404b两者)，如所描绘的。在一个这样的实施例中，第二绝缘材料(1404a或1404b或1404a/1404b两者)沿绝缘材料1404c的侧壁的部分具有在绝缘材料1404c的顶表面1405的至少一部分上方的顶表面。在一个实施例中，第二绝缘材料(1404a或1404b或1404a/1404b两者)的顶表面处于占位体栅极电极1406的一部分的最低表面上方。
[0165]
参考图14b，例如，沿图14a的方向1408从上鳍状物部分1400b的顶部1400c和侧壁1400d之上蚀刻占位体栅极电极1406。蚀刻工艺可以被称为替换栅极工艺。在实施例中，蚀刻或替换栅极工艺未完成，并且在隔离结构1404的绝缘材料1404c的顶表面1405的至少一部分上留下占位体栅极电极1406的一部分1412。
[0166]
参考图14a和图14b，在实施例中，在形成占位体栅极电极1406之前形成的上鳍状物部分1400b的氧化部分1410在蚀刻工艺期间被保留，如所描绘的。然而，在另一实施例中，在形成占位体栅极电极1406之前形成占位体栅极电介质层，并且在蚀刻占位体栅极电极之后去除占位体栅极电介质层。
[0167]
参考图14c，栅极电介质层1414形成于上鳍状物部分1400b的顶部1400c之上，并且与上鳍状物部分1400b的侧壁1400d横向地相邻。在一个实施例中，栅极电介质层1414形成于上鳍状物部分1400b的顶部1400c之上的上鳍状物部分1400b的氧化部分1410上，并且与上鳍状物部分1400b的侧壁1400d横向地相邻，如所描绘的。在另一实施例中，在蚀刻占位体栅极电极之后去除上鳍状物部分1400b的氧化部分1410的情况下，栅极电介质层1414直接形成于上鳍状物部分1400b上、在上鳍状物部分1400b的顶部1400c之上，并且与上鳍状物部分1400b的侧壁1400d横向地相邻。在任一种情况下，在实施例中，栅极电介质层1414进一步形成在隔离结构1404的绝缘材料1404c的顶表面1405的部分上的占位体栅极电极1406的部分1412上。
[0168]
参考图14d，永久栅极电极1416形成于上鳍状物部分1400b的顶部1400c之上的栅极电介质层1414之上，并且与上鳍状物部分1400b的侧壁1400d横向地相邻。永久栅极电极1416进一步在绝缘材料1404c的顶表面1405的部分上的占位体栅极电极1406的部分1412上的栅极电介质层1414之上。
[0169]
在一个实施例中，形成永久栅极电极1416包括形成功函数层1416a。在一个这样的实施例中，功函数层1416a包括钛和氮。在另一这样的实施例中，功函数层1416a包括钛、铝、碳和氮。在一个实施例中，形成永久栅极电极1416还包括形成在功函数层1416a之上形成的导电填充金属层1416b。在一个这样的实施例中，形成导电填充金属层1416b包括使用原子层沉积(ald)利用六氟化钨(wf6)前体形成含钨膜。在实施例中，绝缘栅极帽层1418形成在
永久栅极电极1416上。
[0170]
在另一方面中，相同导电类型(例如，n型或p型)的器件针对相同导电类型可以具有差异化栅极电极堆叠体。然而，出于比较目的，具有相同导电类型的器件可以具有基于经调制的掺杂的差异化电压阈值(vt)。
[0171]
图15a示出了根据本公开的实施例的nmos器件对和pmos器件对的截面图，nmos器件对具有基于经调制的掺杂的差异化电压阈值，pmos器件对具有基于经调制的掺杂的差异化电压阈值。
[0172]
参考图15a，第一nmos器件1502在半导体有源区1500之上(例如，在硅鳍状物或衬底之上)与第二nmos器件1504相邻。第一nmos器件1502和第二nmos器件1504都包括栅极电介质层1506、第一栅极电极导电层1508(例如，功函数层)、以及栅极电极导电填充1510。在实施例中，第一nmos器件1502和第二nmos器件1504的第一栅极电极导电层1508具有相同材料和相同厚度，从而具有相同功函数。然而，第一nmos器件1502具有比第二nmos器件1504更低的vt。在一个这样的实施例中，第一nmos器件1502被称为“标准vt”器件，并且第二nmos器件1504被称为“高vt”器件。在实施例中，通过在第一nmos器件1502和第二nmos器件1504的区域1512处使用经调制或差异化的注入掺杂来实现差异化vt。
[0173]
再次参考图15a，第一pmos器件1522在半导体有源区1520之上(例如，在硅鳍状物或衬底之上)与第二pmos器件1524相邻。第一pmos器件1522和第二pmos器件1524都包括栅极电介质层1526、第一栅极电极导电层1528(例如，功函数层)、以及栅极电极导电填充1530。在实施例中，第一pmos器件1522和第二pmos器件1524的第一栅极电极导电层1528具有相同材料和相同厚度，从而具有相同功函数。然而，第一pmos器件1522具有比第二pmos器件1524更高的vt。在一个这样的实施例中，第一pmos器件1522被称为“标准vt”器件，并且第二pmos器件1524被称为“低vt”器件。在实施例中，通过在第一pmos器件1522和第二pmos器件1524的区域1532处使用经调制或差异化的注入掺杂来实现差异化vt。
[0174]
与图15a相比，图15b示出了根据本公开的另一实施例的nmos器件对和pmos器件对的截面图，nmos器件对具有基于差异化栅极电极结构的差异化电压阈值，pmos器件对具有基于差异化栅极电极结构的差异化电压阈值。
[0175]
参考图15b，第一nmos器件1552在半导体有源区1550之上(例如，在硅鳍状物或衬底之上)与第二nmos器件1554相邻。第一nmos器件1552和第二nmos器件1554都包括栅极电介质层1556。然而，第一nmos器件1552和第二nmos器件1554具有结构上不同的栅极电极堆叠体。特别地，第一nmos器件1522包括诸如第一功函数层的第一栅极电极导电层1558、以及栅极电极导电填充1560。第二nmos器件1554包括诸如第二功函数层的第二栅极电极导电层1559、第一栅极电极导电层1558和栅极电极导电填充1560。第一nmos器件1552具有比第二nmos器件1554更低的vt。在一个这样的实施例中，第一nmos器件1552被称为“标准vt”器件，并且第二nmos器件1554被称为“高vt”器件。在实施例中，通过为相同导电类型器件使用差异化栅极堆叠体来实现差异化vt。
[0176]
再次参考图15b，第一pmos器件1572在半导体有源区1570之上(例如，在硅鳍状物或衬底之上)与第二pmos器件1574相邻。第一pmos器件1572和第二pmos器件1574都包括栅极电介质层1576。然而，第一pmos器件1572和第二pmos器件1574具有结构上不同的栅极电极堆叠体。特别地，第一pmos器件1572包括具有第一厚度的栅极电极导电层1578a(例如，功
函数层)、以及栅极电极导电填充1580。第二pmos器件1574包括具有第二厚度的栅极电极导电层1578b、以及栅极电极导电填充1580。在一个实施例中，栅极电极导电层1578a和栅极电极导电层1578b具有相同组分，但是栅极电极导电层1578b的厚度(第二厚度)大于栅极电极导电层1578a的厚度(第一厚度)。第一pmos器件1572具有比第二pmos器件1574更高的vt。在一个这样的实施例中，第一pmos器件1572被称为“标准vt”器件，并且第二pmos器件1574被称为“低vt”器件。在实施例中，通过为相同导电类型器件使用差异化栅极堆叠体来实现差异化vt。
[0177]
再次参考图15b，根据本公开的实施例，集成电路结构包括鳍状物(例如，硅鳍状物，例如1550)。应当认识到，鳍状物具有顶部(如所示)和侧壁(进入页面和离开页面)。栅极电介质层1556在鳍状物的顶部之上，并且与鳍状物的侧壁横向地相邻。器件1554的n型栅极电极在鳍状物的顶部之上的栅极电介质层1556之上并且与鳍状物的侧壁横向地相邻。n型栅极电极包括栅极电介质层1556上的p型金属层1559以及p型金属层1559上的n型金属层1558。将要认识到，第一n型源极或漏极区可以与栅极电极的第一侧(例如，进入页面)相邻，并且第二n型源极或漏极区可以与栅极电极的第二侧(例如，离开页面)相邻，第二侧与第一侧相对。
[0178]
在一个实施例中，p型金属层1559包括钛和氮，并且n型金属层1558包括钛、铝、碳和氮。在一个实施例中，p型金属层1559具有2-12埃的范围内的厚度，并且在具体实施例中，p型金属层1559具有2-4埃的范围内的厚度。在一个实施例中，n型栅极电极还包括n型金属层1558上的导电填充金属层1560。在一个这样的实施例中，导电填充金属层1560包括钨。在特定实施例中，导电填充金属层1560包括95或更大原子百分比的钨以及0.1到2原子百分比的氟。
[0179]
再次参考图15b，根据本公开的另一实施例，集成电路结构包括具有电压阈值(vt)的第一n型器件1552、具有第一栅极电介质层1556的第一n型器件1552、以及第一栅极电介质层1556上的第一n型金属层1558。而且，还包括具有电压阈值(vt)的第二n型器件1554、具有第二栅极电介质层1556的第二n型器件1554、第二栅极电介质层1556上的p型金属层1559、以及p型金属层1559上的第二n型金属层1558。
[0180]
在一个实施例中，其中第二n型器件1554的vt比第一n型器件1552的vt更高。在一个实施例中，第一n型金属层1558和第二n型金属层1558具有相同的组分。在一个实施例中，第一n型金属层1558和第二n型金属层1558具有相同的厚度。在一个实施例中，其中n型金属层1558包括钛、铝、碳和氮，并且p型金属层1559包括钛和氮。
[0181]
再次参考图15b，根据本公开的另一实施例，集成电路结构包括具有电压阈值(vt)的第一p型器件1572、具有第一栅极电介质层1576的第一p型器件1572、以及第一栅极电介质层1576上的第一p型金属层1578a。第一p型金属层1578a具有厚度。第二p型器件1578也被包括并且具有电压阈值(vt)。第二p型器件1574具有第二栅极电介质层1576和第二栅极电介质层1576上的第二p型金属层1578b。第二p型金属层1578b具有大于第一p型金属层1578a的厚度的厚度。
[0182]
在一个实施例中，第二p型器件1574的vt比第一p型器件1572的vt更低。在一个实施例中，第一p型金属层1578a和第二p型金属层1578b具有相同的组分。在一个实施例中，第一p型金属层1578a和第二p型金属层1578b都包括钛和氮。在一个实施例中，第一p型金属层
1578a的厚度小于第二p型金属层1578b的材料的功函数饱和厚度。在一个实施例中，尽管未描绘，但是第二p型金属层1578b包括第二金属膜(例如，来自第一次沉积)上的第一金属膜(例如，来自第二次沉积)，并且接缝在第一金属膜与第二金属膜之间。
[0183]
再次参考图15b，根据本公开的另一实施例，集成电路结构包括具有第一栅极电介质层1556的第一n型器件1552、以及第一栅极电介质层1556上的第一n型金属层1558。第二n型器件1554具有第二栅极电介质层1556、第二栅极电介质层1556上的第一p型金属层1559、以及第一p型金属层1559上的第二n型金属层1558。第一p型器件1572具有第三栅极电介质层1576和第三栅极电介质层1576上的第二p型金属层1578a。第二p型金属层1578a具有厚度。第二p型器件1574具有第四栅极电介质层1576和第四栅极电介质层1576上的第三p型金属层1578b。第三p型金属层1578b具有大于第二p型金属层1578a的厚度的厚度。
[0184]
在一个实施例中，第一n型器件1552具有电压阈值(vt)，第二n型器件1554具有电压阈值(vt)，并且第二n型器件1554的vt低于第一n型器件1552的vt。在一个实施例中，第一p型器件1572具有电压阈值(vt)，第二p型器件1574具有电压阈值(vt)，并且第二p型器件1574的vt低于第一p型器件1572的vt。在一个实施例中，第三p型金属层1578b包括第二金属膜上的第一金属膜，并且接缝在第一金属膜与第二金属膜之间。
[0185]
应当认识到，可以在同一结构中(例如，在同一管芯上)包括针对相同导电类型的大于两种类型的vt器件。在第一示例中，图16a示出了根据本公开的实施例的三个nmos器件和三个pmos器件的截面图，三个nmos器件具有基于差异化栅极电极结构和经调制的掺杂的差异化电压阈值，三个pmos器件具有基于差异化栅极电极结构和经调制的掺杂的差异化电压阈值。
[0186]
参考图16a，第一nmos器件1602在半导体有源区1600之上(例如，硅鳍状物或衬底之上)与第二nmos器件1604和第三nmos器件1603相邻。第一nmos器件1602、第二nmos器件1604和第三nmos器件1603包括栅极电介质层1606。第一nmos器件1602和第三nmos器件1603具有结构上相同或类似的栅极电极堆叠体。然而，第二nmos器件1604具有在结构上与第一nmos器件1602和第三nmos器件1603不同的栅极电极堆叠体。特别地，第一nmos器件1602和第三nmos器件1603包括第一栅极电极导电层1608(例如，第一功函数层)以及栅极电极导电填充1610。第二nmos器件1604包括第二栅极电极导电层1609(例如，第二功函数层)、第一栅极电极导电层1608和栅极电极导电填充1610。第一nmos器件1602具有比第二nmos器件1604更低的vt。在一个这样的实施例中，第一nmos器件1602被称为“标准vt”器件，并且第二nmos器件1604被称为“高vt”器件。在实施例中，通过为相同导电类型器件使用差异化栅极堆叠体来实现差异化vt。在实施例中，第三nmos器件1603具有与第一nmos器件1602和第二nmos器件1604的vt不同的vt，即使第三nmos器件1603的栅极电极结构与第一nmos器件1602的栅极电极结构相同。在一个实施例中，第三nmos器件1603的vt在第一nmos器件1602的vt与第二nmos器件1604的vt之间。在实施例中，第三nmos器件1603和第一nmos器件1602之间的差异化vt是通过在第三nmos器件1603的区域1612处使用经调制或差异化的注入掺杂来实现的。在一个这样的实施例中，第三n型器件1603具有的沟道区具有与第一n型器件1602的沟道区的掺杂剂浓度不同的掺杂剂浓度。
[0187]
再次参考图16a，第一pmos器件1622在半导体有源区1620之上(例如，在硅鳍状物或衬底之上)与第二pmos器件1624和第三pmos器件1623相邻。第一pmos器件1622、第二pmos
器件1624和第三pmos器件1623包括栅极电介质层1626。第一pmos器件1622和第三pmos器件1623具有结构上相同或类似的栅极电极堆叠体。然而，第二pmos器件1624具有在结构上与第一pmos器件1622和第三pmos器件1623不同的栅极电极堆叠体。特别地，第一pmos器件1622和第三pmos器件1623包括具有第一厚度的栅极电极导电层1608a(例如，功函数层)、以及栅极电极导电填充1630。第二pmos器件1624包括具有第二厚度的栅极电极导电层1628b、以及栅极电极导电填充1630。在一个实施例中，栅极电极导电层1628a和栅极电极导电层1628b具有相同组分，但是栅极电极导电层1628b的厚度(第二厚度)大于栅极电极导电层1628a的厚度(第一厚度)。在实施例中，第一pmos器件1622具有比第二pmos器件1624更高的vt。在一个这样的实施例中，第一pmos器件1622被称为“标准vt”器件，并且第二pmos器件1624被称为“低vt”器件。在实施例中，通过为相同导电类型器件使用差异化栅极堆叠体来实现差异化vt。在实施例中，第三pmos器件1623具有与第一pmos器件1622的vt和第二pmos器件1624的vt不同的vt，即使第三pmos器件1623的栅极电极结构与第一pmos器件1622的栅极电极结构相同。在一个实施例中，第三pmos器件1623的vt在第一pmos器件1622的vt与第二pmos器件1624的vt之间。在实施例中，第三pmos器件1623与第一pmos器件1622之间的差异化vt是通过在第三pmos器件1623的区域1632处使用经调制或差异化的注入掺杂来实现的。在一个这样的实施例中，第三p型器件1623具有的沟道区具有与第一p型器件1622的沟道区的掺杂剂浓度不同的掺杂剂浓度。
[0188]
在第二示例中，图16b示出了根据本公开的另一实施例的三个nmos器件和三个pmos器件的截面图，三个nmos器件具有基于差异化栅极电极结构和经调制的掺杂的差异化电压阈值，三个pmos器件具有基于差异化栅极电极结构和经调制的掺杂的差异化电压阈值。
[0189]
参考图16b，第一nmos器件1652在半导体有源区1650之上(例如，硅鳍状物或衬底之上)与第二nmos器件1654和第三nmos器件1653相邻。第一nmos器件1652、第二nmos器件1654和第三nmos器件1653包括栅极电介质层1656。第二nmos器件1654和第三nmos器件1653具有结构上相同或类似的栅极电极堆叠体。然而，第一nmos器件1652具有在结构上与第二nmos器件1654和第三nmos器件1653不同的栅极电极堆叠体。特别地，第一nmos器件1652包括第一栅极电极导电层1658(例如，第一功函数层)、以及栅极电极导电填充1660。第二nmos器件1654和第三nmos器件1653包括第二栅极电极导电层1659(例如，第二功函数层)、第一栅极电极导电层1658和栅极电极导电填充1660。第一nmos器件1652具有比第二nmos器件1654更低的vt。在一个这样的实施例中，第一nmos器件1652被称为“标准vt”器件，并且第二nmos器件1654被称为“高vt”器件。在实施例中，通过为相同导电类型器件使用差异化栅极堆叠体来实现差异化vt。在实施例中，第三nmos器件1653具有与第一nmos器件1652的vt和第二nmos器件1654的vt不同的vt，即使第三nmos器件1653的栅极电极结构与第二nmos器件1654的栅极电极结构相同。在一个实施例中，第三nmos器件1653的vt在第一nmos器件1652的vt与第二nmos器件1654的vt之间。在实施例中，第三nmos器件1653与第二nmos器件1654之间的差异化vt是通过在第三nmos器件1653的区域1662处使用经调制或差异化的注入掺杂来实现的。在一个这样的实施例中，第三n型器件1653具有的沟道区具有与第二n型器件1654的沟道区的掺杂剂浓度不同的掺杂剂浓度。
[0190]
再次参考图16b，第一pmos器件1672在半导体有源区1670之上(例如，在硅鳍状物
或衬底之上)与第二pmos器件1674和第三pmos器件1673相邻。第一pmos器件1672、第二pmos器件1674和第三pmos器件1673包括栅极电介质层1676。第二pmos器件1674和第三pmos器件1673具有结构上相同或类似的栅极电极堆叠体。然而，第一pmos器件1672具有在结构上与第二pmos器件1674和第三pmos器件1673不同的栅极电极堆叠体。特别地，第一pmos器件1672包括具有第一厚度的栅极电极导电层1678a(例如，功函数层)、以及栅极电极导电填充1680。第二pmos器件1674和第三pmos器件1673包括具有第二厚度的栅极电极导电层1678b、以及栅极电极导电填充1680。在一个实施例中，栅极电极导电层1678a和栅极电极导电层1678b具有相同组分，但是栅极电极导电层1678b的厚度(第二厚度)大于栅极电极导电层1678a的厚度(第一厚度)。在实施例中，第一pmos器件1672具有比第二pmos器件1674更高的vt。在一个这样的实施例中，第一pmos器件1672被称为“标准vt”器件，并且第二pmos器件1674被称为“低vt”器件。在实施例中，通过为相同导电类型器件使用差异化栅极堆叠体来实现差异化vt。在实施例中，第三pmos器件1673具有与第一pmos器件1672的vt和第二pmos器件1674的vt不同的vt，即使第三pmos器件1673的栅极电极结构与第二pmos器件1674的栅极电极结构相同。在一个实施例中，第三pmos器件1673的vt在第一pmos器件1672的vt与第二pmos器件1674的vt之间。在实施例中，第三pmos器件1673与第一pmos器件1672之间的差异化vt是通过在第三pmos器件1673的区域1682处使用经调制或差异化的注入掺杂来实现的。在一个这样的实施例中，第三p型器件1673具有的沟道区具有与第二p型器件1674的沟道区的掺杂剂浓度不同的掺杂剂浓度。
[0191]
图17a-图17d示出了根据本公开的另一实施例的制造具有基于差异化栅极电极结构的差异化电压阈值的nmos器件的方法中的各种操作的截面图。
[0192]
参考图17a，其中“标准vt nmos”区(std vt nmos)和“高vtnmos”区(high vt nmos)被示为在公共衬底上分叉，制造集成电路结构的方法包括在第一半导体鳍状物1702之上和第二半导体鳍状物1704之上(例如，在第一和第二硅鳍状物之上)形成栅极电介质层1706。p型金属层1708形成在第一半导体鳍状物1702之上和第二半导体鳍状物1704之上的栅极电介质层1706上。
[0193]
参考图17b，从第一半导体鳍状物1702之上的栅极电介质层1706去除p型金属层1708的一部分，但是p型金属层1708的部分1709保留在第二半导体鳍状物1704之上的栅极电介质层1706上。
[0194]
参考图17c，n型金属层1710形成在第一半导体鳍状物1702之上的栅极电介质层1706上，以及第二半导体鳍状物1704之上的栅极电介质层1706上的p型金属层的部分1709上。在实施例中，后续处理包括在第一半导体鳍状物1702之上形成具有电压阈值(vt)的第一n型器件，以及在第二半导体鳍状物1704之上形成具有电压阈值(vt)的第二n型器件，其中第二n型器件的vt高于第一n型器件的vt。
[0195]
参考图17d，在实施例中，导电填充金属层1712形成在n型金属层1710上。在一个这样的实施例中，形成导电填充金属层1712包括利用六氟化钨(wf6)前体使用原子层沉积(ald)形成含钨膜。
[0196]
图18a-图18d示出了根据本公开的另一实施例的制造具有基于差异化栅极电极结构的差异化电压阈值的pmos器件的方法中的各种操作的截面图。
[0197]
参考图18a，其中“标准vt pmos”区(std vt pmos)和“低vtpmos”区(low vt pmos)
被示为在公共衬底上分叉，制造集成电路结构的方法包括在第一半导体鳍状物1802之上和第二半导体鳍状物1804之上(例如，在第一和第二硅鳍状物之上)形成栅极电介质层1806。第一p型金属层1808形成在第一半导体鳍状物1802之上和第二半导体鳍状物1804之上的栅极电介质层1806上。
[0198]
参考图18b，从第一半导体鳍状物1802之上的栅极电介质层1806去除第一p型金属层1808的一部分，但是第一p型金属层1808的部分1809保留在第二半导体鳍状物1804之上的栅极电介质层1806上。
[0199]
参考图18c，第二p型金属层1810形成在第一半导体鳍状物1802之上的栅极电介质层1806上，以及第二半导体鳍状物1804之上的栅极电介质层1806上的第一p型金属层的部分1809上。在实施例中，后续处理包括在第一半导体鳍状物1802之上形成具有电压阈值(vt)的第一p型器件，以及在第二半导体鳍状物1804之上形成具有电压阈值(vt)的第二p型器件，其中第二p型器件的vt低于第一p型器件的vt。
[0200]
在一个实施例中，第一p型金属层1808和第二p型金属层1810具有相同的组分。在一个实施例中，第一p型金属层1808和第二p型金属层1810具有相同的厚度。在一个实施例中，第一p型金属层1808和第二p型金属层1810具有相同的厚度和相同的组分。在一个实施例中，接缝1811在第一p型金属层1808与第二p型金属层1810之间，如描绘的。
[0201]
参考图18d，在实施例中，导电填充金属层1812形成在p型金属层1810之上。在一个这样的实施例中，形成导电填充金属层1812包括利用六氟化钨(wf6)前体使用原子层沉积(ald)形成含钨膜。在一个实施例中，在形成导电填充金属层1812之前，在p型金属层1810上形成n型金属层1814，如所描绘的。在一个这样的实施例中，n型金属层1814是双金属栅极替换处理方案的人工制品。
[0202]
在另一方面中，描述了用于互补金属氧化物半导体(cmos)半导体器件的金属栅极结构。在示例中，图19示出了根据本公开的实施例的具有p/n结的集成电路结构的截面图。
[0203]
参考图19，集成电路结构1900包括半导体衬底1902，半导体衬底1902具有n阱区1904和p阱区1908，n阱区1904具有从其突出的第一半导体鳍状物1906，p阱区1908具有从其突出的第二半导体鳍状物1910。第一半导体鳍状物1906与第二半导体鳍状物1910间隔开。在半导体衬底1902中n阱区1904与p阱区1908直接相邻。沟槽隔离结构1912在半导体衬底1902上、在第一半导体鳍状物1906与第二半导体鳍状物1910外部和之间。第一半导体鳍状物1906和第二半导体鳍状物1910在沟槽隔离结构1912上方延伸。
[0204]
栅极电介质层1914在第一半导体鳍状物1906和第二半导体鳍状物1910上和沟槽隔离结构1912上。栅极电介质层1914在第一半导体鳍状物1906与第二半导体鳍状物1910之间是连续的。导电层1916在第一半导体鳍状物1906之上的栅极电介质层1914之上，但是不在第二半导体鳍状物1910之上的栅极电介质层1914之上。在一个实施例中，导电层1916包括钛、氮和氧。p型金属栅极层1918在第一半导体鳍状物1906之上的导电层1916之上，但是不在第二半导体鳍状物1910之上的导电层1916之上。p型金属栅极层1918进一步在第一半导体鳍状物1906与第二半导体鳍状物1910之间的沟槽隔离结构1912的一部分但并非全部上。n型金属栅极层1920在第二半导体鳍状物1910之上，在第一半导体鳍状物1906与第二半导体鳍状物1910之间的沟槽隔离结构1912之上，以及p型金属栅极层1918之上。
[0205]
在一个实施例中，层间电介质(ild)层1922在第一半导体鳍状物1906和第二半导
体鳍状物1910外部上的沟槽隔离结构1912上方。ild层1922具有开口1924，该开口1924暴露第一半导体鳍状物1906和第二半导体鳍状物1910。在一个这样的实施例中，进一步沿开口1924的侧壁1926形成导电层1916、p型金属栅极层1918和n型金属栅极层1920，如所描绘的。在特定实施例中，导电层1916具有沿开口1924的侧壁1926处于p型金属栅极层1918的顶表面1919下方、并且沿开口1924的侧壁1926处于n型金属栅极层1920的顶表面1921下方的顶表面1917，如所描绘的。
[0206]
在一个实施例中，p型金属栅极层1918包括钛和氮。在一个实施例中，n型金属栅极层1920包括钛和铝。在一个实施例中，导电填充金属层1930在n型金属栅极层1920之上，如所描绘的。在一个这样的实施例中，导电填充金属层1930包括钨。在特定实施例中，导电填充金属层1930包括95或更大原子百分比的钨以及0.1到2原子百分比的氟。在一个实施例中，栅极电介质层1914具有包括铪和氧的层。在一个实施例中，热或化学氧化物层1932在第一半导体鳍状物1906与第二半导体鳍状物1910的上部部分之间，如所描绘的。在一个实施例中，半导体衬底1902为体硅半导体衬底。
[0207]
现在仅参考图19的右侧，根据本公开的实施例，集成电路结构包括半导体衬底1902，半导体衬底1902包括具有从其突出的半导体鳍状物1906的n阱区1904。沟槽隔离结构1912在半导体衬底1902上、处于半导体鳍状物1906周围。半导体鳍状物1906在沟槽隔离结构1912上方延伸。栅极电介质层1914在半导体鳍状物1906之上。导电层1916在半导体鳍状物1906之上的栅极电介质层1914之上。在一个实施例中，导电层1916包括钛、氮和氧。p型金属栅极层1918在半导体鳍状物1906之上的导电层1916之上。
[0208]
在一个实施例中，层间电介质(ild)层1922在沟槽隔离结构1912上方。ild层具有开口，该开口暴露半导体鳍状物1906。沿开口的侧壁进一步形成导电层1916和p型金属栅极层1918。在一个这样的实施例中，导电层1916沿开口的侧壁具有具有顶表面，该顶表面低于p型金属栅极层1918沿开口的侧壁的顶表面。在一个实施例中，p型金属栅极层1918在导电层1916上。在一个实施例中，p型金属栅极层1918包括钛和氮。在一个实施例中，导电填充金属层1930在p型金属栅极层1918之上。在一个这样的实施例中，导电填充金属层1930包括钨。在特定的这种实施例中，导电填充金属层1930由95或更大原子百分比的钨以及0.1到2原子百分比的氟构成。在一个实施例中，栅极电介质层1914包括具有铪和氧的层。
[0209]
图20a-图20h示出了根据本公开的实施例的使用双金属栅极替换栅极工艺流程制造集成电路结构的方法中的各种操作的截面图。
[0210]
参考图20a，其示出了nmos(n型)区和pmos(p型)区，制造集成电路结构的方法包括在衬底2000上方的第一半导体鳍状物2004和第二半导体鳍状物2006上方形成层间电介质(ild)层2002。在ild层2002中形成开口2008，开口2008暴露第一半导体鳍状物2004和第二半导体鳍状物2006。在一个实施例中，通过去除初始在第一半导体鳍状物2004和第二半导体鳍状物2006之上的位置中的栅极占位体或虚设栅极结构而形成开口2008。
[0211]
栅极电介质层2010形成于开口2008中并且在第一半导体鳍状物2004和第二半导体鳍状物2006之上以及第一半导体鳍状物2004与第二半导体鳍状物2006之间的沟槽隔离结构2012的一部分上。在一个实施例中，栅极电介质层2010形成于在第一半导体鳍状物2004和第二半导体鳍状物2006上形成的诸如氧化硅或二氧化硅层的热或化学氧化物层2011上，如所描绘的。在另一实施例中，栅极电介质层2010直接形成于第一半导体鳍状物
2004和第二半导体鳍状物2006上。
[0212]
导电层2014形成在第一半导体鳍状物2004和第二半导体鳍状物2006之上形成的栅极电介质层2010之上。在一个实施例中，导电层2014包括钛、氮和氧。p型金属栅极层2016形成在第一半导体鳍状物2004之上和第二半导体鳍状物2006之上形成的导电层2014之上。
[0213]
参考图20b，电介质蚀刻停止层2018形成在p型金属栅极层2016上。在一个实施例中，电介质蚀刻停止层2018包括第一氧化硅(例如，sio2)层、第一氧化硅层上的氧化铝层(例如，al2o3)、以及氧化铝层上的第二氧化硅(例如，sio2)层。
[0214]
参考图20c，掩模2020形成在图20b的结构之上。掩模2020覆盖pmos区并且暴露nmos区。
[0215]
参考图20d，对电介质蚀刻停止层2018、p型金属栅极层2016和导电层2014进行图案化以提供图案化的电介质蚀刻停止层2019、在第一半导体鳍状物2004之上但并非在第二半导体鳍状物2006之上的图案化的导电层2015之上的图案化的p型金属栅极层2017。在实施例中，导电层2014在图案化期间保护第二半导体鳍状物2006。
[0216]
参考图20e，从图20d的结构去除掩模2020。参考图20f，从图20e的结构去除图案化的电介质蚀刻停止层2019。
[0217]
参考图20g，n型金属栅极层2022形成在第二半导体鳍状物2006之上，在第一半导体鳍状物2004与第二半导体鳍状物2006之间的沟槽隔离结构2012的部分之上，并且在图案化的p型金属栅极层2017之上。在实施例中，进一步沿开口2008的侧壁2024形成图案化的导电层2015、图案化的p型金属栅极层2017和n型金属栅极层2022。在一个这样的实施例中，图案化的导电层2015具有沿开口2008的侧壁2024处于图案化的p型金属栅极层2017的顶表面下方、并且沿开口2008的侧壁2024处于n型金属栅极层2022的顶表面下方的顶表面。
[0218]
参考图20h，导电填充金属层2026形成在n型金属栅极层2022之上。在一个实施例中，通过使用原子层沉积(ald)利用六氟化钨(wf6)前体沉积含钨膜而形成导电填充金属层2026。
[0219]
如整个本技术中所述，衬底可以由可以耐受制造工艺并且在其中电荷可以迁移的半导体材料构成。在实施例中，在本文中将衬底描述为由晶体硅、掺有电荷载流子的硅/锗或锗层构成的体衬底，载流子例如但不限于磷、砷、硼或其组合，以形成有源区。在一个实施例中，这样的体衬底中的硅原子的浓度大于97％。在另一实施例中，体衬底由生长于不同晶体衬底顶部的外延层构成，例如生长于掺硼体硅单晶体衬底顶部的硅外延层。体衬底替代地可以由iii-v族材料构成。在实施例中，体衬底由iii-v族材料构成，例如但不限于氮化镓、磷化镓、砷化镓、磷化铟、锑化铟、砷化铟镓、砷化铝镓、磷化铟镓或其组合。在一个实施例中，体衬底由iii-v族材料构成，并且电荷载流子掺杂剂杂质原子是例如但不限于碳、硅、锗、氧、硫、硒或碲的原子。
[0220]
如整个本技术中所述，诸如浅沟槽隔离区或子鳍状物隔离区的隔离区可以由适于最终将永久栅极结构的部分与下层体衬底电隔离、或将形成在下层体衬底内的有源区隔离(例如，将鳍状物有源区隔离)、或对隔离有贡献的材料构成。例如，在一个实施例中，隔离区由一层或多层电介质材料构成，电介质材料例如但不限于二氧化硅、氮氧化硅、氮化硅、掺碳氮化硅或其组合。
[0221]
如整个本技术中所述，栅极线或栅极结构可以由栅极电极堆叠体构成，栅极电极
堆叠体包括栅极电介质层和栅极电极层。在实施例中，栅极电极堆叠体的栅极电极由金属栅极构成，并且栅极电介质层由高k材料构成。例如，在一个实施例中，栅极电介质层由诸如但不限于氧化铪、氮氧化铪、硅酸铪、氧化镧、氧化锆、硅酸锆、氧化钽、钛酸钡锶、钛酸钡、钛酸锶、氧化钇、氧化铝、氧化铅钪钛、铌酸铅锌或其组合的材料构成。此外，栅极电介质层的一部分可以包括由半导体衬底的顶部几层形成的原生氧化物层。在实施例中，栅极电介质层由顶部高k部分和由半导体材料的氧化物构成的下部部分构成。在一个实施例中，栅极电介质层由氧化铪的顶部部分和二氧化硅或氮氧化硅的底部部分构成。在一些实施方式中，栅极电介质的一部分是“u”形结构，该u形结构包括大体上平行于衬底的表面的底部部分以及大体上垂直于衬底的顶表面的两个侧壁部分。
[0222]
在一个实施例中，栅极电极由金属层构成，金属层例如但不限于金属氮化物、金属碳化物、金属硅化物、金属铝化物、铪、锆、钛、钽、铝、钌、钯、铂、钴、镍或导电金属氧化物。在具体实施例中，栅极电极由金属功函数设置层上方形成的非功函数设置填充材料构成。取决于晶体管为pmos还是nmos晶体管，栅极电极层可以由p型功函数金属或n型功函数金属构成。在一些实施方式中，栅极电极层可以由两个或更多金属层的堆叠体构成，其中一个或多个金属层是功函数金属层，并且至少一个金属层是导电填充层。对于pmos晶体管，可以用于栅极电极的金属包括但不限于钌、钯、铂、钴、镍和导电金属氧化物，例如氧化钌。p型金属层将使得能够形成具有介于大约4.9ev和大约5.2ev之间的功函数的pmos栅极电极。对于nmos晶体管，可以用于栅极电极的金属包括但不限于铪、锆、钛、钽、铝、这些金属的合金、以及这些金属的碳化物，例如碳化铪、碳化锆、碳化钛、碳化钽和碳化铝。n型金属层将使得能够形成具有介于大约3.9ev和大约4.2ev之间的功函数的nmos栅极电极。在一些实施方式中，栅极电极可以由“u”形结构构成，该u形结构包括大体上平行于衬底表面的底部部分以及大体上垂直于衬底顶表面的两个侧壁部分。在另一实施方式中，形成栅极电极的金属层中的至少一个可以简单地是大体上平行于衬底顶表面的平面层，并且不包括大体上垂直于衬底顶表面的侧壁部分。在本公开的其他实施方式中，栅极电极可以由u形结构和平面非u形结构的组合构成。例如，栅极电极可以由在一个或多个平面非u形层的顶部形成的一个或多个u形金属层构成。
[0223]
如整个本技术中所述，与栅极线或电极堆叠体相关联的间隔体可以由适于最终将永久栅极结构与相邻导电接触部(例如自对准接触部)电隔离、或对隔离做出贡献的材料构成。例如，在一个实施例中，间隔体由电介质材料构成，电介质材料例如但不限于二氧化硅、氮氧化硅、氮化硅或掺碳氮化硅。
[0224]
在实施例中，本文描述的方法可以涉及形成接触图案，该接触图案非常好地对准到现有的栅极图案，同时消除了具有超级严格的配准预算的光刻操作的使用。在一个这样的实施例中，该方式使得能够使用固有高选择性的湿法蚀刻(例如，与干法或等离子体蚀刻相比)以生成接触开口。在实施例中，通过利用现有的栅极图案结合接触插塞光刻操作来形成接触图案。在一个这样的实施例中，该方式使得能够消除对在其他情况下对生成接触图案至关重要的光刻操作(如在其他方式中所使用的)的需求。在实施例中，沟槽接触网格不是被单独地图案化，而是在多晶硅(栅极)线之间形成。例如，在一个这样的实施例中，在栅极栅格图案化之后但在栅极栅格切割之前形成沟槽接触网格。
[0225]
此外，可以通过替换栅极工艺制造栅极堆叠体结构。在这样的方案中，可以去除诸
如多晶硅或氮化硅柱材料的虚设栅极材料，并利用永久栅极电极材料替换。在一个这样的实施例中，永久栅极电介质层也是在该工艺中形成的，与从更早处理执行相反。在实施例中，通过干法蚀刻或湿法蚀刻工艺去除虚设栅极。在一个实施例中，虚设栅极由多晶硅或非晶硅构成并利用包括使用sf6的干法蚀刻工艺来去除。在另一实施例中，虚设栅极由多晶硅或非晶硅构成并利用包括使用水基nh4oh或四乙基氢氧化铵的湿法蚀刻工艺来去除。在一个实施例中，虚设栅极由氮化硅构成并利用包括水基磷酸的湿法蚀刻来去除。
[0226]
在实施例中，本文描述的一种或多种方法实质上想到了虚设和替换栅极工艺结合虚设和替换接触部工艺以实现结构。在一个这样的实施例中，在替换栅极工艺之后执行替换接触部工艺，以允许永久栅极堆叠体的至少一部分的高温退火。例如，在具体的这样的实施例中，例如，在形成栅极电介质层之后，在高于大约600摄氏度的温度下执行永久栅极结构的至少一部分的退火。在形成永久接触部之前，执行退火。
[0227]
在一些实施例中，半导体结构或器件的布置在栅极线的部分之上放置栅极接触部，或者在隔离区之上放置栅极堆叠体。然而，可以将这样的布置视为对布局空间的不充分使用。在另一实施例中，半导体器件具有接触结构，其接触形成于有源区之上的栅极电极的部分。一般地，在栅极的有源部分之上形成栅极接触结构(例如，通孔)之前(例如，除此之外)并且在与沟槽接触通孔相同的层中，本公开的一个或多个实施例包括首先使用栅极对准的沟槽接触工艺。可以实施这样的工艺以形成用于半导体结构制造(例如，用于集成电路制造)的沟槽接触结构。在实施例中，沟槽接触图案被形成为与现有栅极图案对准。相比之下，其他方式通常涉及利用光刻接触图案与现有栅极图案的严格配准的附加光刻工艺结合选择性接触部蚀刻。例如，另一工艺可以包括对具有接触特征单独图案化的多晶硅(栅极)网格的图案化。
[0228]
应当认识到，并非需要实践上述工艺的所有方面才落入本公开的实施例的精神和范围内。例如，在一个实施例中，虚设栅极不需要始终在制造栅极堆叠体的有源部分之上的栅极接触部之前形成。上述栅极堆叠体可能实际是初始形成的永久栅极堆叠体。而且，可以使用本文所述的工艺制造一种或多种半导体器件。半导体器件可以是晶体管或类似器件。例如，在实施例中，半导体器件是用于逻辑单元或存储器的金属氧化物半导体(mos)晶体管，或者是双极晶体管。而且，在实施例中，半导体器件具有三维架构，例如三栅极器件、独立访问的双栅极器件、或fin-fet。一个或多个实施例可能对于在10纳米(10nm)技术节点、亚10纳米(10nm)技术节点制造半导体器件特别有用。
[0229]
用于feol层或结构制造的附加或中间操作可以包括标准微电子制造工艺，例如光刻、蚀刻、薄膜沉积、平面化(例如，化学机械抛光(cmp))、扩散、计量、牺牲层的使用、蚀刻停止层的使用、平面化停止层的使用、或与微电子部件制造相关联的任何其他动作。而且，应当认识到，可以按照替代次序实践针对前面的工艺流程所述的工艺操作，并非需要执行每个操作，或者可以执行附加的工艺操作，或者两者。
[0230]
应当认识到，在以上示例性feol实施例中，在实施例中，直接向制造方案和所得结构中实施10纳米或亚10纳米节点处理作为技术驱动力。在其他实施例中，feol考虑可以受到beol 10纳米或亚10纳米处理要求的驱动。例如，用于feol层和器件的材料选择和布局可能需要适应beol处理。在一个这样的实施例中，材料选择和栅极堆叠体架构被选择为适应beol层的高密度金属化，例如，以减小形成在feol层中但通过beol层的高密度金属化耦合
在一起的晶体管结构中的边缘电容。
[0231]
在实施例中，如整个本说明书中所用的，层间电介质(ild)材料由电介质层或绝缘材料层构成或包括电介质层或绝缘材料层。合适的电介质材料的示例包括但不限于硅的氧化物(例如，二氧化硅(sio2))、硅的掺杂氧化物、硅的氟化氧化物、硅的掺碳氧化物、现有技术中已知的各种低k电介质材料及其组合。层间电介质材料可以通过例如化学气相沉积(cvd)、物理气相沉(pvd)的技术、或通过其他沉积方法形成。
[0232]
在实施例中，同样如整个本说明书中所用，金属线或互连线材料(和通孔材料)由一种或多种金属或其他导电结构构成。常见的示例是使用可以或可以不包括铜与周围ild材料之间的阻挡层的铜线和结构。如本文所用，术语金属包括多种金属的合金、堆叠体和其他组合。例如，金属互连线可以包括阻挡层(例如，包括ta、tan、ti或tin中的一种或多种的层)、不同金属或合金的堆叠体等。因此，互连线可以是单一材料层，或者可以由几个层形成，包括导电衬层和填充层。可以使用诸如电镀、化学气相沉积或物理气相沉积的任何合适的沉积工艺来形成互连线。在实施例中，互连线由导电材料构成，导电材料例如但不限于cu、al、ti、zr、hf、v、ru、co、ni、pd、pt、w、ag、au或其合金。在本领域中，有时也将互连线称为迹线、导线、线路、金属、或简称互连。
[0233]
在实施例中，同样如整个本说明书中所用，硬掩模材料由与层间电介质材料不同的电介质材料构成。在一个实施例中，可以在不同区域中使用不同硬掩模材料，以便提供相对于彼此以及相对于下层电介质和金属层的不同生长或蚀刻选择性。在一些实施例中，硬掩模层包括硅的氮化物(例如，氮化硅)层或硅的氧化物层，或这两者或其组合。其他合适的材料可以包括基于碳的材料。在另一实施例中，硬掩模材料包括金属种类。例如，硬掩模或其他上覆材料可以包括钛或另一种金属的氮化物(例如，氮化钛)的层。在这些层中的一个或多个中可以包括潜在地更少量的其他材料，例如氧。替代地，取决于特定实施方式，可以使用现有技术中已知的其他硬掩模层。硬掩模层可以通过cvd、pvd或其他沉积方法形成。
[0234]
在实施例中，同样如整个本说明书中所用，使用193nm浸入光刻(i193)、极紫外(euv)光刻或电子束直接写入(ebdw)光刻等执行光刻操作。可以使用正色调或负色调抗蚀剂。在一个实施例中，光刻掩模是由形貌掩蔽部分、抗反射涂层(arc)和光致抗蚀剂层构成的三层掩模。在特定的这种实施例中，形貌掩蔽部分是碳硬掩模(chm)层，并且抗反射涂层是硅arc层。
[0235]
本文描述的实施例可以用于制造很宽范围的不同类型的集成电路或微电子器件。这种集成电路的示例包括但不限于处理器、芯片组部件、图形处理器、数字信号处理器、微控制器等。在其他实施例中，可以制造半导体存储器。此外，可以在现有技术已知的宽范围的多种电子设备中使用集成电路或其他微电子器件。例如，在计算机系统(例如，台式机、膝上型计算机、服务器)、蜂窝电话、个人电子设备等中。可以将集成电路与系统中的总线和其他部件耦合。例如，处理器可以由一个或多个总线耦合到存储器、芯片组等。处理器、存储器和芯片组中的每一个可以潜在地使用本文公开的方法来制造。
[0236]
图21示出了根据本公开的一种实施方式的计算设备2100。计算设备2100容纳板2102。板2102可以包括若干部件，包括但不限于处理器2104和至少一个通信芯片2106。处理器2104物理和电耦合到板2102。在一些实施方式中，至少一个通信芯片2106还物理和电耦合到板2102。在其他实施方式中，通信芯片2106是处理器2104的部分。
[0237]
取决于其应用，计算设备2100可以包括可以或可以不物理合电耦合到板2102的其他部件。这些其他部件包括但不限于易失性存储器(例如，dram)、非易失性存储器(例如，rom)、闪存存储器、图形处理器、数字信号处理器、密码处理器、芯片组、天线、显示器、触摸屏显示器、触摸屏控制器、电池、音频编解码器、视频编解码器、功率放大器、全球定位系统(gps)设备、罗盘、加速度计、陀螺仪、扬声器、相机和大容量存储设备(例如，硬盘驱动器、压缩磁盘(cd)、数字多用盘(dvd)等)。
[0238]
通信芯片2106能够实现用于向和从计算设备2100传递数据的无线通信。术语“无线”及其派生词可以用于描述可以通过使用经调制的电磁辐射通过非固态介质来传输数据的电路、设备、系统、方法、技术、通信信道等。该术语并不暗示相关联的设备不包含任何线路，尽管在一些实施例中它们可以不包含。通信芯片2106可以实施若干无线标准或协议中的任何标准或协议，包括但不限于wi-fi(ieee 802.11系列)、wimax(ieee 802.16系列)、ieee 802.20、长期演进(lte)、ev-do、hspa 、hsdpa 、hsupa 、edge、gsm、gprs、cdma、tdma、edct、蓝牙、其衍生物、以及被指定为3g、4g、5g和更高版本的任何其他无线协议。计算设备2100可以包括多个通信芯片2106。例如，第一通信芯片2106可以专用于诸如wi-fi和蓝牙的较短距离无线通信，并且第二通信芯片2106可以专用于诸如gps、edge、gprs、cdma、wimax、lte、ev-do或其他的较长距离无线通信。
[0239]
计算设备2100的处理器2104包括封装于处理器2104内的集成电路管芯。在本公开的实施例的一些实施方式中，处理器的集成电路管芯包括一个或多个结构，例如根据本公开的实施方式构造的集成电路结构。术语“处理器”可以指处理来自寄存器或存储器或两者的电子数据以将该电子数据转换成可以存储于寄存器或存储器或两者中的其他电子数据的任何设备或设备的部分。
[0240]
通信芯片2106还包括封装于半导体芯片2106内的集成电路管芯。根据本公开的另一种实施方式，根据本公开的实施方式构造通信芯片的集成电路管芯。
[0241]
在其他实施方式中，计算设备2100内容纳的另一部件可以包含根据本公开的实施例的实施方式构造的集成电路管芯。
[0242]
在各实施例中，计算设备2100可以是膝上型计算机、上网本、笔记本、超级本、智能电话、平板电脑、个人数字助理(pda)、超级移动pc、移动电话、台式计算机、服务器、打印机、扫描仪、监视器、机顶盒、娱乐控制单元、数字相机、便携式音乐播放器或数字视频录像机。在其他实施方式中，计算设备2100可以是处理数据的任何其他电子设备。
[0243]
图22示出了包括本公开的一个或多个实施例的内插器2200。内插器2200是用于将第一衬底2202桥接到第二衬底2204的居间衬底。第一衬底2202可以是例如集成电路管芯。第二衬底2204例如可以是存储器模块、计算机主板或另一集成电路管芯。一般地，内插器2200的目的是将连接扩展到更宽的间距或将连接重新路由到不同的连接。例如，内插器2200可以将集成电路管芯耦合到球栅阵列(bga)2206，球栅阵列2206随后可以耦合到第二衬底2204。在一些实施例中，第一和第二衬底2202/2204附接到内插器2200的相对侧。在其他实施例中，第一和第二衬底2202/2204附接到内插器2200的同一侧。并且在其他实施例中，利用内插器2200互连三个或更多衬底。
[0244]
内插器2200可以由环氧树脂、玻璃纤维加强的环氧树脂、陶瓷材料或诸如聚酸亚胺的聚合物材料形成。在其他实施方式中，内插器2200可以由交替的刚性或柔性材料形成，
其可以包括上文描述的用于半导体衬底中的材料相同的材料，例如硅、锗以及其他iii-v族和iv族材料。
[0245]
内插器2200可以包括金属互连2208和通孔2210，包括但不限于穿硅通孔(tsv)2212。内插器2200还可以包括嵌入式器件2214，包括无源和有源器件两者。这样的器件包括但不限于电容器、解耦电容器、电阻器、电感器、熔丝、二极管、变压器、传感器和静电放电(esd)器件。还可以在内插器2200上形成更复杂的器件，例如射频(rf)器件、功率放大器、功率管理器件、天线、阵列、传感器和mems器件。根据本公开的实施例，本文公开的装置或工艺可以用于内插器2200的制造中或用于内插器2200中包括的部件的制造中。
[0246]
图23是根据本公开的实施例的移动计算平台2300的等距视图，该移动计算平台2300采用了根据本文所述的一种或多种工艺制造或包括本文所述的一个或多个特征的集成电路(ic)。
[0247]
移动计算平台2300可以是被配置为用于电子数据显示、电子数据处理和无线电子数据传输中的每者的任何便携式设备。例如，移动计算平台2300可以是平板电脑、智能电话、膝上型计算机等中的任一种，并且包括显示屏2305、芯片级(soc)或封装级集成系统2310和电池2313，在示例性实施例中，该显示屏2305为触摸屏(电容式、电感式、电阻式等)。如所示，由较高晶体管包装密度实现的系统2310中的集成的水平越高，移动计算平台2300中可以被电池2313或诸如固态驱动器的非易失性储存器占用的部分就越大，或者，用于提高的平台功能性的晶体管栅极数量就越大。类似地，系统2310中的每个晶体管的载流子迁移率越大，功能性就越强。这样，本文描述的技术可以实现移动计算平台2300中的性能和形状因数提高。
[0248]
在展开图2320中进一步示出了集成系统2310。在示例性实施例中，封装器件2377包括根据本文描述的一种或多种工艺制造或包括本文描述的一个或多个特征的至少一个存储器芯片(例如，ram)、或至少一个处理器芯片(例如，多核微处理器和/或图形处理器)。封装器件2377连同功率管理集成电路(pmic)2315、包括宽带rf(无线)发射机和/或接收机的rf(无线)集成电路(rfic)2325(例如，包括数字基带和模拟前端模块，还包括发射路径上的功率放大器和接收路径上的低噪声放大器)及其控制器2311中的一个或多个一起进一步耦合到电路板2360。从功能上讲，pmic2315执行电池功率调节、dc到dc转换等，因此具有耦合到电池2313的输入，并具有向所有其他功能模块提供电流供应的输出。如进一步所示，在示例性实施例中，rfic 2325具有耦合到天线的输出，以提供实施若干无线标准或协议中的任何标准或协议，包括但不限于wi-fi(ieee 802.11系列)、wimax(ieee 802.16系列)、ieee 802.20、长期演进(lte)、ev-do、hspa 、hsdpa 、hsupa 、edge、gsm、gprs、cdma、tdma、dect、蓝牙、其衍生物、以及被指定为3g、4g、5g和更高版本的任何其他无线协议。在替代实施方式中，这些板级模块中的每一个可以被集成到耦合到封装器件2377的封装衬底的独立ic上或集成在耦合至封装器件2377的封装衬底的单个ic(soc)内。
[0249]
在另一方面中，半导体封装用于保护集成电路(ic)芯片或管芯，并且还为管芯提供通往外部电路的电接口。随着对更小电子器件的需求增加，半导体封装被设计得更紧凑，并且必须支持更大的电路密度。此外，对更高性能器件的需求导致需要改进的半导体封装，其能够实现薄的封装轮廓以及与后续组装处理兼容的低的总体翘曲。
[0250]
在实施例中，使用通往陶瓷或有机封装衬底的引线接合。在另一实施例中，使用c4
工艺向陶瓷或有机封装衬底安装管芯。特别地，可以实施c4焊球连接以在半导体器件与衬底之间提供倒装芯片互连。倒装芯片或受控塌缩芯片连接(c4)是用于诸如集成电路(ic)芯片、mems或部件的半导体器件的安装的类型，其利用焊料凸块取代引线接合。在位于衬底封装的顶侧上的位置的c4焊盘上沉积焊料凸块。为了向衬底安装半导体器件，将其上下倒置，其中有源侧在安装区域上面向下。焊料凸块用于将半导体器件直接连接到衬底。
[0251]
图24示出了根据本公开的实施例的倒装芯片式安装的管芯的截面图。
[0252]
参考图24，装置2400包括管芯2402，例如根据本文描述的一种或多种工艺制造或包括本文描述的一个或多个特征的集成电路(ic)。管芯2402上包括金属化焊盘2404。诸如陶瓷或有机衬底的封装衬底2406包括其上的连接2408。管芯2402和封装衬底2406通过耦合到金属化焊盘2404和连接2408的焊球2410而电连接。底部填充材料2412围绕焊球2410。
[0253]
处理倒装芯片可以类似于常规ic制造，具有若干附加的操作。在制造工艺接近结束时，对附接焊盘进行金属化以使它们更容易接受焊料。这典型地由若干处理构成。然后在每个金属化焊盘上沉积焊料小点。然后如正常情况那样从晶片切割下芯片。为了将倒装芯片附接到电路中，将芯片倒置，以将焊料点向下放到下方电子器件或电路板上的连接器上。然后典型地使用超声波或者替代地回流焊接工艺重新熔化焊料以产生电连接。这还在芯片的电路与下方安装之间留下了小空间。在大部分情况下，电绝缘粘合剂然后被“底部填充”以提供更强的机械连接，提供热桥，并且确保焊料接头不会因为芯片和系统的其余部分的加热不同而受到应力。
[0254]
在其他实施例中，根据本公开的实施例，实施更新的封装和管芯到管芯互连方式，例如穿硅通孔(tsv)和硅内插器，以制造并入了根据本文描述的一种或多种工艺制造或包括本文描述的一个或多个特征的集成电路(ic)的高性能多芯片模块(mcm)和封装中系统(sip)。
[0255]
因此，本公开的实施例包括高级集成电路结构制造。
[0256]
尽管上面已经描述了具体实施例，但即使相对于特定的特征仅描述了单个实施例，这些实施例也并非旨在限制本公开的范围。在本公开中所提供的特征的示例旨在为说明性的而非限制性的，除非另有说明。以上描述旨在涵盖将对本领域的技术人员显而易见的具有本公开的有益效果的这种替代物、修改和等同物。
[0257]
本公开的范围包括本文所公开的任何特征或特征的组合(明示或暗示)，或其任何概括，不管它是否减轻本文所解决的任何或全部问题。因此，在本技术(或要求享有其优先权的申请)进行期间可以针对特征的任何这种组合构想出新的权利要求。特别地，参考所附权利要求，可以将从属权利要求的特征与独立权利要求的特征组合，并可以通过任何适当方式而不是仅仅通过所附权利要求中列举的具体组合来组合来自相应独立权利要求的特征。
[0258]
以下示例关于其他实施例。不同实施例的各种特征可以通过各种方式与所包括的一些特征组合并排除其他特征以适应多种不同应用。
[0259]
示例性实施例1：一种集成电路结构包括第一多个逻辑门结构，第一多个逻辑门结构在第一多个逻辑门结构中的相邻逻辑门结构之间具有第一间距。第一多个逻辑门结构中的单独逻辑门结构具有第一宽度。该集成电路结构还包括第二多个逻辑门结构，第二多个逻辑门结构在第二多个逻辑门结构中的相邻逻辑门结构之间具有第二间距。第二间距大于
第一间距。第二多个逻辑门结构中的单独逻辑门结构具有与第一宽度相同的第二宽度。
[0260]
示例性实施例2：根据示例性实施例1所述的集成电路结构，其中，第二间距比第一间距大5％和25％。
[0261]
示例性实施例3：根据示例性实施例1所述的集成电路结构，其中，第二间距比第一间距大不到50％。
[0262]
示例性实施例4：根据示例性实施例1所述的集成电路结构，其中，第一间距为大约54nm，并且第二间距为大约60nm。
[0263]
示例性实施例5：根据示例性实施例1、2、3或4所述的集成电路结构，其中，第一宽度为10nm或更小。
[0264]
示例性实施例6：一种集成电路结构包括第一多个逻辑门结构，第一多个逻辑门结构在第一多个逻辑门结构中的相邻逻辑门结构之间具有第一间距。第一多个逻辑门结构中的单独逻辑门结构具有第一宽度。该集成电路结构还包括第二多个逻辑门结构，第二多个逻辑门结构在第二多个逻辑门结构中的相邻逻辑门结构之间具有第二间距。第二间距大于第一间距。第二多个逻辑门结构中的单独逻辑门结构具有小于第一宽度的第二宽度。
[0265]
示例性实施例7：根据示例性实施例6所述的集成电路结构，其中，第二间距比第一间距大5％和25％。
[0266]
示例性实施例8：根据示例性实施例6所述的集成电路结构，其中，第二间距比第一间距大不到50％。
[0267]
示例性实施例9：根据示例性实施例6所述的集成电路结构，其中，第一间距为大约54nm，并且第二间距为大约60nm。
[0268]
示例性实施例10：根据示例性实施例6、7、8或9所述的集成电路结构，其中，第一宽度为10nm或更小，并且第二宽度为小于10nm。
[0269]
示例性实施例11：一种计算设备包括板以及耦合到该板的部件。该部件包括集成电路结构，该集成电路结构包括第一多个逻辑门结构，第一多个逻辑门结构在第一多个逻辑门结构中的相邻逻辑门结构之间具有第一间距。第一多个逻辑门结构中的单独逻辑门结构具有第一宽度。该集成电路结构还包括第二多个逻辑门结构，第二多个逻辑门结构在第二多个逻辑门结构中的相邻逻辑门结构之间具有第二间距。第二间距大于第一间距。第二多个逻辑门结构中的单独逻辑门结构具有与第一宽度相同的第二宽度。
[0270]
示例性实施例12：根据示例性实施例11所述的计算设备，还包括耦合到该板的存储器。
[0271]
示例性实施例13：根据示例性实施例11或12所述的计算设备，还包括耦合到该板的通信芯片。
[0272]
示例性实施例14：根据示例性实施例11、12或13所述的计算设备，还包括耦合到该板的相机。
[0273]
示例性实施例15：根据示例性实施例11、12、13或14所述的计算设备，其中，该部件是封装集成电路管芯。
[0274]
示例性实施例16：一种计算设备包括板以及耦合到该板的部件。该部件包括集成电路结构，该集成电路结构包括第一多个逻辑门结构，第一多个逻辑门结构在第一多个逻辑门结构中的相邻逻辑门结构之间具有第一间距。第一多个逻辑门结构中的单独逻辑门结
构具有第一宽度。该集成电路结构还包括第二多个逻辑门结构，第二多个逻辑门结构在第二多个逻辑门结构中的相邻逻辑门结构之间具有第二间距。第二间距大于第一间距。第二多个逻辑门结构中的单独逻辑门结构具有小于第一宽度的第二宽度。
[0275]
示例性实施例17：根据示例性实施例16所述的计算设备，还包括耦合到该板的存储器。
[0276]
示例性实施例18：根据示例性实施例16或17所述的计算设备，还包括耦合到该板的通信芯片。
[0277]
示例性实施例19：根据示例性实施例16、17或18所述的计算设备，还包括耦合到该板的相机。
[0278]
示例性实施例20：根据示例性实施例16、17、18或19所述的计算设备，其中，该部件是封装集成电路管芯。