半导体结构及其形成方法与流程

1.本发明是关于半导体结构，特别是关于接触件及其形成方法。


背景技术：

2.半导体集成电路产业经历快速成长。集成电路设计与材料的科技发展生产了数世代的集成电路，其中每个世代具备比上个世代更小及更复杂的电路。在集成电路发展的进程中，几何尺寸逐渐缩小。
3.随着半导体装置尺寸的微缩，制造半导体元件的难度也大幅提升。特别是在半导体工艺中，于接触件上方形成导电层时，容易因为曝光不完全、晶圆上有翘曲(warpage)等等的情况，造成导电层偏移(shift)。也就是说，实际工艺上导电层与接触件对准失误(misalignment)。此时，接触件容易因为与邻近的导电层距离过近而产生短路的问题。因此，仍需改善接触件的形成工艺，以避免短路问题。


技术实现要素：

4.本发明的一些实施例提供一种半导体结构的形成方法，包含：形成介电层于基底上；形成接触件于介电层中；凹蚀介电层，使得接触件的上部突出于介电层的上表面；以及刻蚀接触件的上部，以减少接触件的上部的尺寸。
5.本发明的一些实施例提供一种半导体结构，包含：基底；接触件，位于该基底上且具有导电材料，其中接触件包括上部与下部；衬层，位于接触件的下部的侧壁与底部上；以及介电层，围绕接触件，其中介电层直接接触接触件的上部的侧壁。
6.利用本发明，可以提供较大的工艺宽裕度，进而提升工艺良品率与确保半导体元件的性能。
附图说明
7.以下将配合所附图式详述本发明实施例。应注意的是，依据在业界的标准做法，各种特征并未按照比例绘制且仅用以说明例示。事实上，可能任意地放大或缩小元件的尺寸，以清楚地表现出本发明实施例的特征。
8.图1至图7是根据本发明的一些实施例，绘示出例示性半导体结构的剖面图。
9.图8与图9是根据本发明的一些实施例，绘示出例示性半导体结构的部分放大剖面图。
10.图10至图12是根据本发明的一些实施例，绘示出例示性半导体结构的剖面图。
11.图13是根据本发明的一些实施例，绘示出对应于图12所示的半导体结构的上视图。
12.图14是根据本发明的一些实施例，绘示出例示性半导体结构的剖面图。
13.图15是根据本发明的一些实施例，绘示出对应于图14所示的半导体结构的上视图。
14.图16是根据本发明的一些实施例，绘示出例示性半导体结构的剖面图。
15.图17是根据本发明的其他实施例，绘示出例示性半导体结构的剖面图。
16.【符号说明】
17.100/200/300/400～半导体结构
18.102～基底
19.104/105～介电层
20.106～图案化屏蔽
21.108～源极/漏极
22.120～接触孔
23.140～接触件
24.142～衬层
25.144～导电材料
26.150～接触件
27.160～导电层
28.170～栅极
29.610～刻蚀工艺
30.620～沉积工艺
31.630～沉积工艺
32.640～平坦化工艺
33.650～刻蚀工艺
34.660～刻蚀工艺
35.670～沉积工艺
36.680～平坦化工艺
37.wut～(上部的)顶部宽度/顶宽
38.wub～(上部的)底部宽度/底宽
39.wlt～(下部的)顶部宽度/顶宽
40.ws～减少的宽度
41.hs～减少的高度
42.θ～角度
具体实施方式
43.由于在半导体工艺中，于接触件上方形成导电层时，容易因为曝光不完全、晶圆上有翘曲(warpage)等等的情况，造成导电层偏移(shift)。也就是说，实际工艺上导电层与接触件对准失误(misalignment)。此时，接触件容易因为与邻近的导电层距离过近而产生短路的问题。
44.为解决上述问题，本发明实施例所提供的半导体结构的接触件具有较小的顶部宽度，以提供较大的工艺宽裕度(process window)，进而提升工艺良品率与确保半导体元件的性能。
45.图1至图7与图10至图12是根据本发明的一些实施例，绘示出例示性半导体结构的
剖面图。
46.参照图1，形成介电层104于基底102上。在一些实施例中，介电层104可以用作前段工艺的层间介电层(inter-layer dielectric layer，ild)。在另一些实施例中，介电层104可以用作后段工艺的金属间介电层(inter-metal dielectric layer，imd)。
47.在一些实施例中，介电层104可由一种或多种的介电材料形成，例如氮化硅、氮氧化硅、磷硅玻璃(phosphosilicate glass，psg)、硼磷硅酸盐玻璃(borophosphosilicate glass，bpsg)、未掺杂的硅玻璃(undoped silicate glass，usg)、四乙氧基硅烷(tetraethylorthosilicate，teos)、低介电常数介电材料、及/或其他适合的介电材料等等。
48.接着，继续参照图1，形成图案化屏蔽106于介电层104上。接着，使用图案化屏蔽106作为刻蚀屏蔽，执行刻蚀工艺610以于介电层104中形成接触孔120，并去除图案化屏蔽106，如图2所示。在上视图中，接触孔120为被介电层104围绕的孔洞(未绘示)。在一些实施例中，刻蚀工艺610可为非等向性刻蚀工艺，其包含各种干刻蚀工艺。
49.接着，执行沉积工艺620以顺应性沉积衬层142于接触孔120中以及介电层104上，如图3所示。在一些实施例中，衬层142可包括金属、合金、金属氮化物、其他导电材料或上述的组合。具体而言，衬层142可包含钛(ti)、钽(ta)、氮化钛(tin)、氮化钽(tan)、适合的材料或其组合等等。
50.接着，执行沉积工艺630以沉积导电材料144于接触孔120中以及介电层104上，如图4所示。详细而言，导电材料144沉积于衬层142上。在一些实施例中，导电材料144可包含金属，例如，钨、铝、铜、金、银、其他合适的金属材料或上述的组合等等。
51.由于在沉积导电材料144于基底102上的情况下容易产生过高的阻值，甚至容易产生小爆炸的现象，因此在一些实施例中，藉由在导电材料144与基底102之间形成衬层142，可防止导电材料144与基底102直接接触，以避免阻值增加而造成产率降低。另一方面，藉由于导电材料144与介电层104之间形成衬层142，可防止导电材料144向介电层104扩散。
52.接着，执行平坦化工艺640以去除接触孔以外的导电材料144，留下接触孔中的导电材料144作为接触件140，如图5所示。详细而言，上述平坦化工艺640包含去除于介电层104上的衬层142与导电材料144，使得接触件140的上表面与介电层104齐平。在一实施例中，平坦化工艺640包含化学机械研磨(chemical mechanical polishing，cmp)。
53.接着，执行刻蚀工艺650以凹蚀介电层104，使得接触件140的上部140u突出于介电层104的上表面，如图6所示。在此实施例中，刻蚀工艺650类似于刻蚀工艺610，因此在此不再赘述。应注意的是，在此，以介电层104的上表面上为接触件140的上部140u，而介电层104的上表面下为接触件140的下部。
54.接着，执行刻蚀工艺660以刻蚀接触件140的上部140u，进而减少接触件140的上部140u的尺寸，而形成所需的接触件150，如图7所示。在一些实施例中，刻蚀工艺660包含等向性刻蚀。前述等向性刻蚀包括湿刻蚀、干刻蚀、其他适合的刻蚀工艺或其组合等等。在一些实施例中，刻蚀接触件140的上部140u包含刻蚀接触件140的上部140u的侧壁与顶面，以等量地(equally)减少上部140u的高度与两侧的宽度，而形成接触件150的上部150u。在一些实施例中，刻蚀工艺660包含刻蚀接触件140的上部140u的衬层142与部分的导电材料144。
55.图8与图9是根据本发明的一些实施例，绘示出半导体结构100中的接触件150的部
分放大剖面图。在此，接触件150的下部的侧壁具有衬层142而上部侧壁不具有衬层142。在此实施例中，上部与下部皆朝向基底102的方向逐渐变窄(taper)。应注意的是，等向性刻蚀前的接触件140的上部轮廓以虚线表示，等向性刻蚀后的的接触件140(或接触件150)的上部轮廓以实线表示，以表示缩小尺寸前后的相对关系。另外，为使图示更为简洁，在图8与图9中的导电材料144与衬层142的图样不同于图1至图7与图10至图12中的导电材料144。
56.在图8的实施例中，接触件140的上部的侧壁各减少宽度ws以及上部的顶面减少高度hs，而形成接触件150。在此实施例中，减少的宽度ws与减少的高度hs大抵相同。举例来说，减少的宽度ws为10nm，减少的高度hs在9至11nm之间。也就是说，大抵相同可包括
±
10％内的误差在图8的实施例中，接触件150的上部具有顶部宽度wut(后续称之为顶宽)与底部宽度wub(后续称之为底宽)，而接触件150的下部具有顶部宽度wlt(后续称之为顶宽)。在此实施例中，接触件150的上部朝向基底102的方向逐渐变窄(taper)，因此可观察到接触件150的上部的顶宽wut大于接触件150的上部的底宽wub。另一方面，减少接触件150的上部的顶宽wut所使用的刻蚀工艺660，亦同时减少接触件150的上部的底宽wub，因此可观察到接触件150的上部的底宽wub小于接触件150的上部的顶宽wut。也就是说，接触件150的上部的侧壁与下部的侧壁藉由接触件150的下部的顶面连接。
57.在一些实施例中，接触件150的上部的侧壁与下部的侧壁大致上平行。举例来说，接触件150的下部的侧壁与基底102的夹角为70
°
，接触件150的上部的侧壁与基底的夹角在67
°
至73
°
之间。也就是说，大致上平行可包括
±
5％内的误差。
58.在一些实施例中，接触件150的上部的侧壁与上部的顶面之间的夹角θ大约介于60
°
至90
°
。由于工艺影响，接触件150由远离基底102处往靠近基底102处逐渐变窄，因此接触件的上部的侧壁与上部的顶面之间的夹角θ一般小于90
°
。另一方面，如果夹角θ小于60
°
容易产生较大的顶宽，进而减少工艺宽裕度。
59.在一些实施例中，接触件140的上部所减少的总宽度2ws占接触件140的上部的原始总宽度wut 2ws的比例不大于50％。上述比例大于50％时，由于与后续导电层的接触面积变小，因此接触电阻容易增加，进而降低半导体结构的效能。
60.在图8的实施例中，接触件150的上部的顶宽wut大于接触件150的下部的顶宽wlt。然而，接触件150的上部的顶宽wut可以依据需求任意作改变，并不以此为限。
61.图9所示的接触件150大致上与图8所示的接触件150相似，其差异在于接触件150的上部的顶宽wlt与下部的顶宽wut的关系不同。在此实施例中，接触件150的上部的顶宽wut小于接触件150的下部的顶宽wlt。然而，接触件150的上部的顶宽wut可以依据需求任意作改变，并不以此为限。
62.接着，回到图7。执行沉积工艺670以沉积介电层104于基底上102的介电层104上与接触件150上，如图10所示。由于沉积工艺670与沉积工艺630相似，因此在此不再赘述。
63.接着，执行平坦化工艺680以去除接触件上150的介电层104，如图11所示。由于平坦化工艺680与平坦化工艺640相似，因此在此不再赘述。
64.在一些实施例中，由于接触件150的上部的侧壁的衬层142已完全被刻蚀掉，因此接触件150的上部的侧壁直接接触介电层104，且接触件150的下部的顶部部分亦直接接触介电层104。
65.接着，形成导电层160于接触件150上，如图12所示。而图12的上视图则如图13所
示。用以形成导电层160的材料与沉积工艺可类似于上述导电材料144与上述沉积工艺630，因此在此不再赘述。在此实施例中，导电材料经沉积后，经过光刻工艺与刻蚀工艺可形成图12中的导电层160。在另一实施例中，导电层160也可藉由镶嵌(damascene)工艺形成(未绘示)。
66.在图12的实施例中，导电层160位于接触件150的正上方。在图13中，虚线处表示接触件150与导电层160的接触部分，也就是接触件150的最顶表面。在图13的实施例中，接触件150与导电层160的两侧的距离皆相同。
67.于现有技术中所形成的接触件，在平坦化工艺中容易对接触件的上表面产生较大的刮伤(scratch)。相较之下，在本发明实施例中额外使用刻蚀工艺650凹蚀介电层104以及刻蚀工艺660刻蚀接触件140的上部，可刻蚀掉平坦化接触件140的过程中所产生的刮伤，以提升良品率及可靠度。
68.再者，如果为了形成较小的顶部宽度的接触件，而直接形成较小接触孔，则容易在沉积导电材料时产生气隙(seam)。相较之下，本发明实施例藉由先形成较大顶部宽度的接触件，再藉由等向性刻蚀等工艺减少接触件的顶部宽度，可在不易产生气隙的情况下，减少接触件的顶部宽度，以增加工艺宽裕度。
69.另外，现有技术中通常在形成接触孔的刻蚀工艺之后亦会使用单一或多步骤清洗工艺(未绘示)，容易进一步增加接触孔的顶部宽度，进而导致前文所述的短路问题。在本发明实施例中，即使在刻蚀工艺之后使用清洗工艺，而产生接触孔的顶部宽度比预期大的情况，仍可形成具有较小的顶部宽度的接触件，进而减少短路的可能性。
70.图14与图15是根据本发明的一些实施例，绘示出例示性半导体结构的剖面图与对应于此的上视图。图14中的半导体结构200与图12中的半导体结构100的差异在于导体层160并非位于接触件150的正上方。在一些实施例中，导体层160的中线与接触件150的中线具有一距离。在图15中，接触件150与导体层160的两侧距离不同。而在先前技术中，接触件150将更靠近邻近的导电层160，因此更容易造成短路。但在本发明实施例中的接触件150减少了顶部宽度，因此与邻近的导电层160的距离增加，不易短路。
71.图16是根据本发明的另一些实施例，绘示出例示性半导体结构的剖面图。图16中的半导体结构300与图12中的半导体结构100的差异在于在衬层142与介电层104上形成具有不同于介电层104材料的介电层105。在此实施例中，介电层104与接触件150的下部齐平，也就是说，介电层104与衬层142以及部分的导电材料144齐平。另一方面，介电层105与接触件150的上部齐平，也就是说，介电层105与接触件150的最顶表面齐平。介电层105可使用与介电层104类似但不同的材料，在此不再赘述。可依据工艺所需任意选择及置换介电层104与105的材料。
72.图17是根据本发明的其他实施例，绘示出例示性半导体结构的剖面图。图17中的半导体结构400为应用接触件150于半导体结构中的示例。在前段工艺的实施例中，接触件150可作为源极/漏极接触插塞(contact plug)，形成于源极/漏极108与导电层160之间。或者，接触件150可作为栅极接触插塞，形成于栅极170与导电层160之间。在后段工艺的实施例中，接触件150可作为垂直电性连接的导孔(via)，形成于导电层160与导电层160之间。
73.综上所述，本发明实施例提供一种半导体结构及其形成方法，特别是具有较小顶部尺寸的接触件，其不但增加了工艺宽裕度，还可改善良品率及可靠度。