包含晶体管的设备和相关方法、存储器装置和电子系统与流程

包含晶体管的设备和相关方法、存储器装置和电子系统
1.优先权请求
2.本技术要求2020年5月7日提交的序列号为16/869,339的发明名称为“包含晶体管的设备和相关方法、存储器装置和电子系统(apparatuses including transistors,and related methods,memory devices,and electronic systems)”的美国专利申请的提交日的优先权。
技术领域
3.本文公开的实施例涉及微电子装置和微电子装置制造。更具体地，本公开实施例涉及包含晶体管的设备，该晶体管包含栅电极和与栅电极相邻的相对沟道区域，涉及相关的存储器装置和电子系统，以及涉及形成该设备的方法。


背景技术：

4.装置结构的制造包含形成晶体管，该晶体管可用于访问例如装置结构的存储单元的存储部件。晶体管包含沟道区域，该沟道区域包括半导体材料，该半导体材料被配制和配置为响应于阈值电压的施加而传导电流，并且在没有阈值电压的情况下阻碍电流的流动。
5.在包含存储单元的装置结构中，与存储单元相关联的晶体管(例如，作为存取装置)可以包括所谓的垂直晶体管，诸如垂直薄膜晶体管(tft)。形成垂直晶体管通常包含堆叠最终将形成存储单元的晶体管的材料，这些材料包含源极和漏极触点、沟道区域和栅电极材料。叠层的材料可以被图案化以形成包含叠层材料的柱状结构。
6.晶体管的沟道区域包含半导体材料。然而，许多传统晶体管中使用的半导体材料实现了高截止电流(i
off
)，这可能影响电荷保持、电流流动和水平相邻晶体管的其它电特性。例如，当水平相邻晶体管被访问时，晶体管的高截止电流可能影响(例如，干扰)水平相邻晶体管的状态。这种半导体材料可以表现出低阈值电压(v
th
)，即使当晶体管被缩放并且包含所谓的“双栅(dual
‑
gate或double
‑
gate)”电极(例如，围绕中心沟道区域设置的两个栅电极)时也是如此，并且因此当晶体管处于截止状态时需要大的负电压。因此，当存储单元在尺寸上按比例缩小以增加存储单元的密度时，由于水平相邻晶体管之间的耦合电容，设置在中心沟道区域周围的双栅电极可能不足以减少泄漏。


技术实现要素：

7.根据本公开实施例，一种设备包括第一导电结构和与第一导电结构电连通的至少一个晶体管。该至少一个晶体管包括耦合到第一导电结构的下导电触点和在下导电触点上的分裂体沟道。分裂体沟道包括第一半导体柱和与第一半导体柱水平相邻的第二半导体柱。该至少一个晶体管包括水平插入在分裂体沟道的第一半导体柱和第二半导体柱之间的栅极结构，以及垂直覆盖栅极结构并耦合到分裂体沟道的上导电触点。栅极结构的部分围绕第一半导体柱和第二半导体柱的每一个的三个侧面。
8.根据本公开实施例，公开了一种形成装置结构的方法。该方法包括：形成沿第一方
向延伸的导线；在导线上形成半导体柱结构；在至少两个半导体柱结构之间水平形成导电材料；形成垂直延伸穿过半导体柱结构和导电材料的部分的开口，以将至少两个半导体柱结构中的每一个分成两个相对较小的半导体柱结构，并由导电材料形成栅极结构；以及用电介质材料至少部分填充开口。栅极结构的中心部分在横向于第一方向的第二方向上延伸。
9.此外，根据本公开实施例，存储器装置包括存储单元，该存储单元包括电耦合到存储元件的存取装置。该存取装置包括导电材料，该导电材料包括在一个方向上延伸的细长部分和在基本上横向于该方向的另一个方向上延伸的横向突起，邻近导电材料的第一侧面的第一沟道区域，以及邻近导电材料的第二侧面的第二沟道区域。第二侧面与第一侧面相对。该存取装置包括在第一沟道区域与导电材料之间以及在第二沟道区域与导电材料之间的栅极电介质。
10.根据本公开的附加实施例，电子系统包括至少一个输入装置、至少一个输出装置、可操作地耦合到至少一个输入装置和至少一个输出装置的至少一个处理器装置以及可操作地耦合到至少一个处理器装置的存储器装置。存储装置包括晶体管阵列。晶体管阵列的至少一个晶体管包括覆盖导电触点的栅极结构、与栅极结构的第一横向侧面水平相邻的第一柱结构、与第一横向侧面相对的栅极结构的第二横向侧面水平相邻的第二柱结构。栅极结构位于第一柱结构与第二柱结构之间。该至少一个晶体管包括钝化材料，该钝化材料在与栅极结构相对的一侧面上与第一柱结构和第二柱结构中的每一个相邻。钝化材料与栅极结构的部分直接物理接触。
附图说明
11.图1a是根据本公开实施例的包含晶体管的设备的简化剖面透视图；
12.图1b是沿着图1a的剖面线b
‑
b截取的图1a的设备的简化顶部剖视图；
13.图2a至2k示出了根据本公开实施例的形成设备的方法；
14.图3是用于与传统装置结构进行比较的图1a和1b的设备的一部分的简化顶部剖视图；
15.图4是根据本公开实施例的存储器装置的功能框图；以及
16.图5是根据本公开实施例的电子系统的示意框图。
具体实施方式
17.公开了一种设备(例如，微电子装置、半导体装置、存储器装置)，其包含第一导线、第二导线以及在第一导线与第二导线之间的垂直晶体管。单个晶体管包含两个沟道区域和水平插入两个沟道区域之间的栅极结构(例如，栅电极)。单个晶体管的两个沟道区域可以被认为是由栅电极“分开的”。栅电极围绕单个晶体管的两个沟道区域的每一个的三个侧面。围绕晶体管的两个沟道区域中的每一个的栅电极可以允许由于该设备的水平相邻晶体管之间的耦合电容而增加栅极性能和减少泄漏。在两个沟道区域之间使用单个(例如，仅一个)栅电极，与传统晶体管(例如，表现所谓的“双栅”配置的晶体管)的栅电极相比，允许栅电极具有更大的厚度，而水平相邻的晶体管之间的间距可以与传统晶体管基本相同。此外，相对较大厚度的栅电极增加了其面积，因此，与传统的栅电极配置相比，降低了栅电极的电
阻，以在微电子装置结构(例如，dram装置结构，诸如dram单元)、微电子装置(例如，dram装置)和依赖于高特征密度的电子系统中提供增强的性能。该设备还可以包含在与栅电极相对的两个沟道区域的每一个的侧面上的钝化材料。在一些实施例中，导电材料(例如，屏蔽材料)位于相邻晶体管之间，并且可以配置为被电偏置。偏置导电材料可以减少或防止所谓的“字线干扰”，其中当向一个晶体管施加电压时，该晶体管的栅电极影响相邻晶体管的栅电极。
18.以下描述提供了具体细节，诸如材料成分和处理条件，以便提供对本公开实施例的全面描述。然而，本领域普通技术人员将理解，可以在不采用这些具体细节的情况下实施本公开实施例。事实上，本公开实施例可以结合半导体工业中采用的传统制造技术来实施。此外，以下提供的描述不形成用于制造设备的完整工艺流程。下面描述的结构不能形成完整的微电子装置。下面仅详细描述理解本公开实施例所必需的那些过程阶段(例如，动作)和结构。形成完整微电子装置的附加阶段可以通过传统制造技术来执行。
19.本文所描述的材料可通过传统技术形成，包含但不限于旋涂、覆盖涂层、化学气相沉积(cvd)、原子层沉积(ald)、等离子体增强ald或物理气相沉积(pvd)。可替代地，材料可以原位生长。根据要形成的特定材料，本领域普通技术人员可以选择沉积或生长材料的技术。材料的去除可以通过任何合适的技术来完成，包含但不限于蚀刻、研磨平坦化(例如，化学机械平坦化)或其它已知的方法，除非上下文另有说明。
20.本文给出的附图仅用于说明目的，并不意味着是任何特定材料、部件、结构、装置或系统的实际视图。作为例如制造技术和/或公差的结果，图中描绘的形状的变化是可以预期的。因此，本文描述的实施例不应被解释为限于所示的特定形状或区域，而是包含例如由制造导致的形状偏差。例如，示出或描述为箱形的区域可以具有粗糙和/或非线性特征，示出或描述为圆形的区域可以包含一些粗糙和/或线性特征。此外，示出的锐角可以是圆形的，反之亦然。因此，附图中示出的区域本质上是示意性的，并且它们的形状不旨在示出区域的精确形状，并且不限制本权利要求的范围。附图不一定按比例绘制。附加地，附图之间共有的元件可以保留相同的数字标记。
21.如本文所使用的，单数形式“一”、“一个”和“该”也旨在包含复数形式，除非上下文清楚地指示出其它形式。
22.如本文所使用的，“和/或”包含一或多个相关列出项目的任何和所有组合。
23.如本文所使用的，关于特定参数的数值的“约”或“近似”包含该数值和与该数值的偏差程度，本领域普通技术人员将会理解，该偏差程度在该特定参数的可接受的公差范围内。例如，关于数值的“约”或“近似”可以包含在数值的90.0％至110.0％的范围内的附加数值，诸如在数值的95.0％至105.0％的范围内，在数值的97.5％至102.5％的范围内，在数值的99.0％至101.0％的范围内，在数值的99.5％至100.5％的范围内，或者在数值的99.9％至100.1％的范围内。
24.如本文所使用的，空间上相对的术语，诸如“底下”、“下面”、“下方”、“底部”、“上面”、“上方”、“顶部”、“前面”、“后面”、“左边”、“右边”等，可以用于便于描述一个元件或特征与图中示出的另一个元件或特征的关系。除非另有说明，否则空间上相对的术语旨在包含除了图中所描绘的取向之外的材料的不同取向。例如，如果图中的材料是倒置的，则被描述为在其它元件或特征的“下面”或“底下”或“之下”或“底部”的元件将被定向为在其它元
件或特征的“上面”或“顶部”。因此，术语“下面”可以包含上面和下面的取向，这取决于使用该术语的上下文，这对于本领域普通技术人员来说是显而易见的。材料可以以其它方式定向(例如，旋转90度、倒置、翻转)，并且本文使用的空间相对描述符被相应地解释。
25.如本文所使用的，术语“垂直”、“纵向”、“水平”和“横向”是关于结构的主平面，不一定由地球引力场定义。“水平”或“横向”方向是基本平行于结构主平面的方向，而“垂直”或“纵向”方向是基本垂直于结构主平面的方向。该结构的主平面由该结构的表面限定，该表面与该结构的其它表面相比具有相对较大的面积。
26.如本文所使用的，术语“配置的”指的是至少一个结构和至少一个设备中的一或多个的尺寸、形状、取向和布置，便于以预定方式操作一或多个结构和设备。
27.如本文所使用的，术语“间距”指的是两个相邻(例如，临近)特征中相同点之间的距离。
28.如本文所使用的，将一个元件称为在另一个元件“上”或在另一个元件“之上”是指并且包含该元件直接在另一个元件的顶部、与另一个元件直接相邻(例如，与另一个元件直接横向相邻、与另一个元件直接垂直相邻)、直接在另一个元件底下或与另一个元件直接接触。它还包含元件间接位于另一个元件的顶部、间接与另一个元件相邻(例如，与另一个元件间接横向相邻、与另一个元件间接垂直相邻)、间接位于另一个元件的底下或附近，并且在它们之间存在其它元件。相反，当一个元件被称为“直接在另一个元件上”或“直接与另一个元件相邻”时，则不存在中间元件。
29.如本文所使用的，被描述为彼此“相邻”的特征(例如，区域、材料、结构、装置)是指并且包含所公开的一个身份(或多个身份)中彼此最接近(例如，最靠近)的特征。与“相邻”特征的所公开的一个身份(或多个身份)不匹配的附加特征(例如，附加区域、附加材料、附加结构、附加装置)可以设置在“相邻”特征之间。换句话说，“相邻”特征可以彼此直接相邻定位，使得在“相邻”特征之间没有其它特征介入；或者“相邻”特征可以彼此间接相邻定位，使得至少一个具有不同于与至少一个“相邻”特征相关联的身份的特征位于“相邻”特征之间。因此，被描述为彼此“垂直相邻”的特征是指并且包含所公开的一个身份(或多个身份)的特征，这些特征彼此在垂直方向上最接近(例如，在垂直方向上最靠近)。此外，被描述为彼此“水平相邻”的特征是指并且包含所公开的一个身份(或多个身份)的特征，这些特征在水平方向上彼此最接近(例如，在水平方向上最靠近)。
30.如本文所使用的，术语“存储器装置”是指并且包含表现存储器功能的微电子装置，但是不必限于存储器功能。换句话说，并且仅作为实例，术语“存储器装置”是指并且不仅包含传统存储器(例如，传统的易失性存储器，诸如传统动态随机存取存储器(dram)；传统的非易失性存储器，诸如传统的nand存储器)，但也包含专用集成电路(asic)(例如，片上系统(soc))、结合逻辑和存储器的微电子装置以及结合存储器的图形处理单元(gpu)。
31.本文所使用的术语“导电材料”是指一种材料并且包含该材料，该材料包含以下中的一或多种：至少一种金属(例如钨(w)、钛(ti)、钼(mo)、铌(nb)、钒(v)、铪(hf)、钽(ta)、铬(cr)、锆(zr)、铁(fe)、钌(ru)、锇(os)、钴(co)、铑(rh)、铱(ir)、镍(ni)、钯(pa)、铂(pt)、铜(cu)、银(ag)、金(au)、铝(al))；至少一种合金(例如，co基合金、fe基合金、ni基合金、fe和ni基合金、co和ni基合金、fe和co基合金、co和ni和fe基合金、al基合金、cu基合金、镁(mg)基合金、ti基合金、钢、低碳钢、不锈钢)；至少一种导电掺杂半导体材料(导电掺杂多晶硅、
导电掺杂锗(ge)、导电掺杂硅锗(sige))；以及至少一种导电含金属的材料(例如，导电金属氮化物，诸如氮化钛(tin)、氮化钽(tan)、氮化钨(wn)和氮化钛铝(tialn)中的一或多种；导电金属硅化物；导电金属碳化物；导电金属氧化物，诸如氧化铱(iro)和氧化钌(ruo)中的一或多种)。
32.如本文所使用的，术语“电绝缘材料”是指至少一种电介质材料并且包含该材料，诸如至少一种电介质氧化物材料(例如，氧化硅(sio
x
)、磷硅酸盐玻璃、硼硅酸盐玻璃、硼磷硅酸盐玻璃、氟硅酸盐玻璃、氧化铝(alo
x
)、氧化铪(hfo
x
)、氧化铌(nbo
x
)、氧化钛(tio
x
)、氧化锆(zro
x
)、氧化钽(tao
x
)和氧化镁(mgo
x
)中的一或多种)、至少一种电介质氮化物材料(例如氮化硅(sin
y
))、至少一种电介质氮氧化物材料(例如，氮氧化硅(sio
x
n
y
))以及至少一种电介质羧基氮化物材料(例如，硅羧基氮化物(sio
x
c
z
n
y
))中的一或多种。本文中包含“x”、“y”和“z”中的一或多个的式(例如，sio
x
、alo
x
、hfo
x
、nbo
x
、tio
x
、sin
y
、sio
x
n
y
、sio
x
c
z
n
y
)表示一种材料，该材料含有一种元素的“x”个原子、另一种元素的“y”个原子和另一种元素的“z”个原子(如果有的话)与另一种元素的每一个原子(例如，si、al、hf、nb、ti)的平均比例。由于式代表相对原子比例而不是严格的化学结构，电介质材料可以包括一或多种化学计量化合物和/或一或多种非化学计量化合物，并且“x”、“y”和“z”(如果有的话)的值可以是整数或者可以是非整数。如本文所使用的，术语“非化学计量化合物”是指并包含这样的化合物，其元素成分不能用明确定义的自然数的比例来表示，并且违反了确定比例的定律。
33.如本文所使用的，短语“耦合到”指的是彼此可操作地连接的结构，诸如通过直接欧姆连接或通过间接连接(例如，经由另一结构)电连接。
34.如本文所使用的，关于给定的参数、性质或条件的术语“基本上”是指并且包含本领域普通技术人员将理解的程度，即给定的参数、性质或条件满足一定程度的变化，诸如在可接受的公差内。作为实例，根据基本上满足的特定参数、性质或条件，参数、性质或条件可以满足至少90.0％，满足至少95.0％，满足至少99.0％，满足至少99.9％，或者甚至满足100.0％。
35.如本文所使用的，术语“衬底”是指并包含在其上形成附加材料的材料(例如，基底材料)或结构。衬底可以是半导体衬底、支撑结构上的基底半导体材料、金属电极或其上形成有一或多种材料、层、结构或区域的半导体衬底。半导体衬底上的材料可以包含但不限于半导体材料、绝缘材料、导电材料等。衬底可以是传统的硅衬底或包括半导体材料层的其它体衬底。如本文所使用的，术语“体衬底”是指并且不仅包含硅晶片，但也包含绝缘体上硅(“soi”)衬底，诸如蓝宝石上硅(“sos”)衬底和硅上玻璃(“sog”)衬底，在基底半导体基底上的硅外延层，以及其它半导体或光电材料，诸如硅锗、锗、砷化镓、氮化镓和磷化铟。衬底可以是掺杂的或未掺杂的。
36.图1a是根据本公开实施例的微电子装置(例如，存储器装置)的微电子装置结构100的简化剖面透视图。图1b是沿着图1a的剖面线b
‑
b截取的图1a的微电子装置结构100的简化顶部剖视图。微电子装置结构100包含基底材料102上的晶体管110(例如，存取装置)。基底材料102可以是例如半导体衬底、支撑结构上的基底半导体层、金属电极或半导体衬底，该半导体衬底上形成有一或多个层、结构或区域。基底材料102可以是传统的硅衬底或包括半导体材料层的其它体衬底。基底材料102可以是掺杂的或未掺杂的。
37.参考图1a结合图1b，晶体管110可以排列成行(例如，在x方向上延伸)和列(例如，
在y方向上延伸)。在一些实施例中，行基本上垂直于列。然而，本公开不限于此，并且晶体管110可以以不同于图1a和图1b所示的图案来布置。微电子装置结构100可以包含例如任何数量的晶体管110，诸如多于约1,000个晶体管110、多于约10,000个晶体管110或多于约100,000个晶体管110。为了方便描述图1a和1b，第一方向可以定义为一个方向，图1a和1b示出为x方向。第二方向，横向于(例如垂直于)第一方向，图1a和1b示出为y方向。第三方向，横向于(例如，垂直于)第一方向和第二方向中的每一个，可以定义为一个方向(例如，垂直方向)，图1a中示出为z方向。如图2a至2k所示，可以定义类似的方向，如下面更详细讨论的。
38.如图1a所示，微电子装置结构100可以包含在基底材料102的至少一部分上的第一导线104。在一些实施例中，第一导线104布置成行，沿着基底材料102在第一方向(例如，x方向)上延伸。第一导线104可以与一行晶体管110的单个晶体管110电连通。在一些实施例中，第一导线104用作数字线(例如，数据线、位线)。在其它实施例中，第一导线104用作源极线。
39.第一导线104可以由至少一种导电材料形成并且包含至少一种导电材料。在一些实施例中，第一导线104由w形成并且包含w。在其它实施例中，第一导线104由ru形成并且包含ru。相邻行的第一导线104可以诸如通过电绝缘材料106彼此电绝缘。在一些实施例中，电绝缘材料106由sio2形成并且包含二氧化硅。
40.继续参考图1a，晶体管110中的每一个可以包含下导电触点105、上导电触点114、分裂体沟道116(包含第一沟道区域116a和垂直位于下导电触点105与上导电触点114之间的第二沟道区域116b)、栅电极结构108(水平插入分裂体沟道116的第一沟道区域116a与第二沟道区域116b之间并在其至少一些侧面被栅极电介质材料112包围)。
41.下导电触点105可以包含例如源极触点或漏极触点。晶体管110的下导电触点105可以与相应的第一导线104电连通。下导电触点105可以包含导电材料。在一些实施例中，下导电触点105由与第一导线104基本相同的材料成分形成并且包含该材料成分。
42.电绝缘材料106可以将一些水平相邻的晶体管110的下导电触点105电绝缘。为了清楚和容易理解附图和相关描述，在图1a中，在第一导线104中的每一个与下导电触点105的相邻部分之间仅示出了电绝缘材料106的两个部分。然而，本公开不限于此，并且可以包含电绝缘材料106的附加部分。
43.包含分裂体沟道116的第一沟道区域116a(例如，第一半导体柱)和第二沟道区域116b(例如，第二半导体柱)的沟道区域可以横向与栅极电介质材料112相邻。在一些实施例中，如图1b所示，第一沟道区域116a和第二沟道区域116b中的每一个在至少三个侧面上基本上被栅极电介质材料112包围。换句话说，栅极电介质材料112可以在栅电极结构108与两个相邻(例如，临近)分裂体沟道116的第一沟道区域116a和第二沟道区域116b的相对部分之间延伸。第一沟道区域116a和第二沟道区域116b中的每一个都由半导体材料形成并且包含该半导体材料，该半导体材料被配制和配置为响应于向栅电极结构108与源极区域(例如，第一导线104)之间的晶体管110施加合适的电压(例如，阈值电压v
th
)而表现出导电性。在一些实施例中，第一沟道区域116a和第二沟道区域116b中的每一个都接触下导电触点105，并且沿着栅极电介质材料112的侧面壁延伸以接触上导电触点114。因此，第一沟道区域116a和第二沟道区域116b中的每一个可以直接接触下导电触点105和上导电触点114中的每一个。第一沟道区域116a和第二沟道区域116b可以各自与和第一沟道区域116a和第二沟道区域116b相关联的晶体管110的源极区域和漏极区域中的每一个电连通。
44.如以上所讨论的，第一沟道区域116a和第二沟道区域116b中的每一个都由被配制成响应于向晶体管110施加合适的电压(例如，阈值电压、设定偏置电压、读取偏置电压)来传导电流的材料形成并且包含该材料。在一些实施例中，第一沟道区域116a和第二沟道区域116b包含多晶硅(polycrystalline silicon，也称为“polysilicon”)材料。在其它实施例中，第一沟道区域116a和第二沟道区域116b由具有比多晶硅更大的带隙的半导体材料形成并且包含该半导体材料，诸如该半导体材料的带隙大于约1.65电子伏(ev)，并且在本文中可以被称为所谓的“大带隙材料”。例如，第一沟道区域116a和第二沟道区域116b中的每一个都可以由氧化物半导体材料形成并且包含该氧化物半导体材料，诸如以下中的一或多种：锌锡氧化物(zn
x
sn
y
o，通常称为“zto”)、铟锌氧化物(in
x
zn
y
o，通常称为“izo”)、氧化锌(zn
x
o)、铟镓锌氧化物(in
x
ga
y
zn
z
o，通常称为“igzo”)、铟镓硅氧化物(in
x
ga
y
si
z
o，通常称为“igso”)、氧化铟钨(in
x
w
y
o，通常称为“iwo”)、氧化铟(in
x
o)、氧化锡(sn
x
o)、氧化钛(ti
x
o)、氧化锌氮化物(zn
x
on
z
)、氧化镁锌(mg
x
zn
y
o)、锆铟锌氧化物(zr
x
in
y
zn
z
o)、氧化铪铟锌氧化物(hf
x
in
y
zn
z
o)、锡铟锌氧化物(sn
x
in
y
zn
z
o)、铝锡铟锌氧化物(al
x
sn
y
in
z
zn
a
o)、硅铟锌氧化物(si
x
in
y
zn
z
o)、铝锌锡氧化物(al
x
zn
y
sn
z
o)、镓锌锡氧化物(ga
x
zn
y
sn
z
o)、锆锌锡氧化物(zr
x
zn
y
sn
z
o)和其它类似材料。包含上述“x”、“y”、“z”和“a”中的至少一个的式(例如，zn
x
sn
y
o、in
x
zn
y
o、in
x
ga
y
zn
z
o、in
x
w
y
o、in
x
ga
y
si
z
o、al
x
sn
y
in
z
zn
a
o)表示复合材料，该复合材料在其一或多个区域中含有一种元素的“x”个原子、另一种元素的“y”个原子(如果有的话)、另一种元素的“z”个原子(如果有的话)以及另一种元素的“d”个原子(如果有的话)与每一个氧原子(o)的平均比例。由于式代表相对原子比例而不是严格的化学结构，所以沟道区域可以包括一或多种化学计量化合物和/或一或多种非化学计量化合物，并且“x”、“y”、“z”和“a”的值可以是整数或者可以是非整数。在一些实施例中，第一沟道区域116a和第二沟道区域116b包含igzo。在一些实施例中，第一沟道区域116a和第二沟道区域116b可以具有1:1:1:4的in:ga:zn:o比例；可以具有2:2:1的in2o3:ga2o3:zno比例，或者可以由式ingao3(zno)5表示。在附加的实施例中，第一沟道区域116a和第二沟道区域116b由igzo和igso形成并且包含它们。
45.在一些实施例中，第一沟道区域116a和第二沟道区域116b中的每一个都包含具有基本均匀成分的单一材料。在其它实施例中，第一沟道区域116a和第二沟道区域116b包含复合结构，该复合结构包含一种以上的半导体材料(例如，氧化物半导体材料)。第一沟道区域116a和第二沟道区域116b也可以是所谓的“多层”沟道区域，包含一种以上的半导体材料。例如，第一沟道区域116a和第二沟道区域116b包含两种不同的半导体材料、三种半导体材料、四种半导体材料、五种半导体材料等。例如，第一沟道区域116a和第二沟道区域116b内的材料可以表现出与相邻沟道材料不同的铟、镓和锆中的一或多种的原子百分比。此外，不同的沟道材料可以包含与相邻沟道材料相同的元素，但是可以表现出与相邻沟道材料不同的化学计量(和成分)。单个晶体管110内的第一沟道区域116a和第二沟道区域116b的材料可以相同或不同。
46.第一沟道区域116a和第二沟道区域116b中的每一个的分立的部分的厚度t3可以在约至约之间，诸如在约至约之间，在约至约之间，在约至约之间，在约至约之间，或者在约至约之间。
47.在一些这样的实施例中，单个晶体管110可以包含单个栅电极结构108和两个分立
的沟道区域(例如，第一沟道区域116a和第二沟道区域116b)。单个晶体管110的第一沟道区域116a和第二沟道区域116b可以围绕栅电极结构108，并且可以与栅电极结构108相邻定位，例如在栅电极结构108的相对侧面。换句话说，栅电极结构108可以位于中心并围绕各个晶体管110的第一沟道区域116a和第二沟道区域116b中的每一个延伸。因此，第一沟道区域116a和第二沟道区域116b中的每一个在第一平面(例如，在x方向上)和与第一平面相交的第二平面(例如，在y方向上)中接触栅电极结构108。栅电极结构108可以由导电材料形成并且包含导电材料。在一些实施例中，每个栅电极结构108由w或ru形成并且包含w或ru。
48.微电子装置结构100可以包含与栅电极结构108电连通的导电触点109(图1b)。在一些实施例中，晶体管110的每一列(图1a)包含与其对应列的栅电极结构108电连通的至少一个导电触点109。至少一个导电触点109(例如，至少一个导电布线结构)可以耦合到至少一些栅电极结构108和微电子装置结构100的至少一个其它结构，并从它们之间延伸。导电触点109由导电材料形成并且包含导电材料。在一些实施例中，导电触点109由与栅电极结构108基本相同的材料成分形成并且包含该材料成分。在其它实施例中，导电触点109由不同于栅电极结构108的材料的材料形成并且包含该材料。
49.导电触点109可以与电压源电连通，该电压源配置为向与导电触点109相关联的栅电极结构108提供合适的电压(例如，偏置电压)。为了清楚和容易理解附图和相关描述，在图1b中，仅一个导电触点109被示为与栅电极结构108中的一个相邻。然而，本公开不限于此，并且可以包含附加的导电触点109。
50.栅极电介质材料112可以设置在栅电极结构108的至少一些侧面周围。在一些实施例中，栅极电介质材料112在栅电极结构108与分裂体沟道116的第一沟道区域116a和第二沟道区域116b之间延伸。在一些这样的实施例中，栅电极结构108基本上在其所有侧面(例如，上、下、左、右、前、后等)被电介质材料包围。换句话说，栅极电介质材料112可以水平地位于栅电极结构108与分裂体沟道116的第一沟道区域116a和第二沟道区域116b中的每一个的三个侧面之间。如将在本文描述的，栅极电介质材料112可以位于分裂体沟道116的上表面和/或侧面壁附近。
51.栅极电介质材料112可以由一或多种电绝缘材料形成并且包含一或多种电绝缘材料。在一些实施例中，栅极电介质材料112由二氧化硅形成并且包含二氧化硅。在一些实施例中，栅极电介质材料112由与电绝缘材料106基本相同的材料成分形成并且包含该材料成分。
52.栅极电介质材料112的厚度可以在约至约之间，诸如在约至约至约之间，在约至约之间，在约至约之间，或者在约至约至约之间。
53.晶体管110的上导电触点114可以覆盖分裂体沟道116的第一沟道区域116a和第二沟道区域116b。在一些实施例中，上导电触点114垂直地覆盖栅电极结构108的部分，并且可以通过电绝缘材料(例如，栅极电介质材料112)与其分离。在一些实施例中，上导电触点114包含例如晶体管110的源极触点或漏极触点中的一个(而下导电触点105包含源极触点或漏极触点中的另一个)。一或多种电介质材料(例如，电绝缘材料106、栅极电介质材料112、电绝缘材料138)可以垂直地介入栅电极结构108与上导电触点114之间，并且水平地介入栅电极结构108与上导电触点114之间。上导电触点114可以包含导电材料。在一些实施例中，上
导电触点114由与下导电触点105基本相同的材料成分形成并且包含该材料成分。在其它实施例中，上导电触点114由不同于下导电触点105的材料成分形成并且包含不同的材料成分。为了清楚和容易理解附图和相关描述，在图1a中，仅示出了两个上导电触点114覆盖分裂体沟道116的第一沟道区域116a和第二沟道区域116b。然而，本公开不限于此，并且可以包含附加的上导电触点114。
54.微电子装置结构100可以包含用作单个晶体管110的栅电极结构108的第二导线136。图1a示出了第二导线136的部分，但是应理解，在至少一些实施例中，第二导线136在不同于第一导线104延伸的第一方向的第二方向(例如，y方向)上延伸。参考图1b，第二导线136可以包含作为在例如y方向上延伸的线延伸的中心细长部分136a和在x方向上远离中心细长部分136a延伸的横向部分136b。换句话说，横向部分136b可以在分裂体沟道116的水平相邻沟道区域(例如，第一沟道区域116a和第二沟道区域116b)之间延伸，如图1b所示。换句话说，第二导线136可以在至少三个侧面(例如三个相邻侧面)上围绕分裂体沟道116。在图1a和1b所示的实施例中，包含第二导线136的配置(例如，形状)的晶体管110可以被表征为用于单个装置区域140的所谓的“三栅极(triple
‑
gate或tri
‑
gate)”晶体管。通过使用三栅极晶体管，该装置可以在使用和操作期间实现可靠的栅极控制。
55.第二导线136由导电材料形成并且包含导电材料。在一些实施例中，第二导线136由w或ru形成并且包含w或ru。中心细长部分136a和横向部分136b中的导电材料可以相同或不同。在一些实施例中，第二导线136由与第一导线104基本相同的材料成分形成并且包含该材料成分。在其它实施例中，第二导线136由不同于第一导线104的材料成分形成并且包含不同的材料成分。
56.第二导线136的厚度t1(例如，中心细长部分136a和横向部分136b的组合部分)可以在约至约之间，诸如在约至约之间，在约至约之间，在约至约之间，或者在约至约之间。第二导线136的中心细长部分136a(例如，单独)的厚度t2可以在约至约之间，诸如在约之间，诸如在约至约之间，在约至约之间，在约至约之间，或者在约至约之间。
57.再次参考图1a和图1b，微电子装置结构100可以包含位于在第二方向(例如，图1a和1b中的y方向)延伸的开口120内的隔离区域122，该第二方向不同于第一导线104延伸的第一方向，并且基本上平行于第二导线136延伸的第二方向。隔离区域122可以位于水平相邻的晶体管110之间以及相邻的第二导线136的横向部分136b之间。因此，隔离区域122可以位于第一方向(例如，图1b中的x方向)上的相邻晶体管110之间。隔离区域122可以包含一或多种电介质材料，包含但不限于钝化材料124、电介质材料126和一或多个气隙128(例如，空隙空间)。钝化材料124可由至少一种电介质材料形成并且包含至少一种电介质材料，包含但不限于氧化物、氮化物或氮氧化物。特别地，钝化材料124可以包含但不限于氧化物材料(例如，二氧化硅(sio2)、氧化钇(y2o3))或氮化物材料(例如，氮化硅(sin
x
))。电介质材料126可以由至少一种电介质材料形成并包含至少一种电介质材料，诸如至少一种氧化物电介质材料(例如，sio
x
、alo
x
、磷硅酸盐玻璃、硼硅酸盐玻璃、硼磷硅酸盐玻璃、氟硅酸盐玻璃中的一或多种)、至少一种氮化物电介质材料(例如，sin
y
)以及至少一种低k的电介质材料
(例如，碳氧化硅(sio
x
c
y
)、氮氧化硅(sio
x
n
y
)、氢化碳氧化硅(sic
x
o
y
h
z
)和碳氮氧化硅(sio
x
c
z
n
y
)中的一或多种)中的一或多种。在一些实施例中，电介质材料126由与电绝缘材料106基本相同的材料成分形成并且包含该材料成分。气隙128(如果存在的话)可以与晶体管110相邻延伸，并且可以横向介入第二导线136的栅电极结构108的相邻部分之间。
58.在一些实施例中，整个单独的隔离区域122包含单一材料，该单一材料包含钝化材料124、电介质材料126或气隙128中的一个。在其它实施例中，两种或更多种电介质材料被组合使用，如图1b中的各种配置所示。例如，钝化材料124可以位于栅极电介质材料112、第一沟道区域116a、第二沟道区域116b和第二导线136的横向部分136b中的每一个的暴露表面附近，并且电介质材料(例如，电介质材料126、气隙128)中的另一种可以位于开口120内的隔离区域122的剩余部分(例如，中心部分)中。在一些实施例中，钝化材料124与栅电极结构108的部分直接物理接触。隔离区域122可以包含钝化材料124，其在第一侧面与第一沟道区域116a相邻，在第二侧面与第二沟道区域116b相邻。作为非限制性实例，钝化材料124的每一侧面可以具有约至约(例如，约)的厚度，其中隔离区域122的中心部分的剩余部分基本上被一或多种电介质材料126和气隙128填充。例如，电介质材料126可具有约至约(例如，约)的厚度，其中嵌入一或多个气隙128。在又一些实施例中，隔离区域122可以包含三个或更多个电介质材料区域。本领域普通技术人员将理解，隔离区域122的电介质材料可以被选择性地定位，以实现晶体管110彼此隔离的期望要求。
59.隔离区域122的厚度t4可以在约至约之间，例如在约至约之间，在约至约之间，在约至约之间，在约至约之间，或者在约至约之间。
60.隔离区域122还可以包含沿第二方向(例如，y方向)成直线延伸的屏蔽材料130，并且可以位于沿第一方向(例如，x方向)的相邻晶体管110之间。因此，每个晶体管110可以在其第一侧面包含屏蔽材料130，在其相对的第二侧面包含另一屏蔽材料130。屏蔽材料130可以通过一或多种电介质材料(例如，钝化材料124、电介质材料126、气隙128)与第一沟道区域116a和第二沟道区域116b中的每一个电绝缘和物理隔离。例如，屏蔽材料130也可以通过至少电绝缘材料106与第一导线104电绝缘。
61.如本文将要描述的，屏蔽材料130可以被配制、配置和电偏置，以基本上减少或防止相邻晶体管110的栅电极结构108之间的字线到字线电容。因此，屏蔽材料130可以配置为显著降低相邻晶体管110的栅电极结构108之间的电容(例如，字线电容)。
62.屏蔽材料130的厚度可以在约至约之间，诸如在约至约之间、在约至约之间，或者在约至约之间。屏蔽材料130的下表面与第一沟道区域116a和第二沟道区域116b的下表面之间的距离可以在约至约之间，诸如在约至约之间，诸如在约至约之间，在约至约之间，或者在约至约之间。该距离可以由电绝缘材料106或栅极电介质材料112的厚度来控制。
63.屏蔽材料130由导电材料形成并且包含导电材料。在一些实施例中，屏蔽材料130包含具有p 型导电性的材料，并且可以被称为p 体区域。在其它实施例中，屏蔽材料130包
含导电材料。合适的导电掺杂半导体材料可以掺杂有p型掺杂剂，诸如硼、铝、镓或其组合。在一些实施例中，屏蔽材料130由钨形成并且包含钨。在其它实施例中，屏蔽材料130由钌形成并且包含钌。在一些实施例中，屏蔽材料130由与第一导线104或第二导线136中的至少一个基本相同的材料成分形成并且包含该材料成分。
64.屏蔽材料130可以与导电触点131(图1b)电连通，该导电触点可以配置为向屏蔽材料130提供合适的偏置。在一些实施例中，导电触点131与配置为偏置导电触点131和相关屏蔽材料130的电压源电连通。导电触点131与之电连通的电压源可以不同于导电触点131和栅电极结构108与之电连通的电压源。为了清楚和容易理解附图和相关描述，在图1b中，仅一个导电触点131示出为与屏蔽材料130、附加导电触点131相邻。然而，本公开不限于此，并且可以包含附加的导电触点131。
65.在一些实施例中，导电触点131由与屏蔽材料130基本相同的材料成分形成并且包含该材料成分。在其它实施例中，导电触点131包含不同于屏蔽材料130的材料的材料。导电触点131可以包含与导电触点109基本相同的材料成分。
66.在一些实施例中，屏蔽材料130配置为当选择与屏蔽材料130相邻的至少一个晶体管110的栅电极结构108时被偏置到预定电压(例如，用电压偏置)。不受任何特定理论的限制，据信当开关电压被施加到栅电极结构108时，由于第一沟道区域116a和第二沟道区域116b位于栅电极结构108的外部(例如，侧面)(而不是栅电极结构108被设置在沟道区域周围)，一个晶体管110的第一沟道区域116a和第二沟道区域116b可能受到相邻晶体管110的栅电极结构108的影响。在一些实施例中，向屏蔽材料130施加合适的偏置电压基本上防止或减少了向晶体管110的栅电极结构108施加的电压对相邻晶体管110的沟道区域的影响。因此，屏蔽材料130可以有助于减少或防止相邻晶体管110的第二导线136之间的所谓“字线到字线电容”。在一些实施例中，微电子装置结构100的字线电容比不包含屏蔽材料130的传统装置结构的字线电容小约35％。
67.在使用和操作中，屏蔽材料130可以被偏置在
‑
2.0v至约2.0v之间的电压，诸如在约
‑
2.0v至约
‑
1.5v之间，在约
‑
1.5v至约
‑
1.0v之间，在约
‑
1.0v至约
‑
0.5v之间，在约
‑
0.5v至约0v之间，在约0v至约0.5v之间，在约0.5v至约1.0v之间，在约1.0v至约1.5v之间，或在约1.5v至约2.0v之间。在一些实施例中，屏蔽材料130被偏置在约0v至约0.5v之间的电压。在一些实施例中，诸如在屏蔽材料130配置为被偏置的情况下，屏蔽材料130可以被称为微电子装置结构100的所谓“背栅”。
68.在使用和操作中，可以向一或多条第二导线136(例如，字线)施加电压。在一些实施例中，另一电压(可以与施加到一或多条第二导线136的电压不同(例如，具有不同的幅度))被施加到屏蔽材料130，该屏蔽材料与施加电压的第二导线136相邻定位。向屏蔽材料130施加另一电压可以减小相邻晶体管110的第二导线136之间的字线到字线电容。
69.因此，晶体管阵列110的每个晶体管110可以包含栅电极结构108，其可以位于其相应晶体管110的中心部分。栅电极结构108可以在其一或多个侧面上被栅极电介质材料112包围。栅极电介质材料112可以与第一沟道区域116a和第二沟道区域116b中的每一个在栅电极结构108接触的相对侧面接触。换句话说，栅极电介质材料112可以设置在栅电极结构108与第一沟道区域116a和第二沟道区域116b的相对部分之间。第一沟道区域116a和第二沟道区域116b中的每一个都由氧化物半导体材料形成并且包含氧化物半导体材料。在一些
实施例中，每个栅电极结构108包含与其相关联的两个沟道区域，并且可以横向位于包含第一沟道区域116a和第二沟道区域116b的两个分立沟道之间。由于第一沟道区域116a和第二沟道区域116b位于中心定位的栅电极结构108的外侧面，所以与传统晶体管相比，每个晶体管110的栅电极结构108可以形成更大的厚度，同时晶体管110的间距与传统晶体管相同，如参考图3更详细讨论的。
70.因此，在至少一些实施例中，设备包括第一导电结构和与第一导电结构电连通的至少一个晶体管。该至少一个晶体管包括耦合到第一导电结构的下导电触点和在下导电触点上的分裂体沟道。分裂体沟道包括第一半导体柱和与第一半导体柱水平相邻的第二半导体柱。该至少一个晶体管还包括水平插入在分裂体沟道的第一半导体柱和第二半导体柱之间的栅极结构，以及垂直覆盖栅极结构并耦合到分裂体沟道的上导电触点。栅极结构的部分围绕第一半导体柱和第二半导体柱的每一个的三个侧面。
71.因此，在至少一些实施例中，操作装置结构的方法包括向包括晶体管的装置结构的栅电极施加偏置电压。该晶体管包括栅电极、在栅电极的至少相对侧面上的栅极电介质材料以及在栅极电介质材料的侧面上的沟道材料，栅电极位于沟道材料的不同部分之间，并且在至少三个侧面上基本上围绕沟道材料。该方法还包括向位于晶体管与装置结构的至少另一个晶体管之间的导电材料施加另一偏置电压。
72.在一些实施例中，微电子装置结构100包含晶体管110的一或多个阵列，诸如在x方向和y方向延伸的晶体管110的横向阵列。作为非限制性实例，阵列内每个横向方向上相邻微电子装置结构100之间的间距可以是约48
×
48(例如，48nm
×
48nm)、约40
×
40、约32
×
32、约20
×
20或约10
×
10。在一些实施例中，微电子装置结构100包含晶体管110的堆叠，诸如在3d存储器结构中，诸如在堆叠的dram阵列中。在一些这样的实施例中，微电子装置结构100可以包含一或多层晶体管110，每层垂直偏离其它层的晶体管110。晶体管110的每一层可以通过在其间延伸的绝缘材料彼此隔离。例如，可以在第二导线136上形成电绝缘材料。另一层晶体管110的第一导线104可以形成在电绝缘材料106上，并且晶体管110可以形成在另一层的第一导线104上，以形成包括多层(例如，两层、三层、四层、八层等)晶体管的结构。
73.图2a至2k示出了根据本公开的一些实施例的形成上面参考图1a和1b描述的微电子装置结构100的方法。图2a是微电子装置结构100的简化透视图。微电子装置结构100可以包含与基底材料102相邻(例如，在上方)的第一导线104、与第一导线104相邻(例如，在上方)的下导电触点105以及与第一导线104和下导电触点105中的每一个相邻的电绝缘材料106。第一导线104和下导电触点105可以在形成电绝缘材料106之前被图案化。第一导线104和下导电触点105可以包含沿第一方向(例如，x方向)延伸的线。在一些实施例中，在第一导线104和下导电触点105被图案化之后，电绝缘材料106在第一导线104和下导电触点105附近形成(例如，在第一导线与下导电触点的相邻部分之间)。在其它实施例中，电绝缘材料106在形成第一导线104和下导电触点105之前形成和图案化。可选地，屏蔽材料(未示出)可以形成在电绝缘材料106内，以将相邻的第一导线104彼此电屏蔽，从而减少可能由其间的耦合电容引起的泄漏。下导电触点105和/或电绝缘材料106的上表面可以诸如通过一或多个cmp动作平坦化。因此，如图2a的视图所示，电绝缘材料106可以基本上填充第一导线104的图案化部分(例如，线)与下导电触点105之间的空间。
74.参考图2b，分裂体沟道116(图1a)最初可以使用传统工艺和传统处理装置形成为
下导电触点105上的半导体柱115，本文不进行详细描述。作为非限制性实例，半导体材料可以传统地形成和图案化(例如，掩模、曝光、显影和蚀刻)以形成半导体柱115。例如，半导体柱115可以通过ald、cvd、pvd、lpcvd、pecvd、另一种沉积方法或其组合来形成。在一些实施例中，用于形成半导体柱115的初始材料通过原子层沉积形成。在一些实施例中，微电子装置结构100的单个半导体柱115使用一或多个图案化工艺形成。半导体柱115可以包含与上面参考分裂体沟道116的第一沟道区域116a和第二沟道区域116b描述的基本相同的材料成分(图1a和1b)。
75.参考图2c，可以沉积电绝缘材料106的附加部分(例如，上部107)，以将各个半导体柱115彼此分开，并电绝缘(覆盖)下导电触点105的暴露部分。在一些实施例中，上部107包含与电绝缘材料106基本相同的材料成分。因此，电绝缘材料106及其上部107可以包含整体绝缘材料，其可以对应于电绝缘材料106。
76.参考图2d，栅极电介质材料112可以形成在半导体柱115的上表面和侧面壁附近(例如，上方)以及电绝缘材料106的暴露上表面附近(例如，上方)。在一些实施例中，栅极电介质材料112由二氧化硅形成并且包含二氧化硅。在一些实施例中，栅极电介质材料112由与电绝缘材料106基本相同的材料成分形成并且包含该材料成分。因此，电绝缘材料106和栅极电介质材料112可以包含整体绝缘材料，其可以对应于栅极电介质材料112。尽管图2c至2k将电绝缘材料106和栅极电介质材料112示出为独立的部件，但是应理解，电绝缘材料106和栅极电介质材料112可以包含表现出基本均匀成分(例如，二氧化硅)的整体结构。
77.栅极电介质材料112可以通过例如ald、cvd、pvd、lpcvd、pecvd、另一种沉积方法或其组合来形成。栅极电介质材料112可以共形地形成在半导体柱115上。在一些实施例中，相邻半导体柱115之间的栅极电介质材料112和电绝缘材料106的至少一部分被去除，以暴露下导电触点105的部分。例如，相邻半导体柱115之间的栅极电介质材料112与电绝缘材料106的部分可以通过将相邻半导体柱115之间的栅极电介质材料112和电绝缘材料106暴露于合适的蚀刻化学物质(诸如暴露于反应离子蚀刻化学物质)来去除，该反应离子蚀刻化学物质被配制和配置为去除栅极电介质材料112和电绝缘材料106，而基本上不去除下导电触点105。
78.参考图2e，可以在微电子装置结构100上形成一或多种导电材料135，诸如与栅极电介质材料112相邻且在相邻半导体柱115之间。导电材料135可使用传统工艺(例如，传统沉积工艺，诸如原位生长、旋涂、覆盖涂层、cvd、ald和pvd中的一或多种)和传统处理装置形成，本文不进行详细描述。在一些实施例中，如本文将描述的，导电材料135在后续处理之前基本上围绕单个半导体柱115。
79.参考图2f，相邻半导体柱115之间的导电材料135的一部分可以通过传统技术去除，以使导电材料135凹陷并暴露半导体柱115的上表面。在一些实施例中，半导体柱115的上表面的至少一部分也被去除。仅作为实例，可以进行一或多个干法蚀刻工艺或湿法蚀刻工艺来去除导电材料135的上部。尽管图2f示出了已经去除的导电材料135的上部，但是本公开不限于此，并且导电材料135可以基本上与半导体柱115同延。
80.参考图2g，可以沉积电绝缘材料138，以将各个半导体柱115彼此分开，并电绝缘(覆盖)导电材料135的暴露部分。在一些实施例中，电绝缘材料138由sio2形成并且包含二氧化硅。在一些实施例中，电绝缘材料138由与电绝缘材料106和/或栅极电介质材料112基
本相同的材料成分形成并且包含该材料成分。这些材料可以经受至少一个传统平坦化工艺(例如，至少一个传统cmp工艺)，以促进或增强电绝缘材料138和半导体柱115的上边界(例如，上表面)的平坦性，用于在其上进一步处理。
81.结合图2i参考图2h，微电子装置结构100可以在第二方向(例如，y方向)上被图案化。在一些实施例中，第一掩模材料132(例如，掩模或抗蚀剂材料)被放置在电绝缘材料138和半导体柱115上，并且使用第二掩模材料134(例如，一或多个斩波掩模)在第二方向上图案化微电子装置结构100，以形成开口120，如图2h所示。例如，形成开口120的传统方法包含将第二掩模材料134中的开口和特征的图案转移到覆盖电绝缘材料138的第一掩模材料132中，然后使用第一掩模材料132在第一蚀刻工艺中选择性地去除(例如，选择性蚀刻、选择性干法蚀刻)下面的材料以形成开口120。
82.第一掩模材料132在本文也可以称为硬掩模。作为非限制性实例，第一掩模材料132可以由无定形碳、硅、氧化硅、氮化硅、碳氧化硅、氧化铝和氮氧化硅中的至少一种形成并且包含它们。在一些实施例中，第一掩模材料132由至少一种氧化物电介质材料(例如，二氧化硅和氧化铝中的一或多种)形成并且包含至少一种氧化物电介质材料。在其它实施例中，第一掩模材料132由氮化硅形成并且包含氮化硅。第一掩模材料132可以是同质的(例如，可以包含单一材料)，或者可以是异质的(例如，可以包含叠层，该叠层包含至少两种不同材料)。第一掩模材料132和第二掩模材料134可以各自使用传统工艺单独形成，并使用传统图案化和材料去除工艺(例如传统光刻曝光工艺、传统显影工艺、传统蚀刻工艺)和传统处理装置进行图案化，本文不进行详细描述。
83.第一掩模材料132可以在晶体管的图案化期间基本上保护下面的材料(例如，第一导线104和下导电触点105)免受蚀刻剂的影响。在一些实施例中，电绝缘材料138、栅电极结构108、栅极电介质材料112、导电材料135、电绝缘材料106和半导体柱115中的每一个的部分被图案化以形成分裂体沟道116的晶体管110(图1a)。在一些实施例中，通过将半导体材料暴露于湿法蚀刻或干法蚀刻化学物质来去除上导电触点114和半导体柱115的部分，例如，以将单独的分裂体沟道116内的第一沟道区域116a与第二沟道区域116b分离，从而形成所谓的“分裂体”晶体管。在其它实施例中，如本文将描述的，一或多种具有与剩余材料不同的蚀刻特性的牺牲材料(例如，电绝缘材料138、栅电极结构108、栅极电介质材料112、导电材料135、电绝缘材料106和半导体柱115)可以首先形成在指定位置内，该指定位置至少部分地基于开口120的后续位置和附加材料在其中的放置。
84.如图2i所示，材料可以被去除到开口120内的第一深度d1。第一深度d1可以对应于开口120内电绝缘材料138的上表面与电绝缘材料106的暴露上表面之间的距离(例如，在z方向)。换句话说，开口120的垂直尺寸(例如，长度)对应于第一深度d1。第二深度d2可以对应于电绝缘材料138的上表面与下导电触点105的上表面之间的距离，并且第三深度d3可以对应于电绝缘材料138的上表面与导电材料135的下表面(例如，电绝缘材料106的上表面和/或导电材料135下面的栅极电介质材料112)之间的距离。在一些实施例中，第一深度d1相对小于第二深度d2并且相对大于第三深度d3。换句话说，开口120可以形成为延伸超过导电材料135的下表面的距离(例如，延伸到第一深度d1)，而不延伸到下导电触点105的上表面，如图2i所示。在其它实施例中，开口120形成一定距离，使得开口120邻接下导电触点105的上表面。在又一些实施例中，开口120可以形成为延伸超过下导电触点105的上表面的距离，而
不延伸到第一导线104的上表面。因此，开口120可以延伸穿过分裂体沟道116的整个高度。作为非限制性实例，开口120的第一深度d1可以在约10nm至约100nm之间，诸如在约10nm至约25nm之间，在约25nm至约50nm之间，在约50nm至约75nm之间，或者在约75nm至约100nm之间。
85.一旦形成，开口120可以分离导电材料135的水平相邻部分，以形成第二导线136(例如，存取线、字线)。如上文参考图1a和1b所描述的，第二导线136可被表征为用于单个三栅极晶体管的所谓“单体字线”。因此，通过用导电材料135基本上填充半导体柱115之间的空间(图2h)，然后形成开口120以通过分裂单个半导体柱115形成分裂体沟道116(图2h)，可以在栅极电介质材料112附近(例如，上方)形成第二导线136。与包含在传统柱结构的相对侧面上的双栅电极的传统装置结构相比，使用单体字线的好处包含在形成分裂体沟道116时更宽的制造公差。利用位于第一沟道区域116a和第二沟道区域116b的相对部分之间的中心的单体字线的附加好处还可以允许随着晶体管110的尺寸按比例缩小而减小沟道材料的厚度，而不会降低分裂体沟道116内的垂直稳定性。
86.参考图2j，水平相邻的晶体管110之间的开口120可以基本上填充有隔离区域122的材料(例如，钝化材料124、电介质材料126、气隙128和屏蔽材料130中的一或多种)，如参考图1b更详细描述的。隔离区域122的材料可以通过例如ald、cvd、pvd、lpcvd、pecvd、另一种沉积方法或其组合来形成。导电触点131(图1b)可以在屏蔽材料130形成之前或之后形成。通过利用上述工艺形成微电子装置结构100，实现了许多优点。通过利用开口120内的隔离区域122，可以通过提供对晶体管110的背面(例如，与第二导线136相对)的增强的访问来实现增加的可访问性。例如，对晶体管110背面的访问可以允许所谓的“背面钝化”工艺在开口120内形成钝化材料124，该工艺在具有单体柱结构的传统装置中是不可用的。不受任何理论的约束，据信与晶体管110的背面相邻的钝化材料124的存在起到最小化通常在传统晶体管的沟道材料中发现的不稳定性的作用，并且通过例如改善第一沟道区域116a和第二沟道区域116b的沟道材料中的所谓“光响应”来改善装置可靠性。
87.在开口120内形成隔离区域122的材料之后，水平相邻的晶体管110将彼此物理隔离和电绝缘。换句话说，形成隔离区域122的材料基本上填充了水平相邻的晶体管110之间的体积。因此，分裂体沟道116的第一沟道区域116a和第二沟道区域116b之间的空间(例如，开口120)，以及第二导线136的横向部分136b的水平相邻部分之间的空间，可以基本上用隔离区域122的一或多种材料填充，如图2j所示。隔离区域122的下表面可以在栅极电介质材料112和第二导线136中的每一个的下表面下方延伸。在一些实施例中，隔离区域122的下表面与电绝缘材料106相邻，而没有延伸到下导电触点105的上表面。在其它实施例中，隔离区域122的下表面邻接下导电触点105的上表面。在又一些实施例中，隔离区域122的下表面延伸超过下导电触点105的上表面，而不与第一导线104相邻。
88.电绝缘材料138、栅极电介质材料112、分裂体沟道116和隔离区域122的材料的上表面可以被平坦化，诸如通过在隔离区域122形成之后的一或多个cmp动作，以促进或增强电绝缘材料138和分裂体沟道116的上边界(例如，上表面)的平面性，用于在其上进一步处理。因此，电绝缘材料138、栅极电介质材料112、分裂体沟道116的每个第一沟道区域116a和第二沟道区域116b以及隔离区域122的材料(例如，钝化材料124、电介质材料126和/或屏蔽材料130)中的每一个的上表面可以基本上彼此共面。在一些实施例中，屏蔽材料130的上部
与栅电极结构108的上部不共面。
89.参考图2k，示出了第二导线136，包含单个晶体管110的栅电极结构108(图2j)。为了清楚和容易理解附图和相关描述，图2k中没有包含电绝缘材料106、电绝缘材料138、分裂体沟道116和隔离区域122的周围材料。如上面参考图1b更详细讨论的，第二导线136可以包含作为在例如y方向上延伸的线延伸的中心细长部分136a和远离中心细长部分136a延伸的横向部分136b。因此，第二导线136可以在至少三个侧面上围绕分裂体沟道116(图2j)，并且第二导线136可以被表征为用于单个装置区域140内的单个三栅极晶体管的所谓“单体字线”。
90.尽管图2a至2k已经被描述为以特定顺序形成微电子装置结构100的不同部件，但是本公开不限于此。例如，尽管上导电触点114已经被描述为在形成包含栅电极结构108的第二导线136之后形成，但是本公开不限于形成微电子装置结构100的部件的特定顺序。在其它实施例中，可以在开口120内形成隔离区域122之后，通过形成与分裂体沟道116的第一沟道区域116a接触的第一上导电触点114并形成与其第二沟道区域116b接触的第二上导电触点114来形成上导电触点114。在一些这样的实施例中，可以从晶体管110的表面上去除晶体管110上的屏蔽材料130和电绝缘材料106(图2j)，以在屏蔽材料130和电绝缘材料106中形成开口，并暴露栅极电介质材料112的上部。上导电触点114可以形成在开口内。此后，诸如通过化学机械平坦化，上导电触点114、屏蔽材料130和电绝缘材料106可以从微电子装置结构100的上表面去除。根据本公开实施例形成的包含微电子设备结构100的晶体管110的设备可以通过进行附加的工艺动作来形成，本文不进行详细描述。
91.图3示出了与传统装置结构相比，图1b的微电子装置结构100的一部分的简化顶部剖视图。如以上所讨论的，由于相对的沟道区域位于中心定位的栅电极结构108的外侧面(图1b)，与每个晶体管110内的第二导线136的部分相对应的栅电极结构108可以形成为比传统晶体管更大的厚度，同时晶体管110的间距与传统晶体管的间距相同。栅电极结构108的较大厚度增加了其面积，因此降低了其电阻。结果，晶体管110的rc(电阻和电容的乘积)可以减小，这可以与晶体管110的开关速度的增加相关。晶体管110可以递送与以相同间距排列的传统晶体管相同的电流(例如，约5μa/dev)。在一些实施例中，栅电极结构108的较大厚度(在图1b中示出为厚度t2)是传统装置结构的栅电极厚度的两倍。作为非限制性实例，在一些实施例中，栅电极结构108的厚度t2可以是约10nm。相反，与传统装置(例如，双栅极装置)相关联的两条字线中的每一条的厚度可以是约5nm。在一些实施例中，根据本公开实施例，微电子装置结构100的电阻率比具有相同间距的传统装置结构的电阻率低约30％。
92.与传统装置结构的双栅极字线相比，第二导线136(例如，单体字线)的配置的附加好处包含减少由于相邻晶体管之间的耦合电容而导致的泄漏。例如，当目标字线“开启”时，大的字线到字线电容可能导致字线之间的泄漏。不受任何特定理论的限制，据信通过减小呈现给第二导线136的相邻字线的表面积，可以最小化(例如，防止)不期望的泄漏。换句话说，呈现给相邻第二导线136的横向部分136b的其它端表面的第二导线136的每个横向部分136b的端表面的减小的表面积显著小于呈现给传统装置的相邻字线的全长的双栅极字线(例如，电极)的全长的表面积。在一些实施例中，横向部分136b的端表面的减小的表面积基本上防止或减小了施加到第二导线136中的一个的电压对相邻第二导线136的影响，并因此防止或减小了对相邻晶体管110的栅电极结构108的影响(图1a)。因此，与传统晶体管相比，
微电子装置结构100的晶体管110可以表现出较高的阈值电压(v
th
)，并且与传统晶体管相比，还可以表现出较低的截止电流(i
off
)幅度。在一些实施例中，晶体管110可以处于截止状态，约0v被施加到栅电极结构108(图1b)。换句话说，当晶体管110处于截止状态时，负电压可以不被施加到栅电极结构108。相比之下，传统的晶体管，包含沿字线全长的较大表面积，并且不包含三栅极装置的横向部分136b，如果没有向栅电极施加相当大的负电压(例如，幅度大于约1.0的截止电压)，则当晶体管处于截止状态时，会表现出漏电流。在一些实施例中，向一个晶体管110的栅电极结构108施加电压不会影响栅电极结构108或相邻晶体管110的沟道区域。在其它实施例中，可以使用较低的负电压(例如，小于
‑
1v)来抑制截止电流(i
off
)，以减少相邻晶体管之间的耦合电容。
93.因此，晶体管110可以由位于栅电极结构108的侧面上的第一沟道区域116a和第二沟道区域116b形成并且包含它们。在一些实施例中，每个晶体管110的栅电极结构108位于晶体管110的横向中心位置，并且第一沟道区域116a和第二沟道区域116b位于栅电极结构108的诸如相对侧面(例如，横向侧面)附近。栅电极结构108可以在至少三个侧面上围绕第一沟道区域116a和第二沟道区域116b中的每一个。第一沟道区域116a和第二沟道区域116b中的每一个的垂直长度(例如，在z方向上)可以大于栅电极结构108的垂直长度。
94.因此，在至少一些实施例中，形成装置结构的方法包括：形成沿第一方向延伸的导线；在导线上形成半导体柱结构；在至少两个半导体柱结构之间水平形成导电材料；形成垂直延伸穿过半导体柱结构和导电材料的部分的开口，以将至少两个半导体柱结构中的每一个分成两个相对较小的半导体柱结构，并由导电材料形成栅极结构；以及用电介质材料至少部分填充开口。栅极结构的中心部分在横向于第一方向的第二方向上延伸。
95.图4示出了根据本公开实施例的存储器装置400的功能框图。存储器装置400可以包含例如本文先前描述的微电子装置结构100的实施例。如图4所示，存储器装置400可以包含存储单元402、数字线404(例如，对应于图1a至1b所示的微电子装置结构100的第一导线104)、字线406(例如，对应于图1a和1b所示的微电子装置结构100的第二导线136)、行解码器408、列解码器410、存储器控制器412、感测装置414和输入/输出装置416。
96.存储器装置400的存储单元402可编程为至少两种不同的逻辑状态(例如，逻辑0和逻辑1)。每个存储单元402可以单独包含电容器和晶体管(例如，传输晶体管)。电容器存储代表存储单元402的可编程逻辑状态的电荷(例如，充电的电容器可以代表第一逻辑状态，诸如逻辑1；并且未充电的电容器可以代表第二逻辑状态，诸如逻辑0)。晶体管在向其半导体沟道施加(例如，通过字线406中的一个)最小阈值电压以对电容器进行操作(例如，读取、写入、重写)时，准许对电容器的访问。
97.数字线404通过存储单元402的晶体管(例如，对应于图1a和1b所示的微电子装置结构100的晶体管110)连接到存储单元402的电容器。字线406垂直于数字线404延伸，并且连接到存储单元402的晶体管的栅极。通过激活适当的数字线404和字线406，可以在存储单元402上执行操作。激活数字线404或字线406可以包含向数字线404或字线406施加电压电势。存储单元402的每一列可单独连接到数字线404中的一个，并且存储单元402的每一行可单独连接到字线406中的一个。可以通过数字线404和字线406的交点(例如交叉点)来寻址和访问各个存储单元402。
98.存储器控制器412可以通过各种部件(包含行解码器408、列解码器410和感测装置
414)来控制存储单元402的操作。存储器控制器412可以产生指向行解码器408的行地址信号，以激活(例如，向其施加电压电势)预定的字线406，并且可以产生指向列解码器410的列地址信号，以激活(例如，向其施加电压电势)预定的数字线404。存储器控制器412还可以产生和控制在存储器装置400的操作期间采用的各种电压电势。通常，所施加电压的幅度、形状和/或持续时间可以被调整(例如，变化)，并且对于存储器装置400的各种操作可以是不同的。
99.在存储器装置400的使用和操作期间，在被访问之后，存储单元402可以被感测装置414读取(例如，感测)。感测装置414可以将适当的数字线404的信号(例如，电压)与参考信号进行比较，以便确定存储单元402的逻辑状态。例如，如果数字线404具有比参考电压更高的电压，则感测装置414可以确定存储单元402的存储逻辑状态是逻辑1，反之亦然。感测装置414可以包含晶体管和放大器，以检测和放大信号中的差异(在本领域中通常称为“锁存”)。检测到的存储单元402的逻辑状态可以通过列解码器410输出到输入/输出装置416。此外，可以通过类似地激活存储器装置400的适当的字线406和适当的数字线404来设置(例如，写入)存储单元402。通过在激活字线406的同时控制数字线404，可以设置存储单元402(例如，可以在存储单元402中存储逻辑值)。列解码器410可以接受来自输入/输出装置416的数据，以将其写入存储单元402。此外，还可以通过读取存储单元402来刷新(例如，再充电)存储单元402。读取操作将存储单元402的内容放置在适当的数字线404上，然后由感测装置414将其拉至满电平(例如，满充电或满放电)。当与存储单元402相关联的字线406被去激活时，与字线406相关联的行中的所有存储单元402被恢复到完全充电或放电。
100.因此，根据本公开实施例的存储器装置包括存储单元，该存储单元包括电耦合到存储元件的存取装置。该存取装置包括导电材料，该导电材料包括在一个方向上延伸的细长部分和在基本上横向于该方向的另一个方向上延伸的横向突起，邻近导电材料的第一侧面的第一沟道区域，以及邻近导电材料的第二侧面的第二沟道区域。第二侧面与第一侧面相对。该存取装置还包括在第一沟道区域与导电材料之间以及在第二沟道区域与导电材料之间的栅极电介质。
101.根据本公开实施例，包含分裂体晶体管110(其包含沟道区域(例如，第一沟道区域116a、第二沟道区域116b))和水平插入分裂体沟道116的第一沟道区域116a和第二沟道区域116b之间的栅电极结构108的装置结构(例如，微电子装置结构100)可以用在本公开的电子系统的实施例中。例如，图5是根据本公开实施例的说明性电子系统500的框图。电子系统500可以包含，例如，计算机或计算机硬件部件、服务器或其它网络硬件部件、蜂窝电话、数码相机、个人数字助理(pda)、便携式媒体(例如，音乐)播放器、wi
‑
fi或支持蜂窝的平板电脑，诸如例如或平板电脑、电子书、导航装置等。电子系统500包含至少一个存储器装置502。存储器装置502可以包含，例如，本文先前描述的装置结构(例如，微电子装置结构100)和微电子装置(例如，存储器装置400)中的一或多个的实施例。电子系统500还可以包含至少一个电子信号处理器装置504(通常称为“微处理器”)。电子信号处理器装置504可以可选地包含本文先前描述的装置结构(例如，微电子装置结构100)和微电子装置(例如，存储器装置400)的实施例。电子系统500还可以包含一或多个输入装置506，用于由用户向电子系统500输入信息，例如鼠标或其它定点装置、键盘、触摸板、按钮或控制面板。电子系统500还可以包含一或多个输出装置508，用于向用户输出信息(例如，视觉或音频输
出)，诸如例如监视器、显示器、打印机、音频输出插孔、扬声器等。在一些实施例中，输入装置506和输出装置508可以包含单个触摸屏装置，其可以用于向电子系统500输入信息和向用户输出视觉信息。输入装置506和输出装置508可以与存储器装置502和电子信号处理器装置504中的一或多个电连通。
102.因此，根据本公开实施例，电子系统包括至少一个输入装置、至少一个输出装置、可操作地耦合到至少一个输入装置和至少一个输出装置的至少一个处理器装置以及可操作地耦合到至少一个处理器装置的装置。该装置包括晶体管阵列。晶体管阵列的至少一个晶体管包括覆盖导电触点的栅极结构、与栅极结构的第一横向侧面水平相邻的第一柱结构、与第一横向侧面相对的栅极结构的第二横向侧面水平相邻的第二柱结构。栅极结构位于第一柱结构与第二柱结构之间。该至少一个晶体管还包括钝化材料，该钝化材料在与栅极结构相对的一侧面上与第一柱结构和第二柱结构中的每一个相邻。钝化材料与栅极结构的部分直接物理接触。
103.本公开实施例可以被进一步表征，而不限于如以下所阐述。
104.实施例1：一种设备，包括：第一导电结构；以及至少一个晶体管，所述至少一个晶体管与所述第一导电结构电连通并且包括：下导电触点，所述下导电触点耦合到所述第一导电结构；分裂体沟道，所述分裂体沟道在所述下导电触点上并且包括：第一半导体柱；以及第二半导体柱，所述第二半导体柱与所述第一半导体柱水平相邻；栅极结构，所述栅极结构水平地插入在所述分裂体沟道的所述第一半导体柱和所述第二半导体柱之间，所述栅极结构的部分围绕所述第一半导体柱和所述第二半导体柱的每一个的三个侧面；以及上导电触点，所述上导电触点垂直覆盖所述栅极结构并且耦合到所述分裂体沟道。
105.实施例2：根据实施例1所述的设备，还包括水平地位于所述栅极结构与所述分裂体沟道的所述第一半导体柱和所述第二半导体柱的每一个的所述三个侧面之间的栅极电介质材料。
106.实施例3：根据实施例1或实施例2所述的设备，还包括垂直地介于所述栅极结构与所述上导电触点之间并且水平地介于所述栅极结构与所述上导电触点之间的电介质材料。
107.实施例4：根据实施例1至3中任一项所述的设备，其中所述第一半导体柱和所述第二半导体柱均包括至少一种氧化物半导体材料。
108.实施例5：根据实施例1至4中任一项所述的设备，其中所述分裂体沟道的所述第一半导体柱和所述第二半导体柱均垂直位于所述下导电触点上。
109.实施例6：根据实施例1至5中任一项所述的设备，还包括耦合到所述栅极结构和至少一个其它结构并从所述栅极结构和所述至少一个其它结构之间延伸的至少一个导电布线结构。
110.实施例7：根据实施例1至6中任一项所述的设备，还包括在未被所述栅极结构包围的所述第一半导体柱和所述第二半导体柱的每一个的侧面上的钝化材料。
111.实施例8：根据实施例1至7中任一项所述的设备，其中所述至少一个晶体管包括至少两个水平相邻的晶体管，导电材料水平地插入在所述至少两个水平相邻的晶体管之间并且与所述至少两个水平相邻的晶体管电绝缘。
112.实施例9：一种形成设备的方法，所述方法包括：形成在第一方向上延伸的导线；在所述导线上形成半导体柱结构；在至少两个所述半导体柱结构之间水平形成导电材料；形
成垂直延伸穿过部分所述半导体柱结构和所述导电材料的开口，以将所述至少两个半导体柱结构中的每一个分隔成两个相对较小的半导体柱结构，并且由所述导电材料形成栅极结构，所述栅极结构的中心部分在横向于所述第一方向的第二方向上延伸；以及用电介质材料至少部分填充所述开口。
113.实施例10：根据实施例9所述的方法，还包括在形成所述开口之前，在所述栅极结构与所述半导体柱结构之间形成栅极电介质材料。
114.实施例11：根据实施例9或实施例10所述的方法，还包括在所述导线和所述半导体柱结构之间垂直形成至少两个导电触点结构。
115.实施例12：根据实施例9至11中任一项所述的方法，还包括：在形成所述开口之前使所述导电材料凹陷；以及在所述凹陷的导电材料上形成电绝缘材料。
116.实施例13：根据实施例9至12中任一项所述的方法，还包括用导电材料部分填充所述开口，所述导电材料被所述电介质材料水平包围。
117.实施例14：一种存储器装置，包括：存储单元，所述存储单元包括电耦合到存储元件的存取装置，所述存取装置包括：导电材料，所述导电材料包括在一个方向上延伸的细长部分和在与所述方向基本横向的另一个方向上延伸的横向突起；第一沟道区域，所述第一沟道区域与所述导电材料的第一侧面相邻；第二沟道区域，所述第二沟道区域与所述导电材料的第二侧面相邻，所述第二侧面与所述第一侧面相对；以及栅极电介质，所述栅极电介质在所述第一沟道区域与所述导电材料之间以及所述第二沟道区域与所述导电材料之间。
118.实施例15：根据实施例14所述的存储器装置，其中所述第一沟道区域和所述第二沟道区域中的每一个在第一平面中和在与所述第一平面相交的第二平面中接触所述导电材料。
119.实施例16：根据实施例14或实施例15所述的存储器装置，还包括在与所述导电材料相对的一侧面上与所述第一沟道区域和所述第二沟道区域中的每一个相邻的钝化材料。
120.实施例17：根据实施例16所述的存储器装置，其中所述第一沟道区域和所述第二沟道区域中的每一个包括氧化物半导体材料，并且所述钝化材料包括氮化硅材料或氧化钇材料中的至少一种。
121.实施例18：根据实施例14至17中任一项所述的存储器装置，其中所述第一沟道区域和所述第二沟道区域中的每一个包括以下中的至少一种：zto、izo、zno
x
、igzo、igso、ino
x
、in2o3、sno2、tio
x
、zn
x
o
y
n
z
、mg
x
zn
y
o
z
、in
x
zn
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、si
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a
、ga
x
zn
y
sn
z
o
a
、zr
x
zn
y
sn
z
o
a
、ingasio或iwo。
122.实施例19：根据实施例14至18中任一项所述的存储器装置，其中所述导电材料的所述横向突起在第一侧面和相对的第二侧面从其所述细长部分延伸，所述第一侧面的所述横向突起在相邻晶体管的相应第一沟道区域的水平相邻部分之间延伸，并且所述第二侧面的所述横向突起在相邻晶体管的相应第二沟道区域的水平相邻部分之间延伸。
123.实施例20：根据实施例14至19中任一项所述的存储器装置，还包括屏蔽材料和水平分隔相邻存取装置的至少一种电介质材料。
124.实施例21：一种电子系统，包括：至少一个输入装置；至少一个输出装置；至少一个处理器装置，所述至少一个处理器装置可操作地耦合到所述至少一个输入装置和所述至少
一个输出装置；以及存储器装置，所述存储器装置可操作地耦合到所述至少一个处理器装置，所述存储器装置包括：晶体管阵列，所述晶体管阵列的至少一个晶体管包括：栅极结构，所述栅极结构覆盖导电触点；第一柱结构，所述第一柱结构与所述栅极结构的第一横向侧面水平相邻；第二柱结构，所述第二柱结构与所述第一横向侧面相对的所述栅极结构的第二横向侧面水平相邻，所述栅极结构位于所述第一柱结构与所述第二柱结构之间；以及钝化材料，所述钝化材料在与所述栅极结构相对的一侧面与所述第一柱结构和所述第二柱结构中的每一个相邻，所述钝化材料与所述栅极结构的部分直接物理接触。
125.虽然已经结合附图描述了某些说明性实施例，但是本领域普通技术人员将认识到并且理解，本公开所包含的实施例不限于本文明确示出和描述的那些实施例。相反，在不脱离本公开所包含的实施例的范围的情况下，可以对本文所描述的实施例进行许多添加、删除和修改，诸如如下文所要求的那些，包含法律等同物。此外，来自一个公开的实施例的特征可以与另一个公开的实施例的特征相结合，同时仍然包含在本公开的范围内。