用于在神经网络中处理数据的静态生成的经编译表示的制作方法

用于在神经网络中处理数据的静态生成的经编译表示


背景技术：

1.相关技术
2.一些电子装置执行人工神经网络或者更简单地说“神经网络”的操作。一般地，神经网络是一种计算结构，其包括与生物神经网络具有相似性的内部元件，诸如与生物的大脑相关的那些内部元件。可以通过使用训练数据的已知实例来配置神经网络的内部元件来训练神经网络以执行指定的任务，使得神经网络可以在输入数据的未知实例上执行指定的任务。例如，由神经网络执行的一项任务是识别图像是否包括诸如面部或车辆的图像元素。当训练神经网络以执行图像识别时，通过神经网络处理已知包括(或不包括)图像元素的图像，以配置内部元件，从而在随后处理未知图像以识别图像元素是否存在于未知图像中时生成适当的输出。
3.一种类型的神经网络是“完全连接的”神经网络。完全连接的神经网络在其内部元件中包括人工神经元或“节点”集，其以某种布置彼此互连，所述布置与生物大脑中通过突触使神经元互连的方式具有某种相似性。完全连接的神经网络可以被可视化为一种加权图结构形式，其中节点包括输入节点、中间(或“隐藏”)节点和输出节点。图1呈现了示出完全连接的神经网络100的框图，该神经网络100包括输入节点102、层110和112中的中间节点104、输出节点106和定向边108(为了清楚起见，仅标记了两个定向边和层)。在完全连接的神经网络内，除输出节点106之外的每个节点都通过具有相关联权重的定向边连接到一个或多个下游节点。在操作期间，完全连接的神经网络100的第一层中的输入节点102接收来自外部源的输入，并处理所述输入以产生输入值。输入节点102将输入值转发到完全连接的神经网络100的下一层110中的中间节点104。接收中间节点104基于对应的定向边的权重对接收的输入进行加权，即，调整接收的输入，诸如乘以加权值等。每个中间节点104将对应的经加权的接收的输入和可能的偏置值求和以生成内部值，并使用内部值评估该中间节点104的激活函数以产生结果值。中间节点104然后将结果值作为输入值转发给完全连接的神经网络100的下一层112中的中间节点104，其中输入值用于生成内部值并评估激活函数，如上所述。以这种方式，值前进通过完全连接的神经网络100的各层中的中间节点104，直到最后一层的中间节点104将结果值转发到完全连接的神经网络100的输出节点106，输出节点106为完全连接的神经网络100生成输出。继续上面的示例，由输出节点106产生的输出——并因此从完全连接的神经网络100产生的输出——可以是呈指示图像是否可能包括(或不包括)指定图像元素的形式，例如0-1之间的数字。
4.如上所述，根据与每条定向边相关联的权重来对沿着完全连接的神经网络(例如，完全连接的神经网络100)中的节点之间的定向边转发的值进行加权。通过在训练过程期间设置与定向边相关联的权重使得由完全连接的神经网络生成期望的输出，可以对完全连接的神经网络进行训练以生成预期的输出，诸如上述对图像中的图像元素的识别。当训练完全连接的神经网络时，在完全连接的神经网络中处理具有预期输出的众多训练数据实例，以从输出节点产生实际输出。继续上面的示例，训练数据实例将包括已知包括(或不包括)特定图像元素的数字图像，并且因此针对其预期完全连接的神经网络产生指示图像元素可
能存在(或不存在)于图像中的输出。在完全连接的神经网络中处理了每个训练数据实例以产生实际输出之后，使用均方误差、对数损失或另一种算法来计算出实际输出与对应的预期输出之间的误差值或“损失”。然后，通过完全连接的神经网络反向处理该损失，或者通过完全连接的神经网络“反向传播”该损失，并且使用该损失调整与完全连接的神经网络中的定向边相关联的权重以便减少针对训练数据实例的误差。反向传播操作针对该特定训练数据实例和输入数据的所有后续实例调整完全连接的神经网络的响应。例如，一种反向传播技术(可以称为梯度下降)涉及为完全连接的神经网络中的每条定向边计算损失相对于权重的梯度。然后将每个梯度乘以训练系数或“学习率”以计算权重调整值。权重调整值接下来用于计算对应权重的更新值，例如，加到对应权重的现有值。
5.另一种类型的神经网络是“卷积”神经网络。图2呈现了示出卷积神经网络200的框图。如在图2中可看到，可以将卷积神经网络200的内部元件分组为特征处理元件202和分类元件204。特征处理元件202处理输入数据实例216(例如，数字图像、数字音频记录等)中的特征以为在分类元件204中对特征分类做准备。特征处理元件202包括用于卷积、归一化和池化的内部元件。在卷积208内部元件中，使用过滤器集根据输入数据实例生成特征图。然后在归一化210内部元件中将特征图归一化(例如，使用整流线性单元)。在归一化210内部元件中进行处理之后，在池化212内部元件中对特征图进行进一步处理(例如，二次采样、降采样等)以生成降维特征图。平坦化214内部元件接下来准备来自池化212内部元件的降维特征图，以输入到完全连接的206内部元件中。分类元件204包括完全连接的206神经网络(类似于上述完全连接的神经网络)，其将输入(即，平坦化的降维特征图)分类为包括指定元件(或不包括)并产生表示分类的输出218。与完全连接的神经网络一样，可使用反向传播(即梯度下降等)通过调整过滤器集中的值以及特征处理元件202的内部元件中的可能的其他值来训练卷积208内部元件。
6.简化了图1和图2中所示的完全连接的神经网络和卷积神经网络的示例。在几乎所有情况下，完全连接的神经网络包括更多层和/或节点。在实践中，对于许多应用，完全连接的神经网络可以有成千上万的节点布置成大量的层。此外，用于卷积神经网络的特征处理元件可以具有卷积、归一化和池化内部元件的多个/重复层。图1和图2中的示例也是通用的；完全连接的神经网络和/或卷积神经网络可以包括图1至图2中未示出的内部元件的不同布置和/或内部元件。一般地，通过完全连接的神经网络或卷积神经网络处理输入数据实例涉及大量内部元件，且因此在计算上是密集的。
7.由于许多神经网络中的元件(例如，特征处理元件、节点等)的布置，因此通常使用矩阵数学运算来执行操作诸如在完全连接的神经网络中计算梯度用于训练和计算激活函数的内部值以及在卷积神经网络中使用过滤器以生成特征图。换句话说，将输入数据、权重、过滤器值等布置在矩阵中，然后使用矩阵数学运算来执行上述计算。在许多情况下，使用通用矩阵乘法(gemm)运算(其是众所周知的基本线性代数子程序(blas)规范的一部分)来执行矩阵数学运算。根据blas规范，gemm运算需要二维输入。因为用于神经网络计算的矩阵通常具有更高的维数(即，三维或更多维)和/或具有可以以多种不同方式组织的数据，所以必须将这类矩阵从存储在存储器中的更高维格式转换或转译成用于gemm运算的二维格式。为此，设计者开发了定制的程序代码，有时称为“内核”，用于处理更高维的输入矩阵和/或输入矩阵中的数据组织。程序代码/内核将值的矩阵转换或转译为gemm运算所需的二维
格式，然后执行gemm运算。开发、维护和正确使用用于神经网络处理的定制的程序代码/内核耗时、困难且容易出错。此外，在程序代码/内核中，将矩阵从更高维格式转换或转译为用于gemm运算的二维格式大大减慢gemm运算。这是真的，因为程序代码/内核以及gemm运算必须动态计算存储器中存储矩阵数据的位置的地址。此外，就存储器访问位置而言，程序代码/内核可能效率低下，尤其是在程序代码/内核的顺序执行之间，这可能会使执行程序代码/内核的整个过程效率低下。换句话说，在程序代码/内核的多个顺序执行之间(例如，由多线程处理子系统中的不同处理线程执行)，当实际上仅使用高速缓存行中的数据的一小部分时，程序代码/内核可以重复地将高速缓存行加载到高速缓存存储器中，并因此盖写高速缓存行。
附图说明
8.图1呈现了示出完全连接的神经网络的框图。
9.图2呈现了示出卷积神经网络的框图。
10.图3呈现了示出根据一些实施例的电子装置的框图。
11.图4呈现了示出根据一些实施例的处理子系统的框图。
12.图5呈现了示出根据一些实施例的经编译表示的框图。
13.图6呈现了示出根据一些实施例的存储在存储器中的输入矩阵的框图。
14.图7呈现了示出根据一些实施例的用于生成经编译表示的过程的流程图。
15.图8呈现了根据一些实施例的描述在表达式中使用的因子或值的关键字。
16.图9呈现了根据一些实施例的用于经编译表示的基址的计算的伪代码示例。
17.图10呈现了根据一些实施例的用于经编译表示的相对偏移的计算的伪代码示例。
18.图11呈现了示出根据一些实施例的用于使用经编译表示的过程的流程图。
19.图12呈现了根据一些实施例的使用经编译表示的伪代码示例。
20.图13呈现了根据一些实施例的使用经编译表示的示例。
21.图14呈现了根据一些实施例的输入矩阵的元素集的示例。
22.图15呈现了根据一些实施例的生成经编译表示的伪代码示例。
23.在整个附图和描述中，相同附图标记指代相同的附图元件。
具体实施方式
24.呈现以下描述以使本领域的任何技术人员能够制造和使用所描述的实施例，并且在特定应用及其要求的上下文中提供以下描述。对所描述的实施例的各种修改对于本领域技术人员来说将是明显的，并且可以将本文定义的一般原理应用于其他实施例和应用。因此，所描述的实施例不限于所示的实施例，而是将被赋予与本文公开的原理和特征一致的最宽范围。
25.术语
26.在以下描述中，使用各种术语来描述实施例。以下是这些术语中的一些的简化且一般描述。注意，这些术语可能具有重要的附加方面，为了清楚和简洁起见，本文没有列举所述附加方面，且因此该描述并不旨在限制这些术语。
27.功能块：功能块是指一个或多个互相关的电路元件(诸如集成电路元件/电路、分
立电路元件/电路等)的组、集合和/或集。电路元件是“互相关的”，因为电路元件共享至少一种性质。例如，互相关的电路元件可以包括在特定的集成电路芯片、衬底、电路板或其一部分中、制造在其上或以其他方式耦合到其上，可以涉及给定功能(计算或处理功能、存储器功能等)的执行，可以由公共控制元件和/或公共时钟控制等。功能块可以包括具有任意数量的电路元件的电路，从单个电路元件(例如，单个集成电路逻辑门或分立电路元件)到数百万或数十亿的电路元件(例如，集成电路存储器)。
28.线程：线程是抽象实体，其表示或识别程序代码或“内核”的部分的执行，用于在处理子系统(例如，中央处理单元或图形处理单元)中的处理硬件上执行任务。处理硬件可以包括多个(并且可能是大量)支持的线程中的每个线程的单独电路(例如，寄存器、标志等)，并且因此可以存储并跟踪每个线程的相应操作状态。在一些实施例中，多个支持的线程中的一个或多个同时处于活动状态，并因此执行了相应的程序代码。其余线程处于不活动状态，且因此排队、等待处理硬件资源的可用性、数据从存储器返回等。在一些实施例中，将诸如通过神经网络处理数据实例的计算作业进行划分，并且将计算作业的部分分配给来自多个线程中的各个线程进行处理。例如，可以使用多个线程来执行各个矩阵运算，诸如用于通过神经网络处理输入数据实例的多维输入矩阵的矩阵数学运算。
29.通用矩阵乘法运算
30.在所描述的实施例中，当通过神经网络处理输入数据实例时，通用矩阵乘法(gemm)运算用于计算值。一般地，gemm运算是根据诸如众所周知的基本线性代数子程序(blas)规范等规范来实现的，并且包括(或用于)矩阵-矩阵运算，诸如乘法、融合乘加(fma)等。在一些实施例中，用于gemm子例程的程序代码被包括在诸如数学库的库中，并且因此可以被操作系统、应用程序和由电子装置中的处理子系统执行的其他软件例程调用。
31.在一些实施例中，用于gemm运算的子例程被配置成接受输入矩阵的特定格式和/或维数。例如，在一些实施例中，gemm运算使用——并且可能需要——输入矩阵的指定二维输入格式。例如，blas规范中gemm的一个众所周知的版本dgemm的格式为c:＝α*op(a)*op(b) β*c，其中α和β是标量，而a、b和c是矩阵，op(a)是m乘k矩阵，op(b)是k乘n矩阵，且c是m乘n矩阵，其中k、m和n是整数。
32.在所描述的实施例中，可以将gemm运算分解或分成多个单独的子运算，用于在多线程处理子系统上执行。在这些实施例中，处理子系统所支持的线程集中的一些或所有线程负责执行整个gemm运算的一个或多个子运算。例如，如果将gemm运算用作融合乘加(fused multiply add,fma)的一部分，在fma中将两个矩阵的元素相乘在一起且然后将乘法的结果求和以生成fma的最终结果，则可以将每个单独的线程用于执行gemm的乘法运算和fma的加法运算中的一项或多项。
33.神经网络
34.如上所述，神经网络是一种计算结构，其包括内部元件(例如，节点、定向边、特征处理元件等)，使用输入数据实例或在输入数据实例上训练内部元件以执行指定任务。在所描述的实施例中，作为通过神经网络处理输入数据实例的操作的一部分，线程执行gemm运算以计算指定值。例如，在一些实施例中，处理子系统中的处理线程使用来自第一输入矩阵的输入数据值和来自第二输入矩阵的权重值作为gemm运算的输入用于计算完全连接的神经网络中节点的内部值。作为另一示例，在一些实施例中，线程使用来自输入矩阵的值作为
gemm运算的输入用于卷积神经网络的特征处理元件中的卷积计算。如下面更详细描述的，当在神经网络中处理输入数据实例时，使用经编译表示将更高维的输入矩阵转译或转换成可以在二维gemm运算中使用的格式。
35.综述
36.在所描述的实施例中，电子装置包括处理子系统(例如，图形处理单元或中央处理单元)、存储器(例如，“主”存储器)和用于处理子系统的本地高速缓存存储器。处理子系统使用处理子系统所支持的多个线程来执行用于通过神经网络处理输入数据实例的操作。作为通过神经网络处理输入数据实例的操作的一部分，线程执行通用矩阵乘法(gemm)运算以计算指定值。
37.如上所述，gemm运算可以使用——并且可能需要——二维输入。然而，当在神经网络中处理输入数据实例时，所描述的实施例可以在更高维的输入矩阵(即，三维或更多维)上进行操作。例如，在一些实施例中，输入矩阵以众所周知的四维nchw(其中n＝批次，c＝通道，h＝高度，w＝宽度)或cnhw格式、五维nchwvector格式等组织。因为输入矩阵中的数据是根据给定的高维格式存储在存储器中的，所以在可以将数据用于gemm运算之前，确定将由每个线程处理的数据所在的存储器中的地址。换句话说，更高维的格式将被转换或转译为gemm运算使用的二维格式。对于此操作，所描述的实施例生成用于gemm运算的两个输入矩阵之一(本文称为输入矩阵a)中的数据的“经编译表示”，其用于确定输入矩阵a中的数据在存储器中的位置。一般地，经编译表示是一条记录(即列表、索引等)，该记录包括将用于在每个线程的基础上识别存储器中存储输入矩阵a中的元素的位置的信息。因此，可以将经编译表示用于从存储器中获取输入矩阵a的数据，以由线程中的每个在gemm运算中进行处理。
38.在一些实施例中，经编译表示中的信息与用于gemm运算的第二输入矩阵具有指定关系，其在本文称为输入矩阵b。一般地，当通过神经网络处理输入数据实例时，在gemm运算中一起处理了来自输入矩阵a的值(例如输入数据)和来自输入矩阵b的值(例如权重或卷积过滤器值)。经编译表示和输入矩阵b之间的指定关系使得位于距经编译表示的基址相应偏移处的经编译表示中的每个位置都包括用于确定输入矩阵a中对应位置的地址的信息，同时相应元素位于距输入矩阵b的基址相同的偏移中。换句话说，如果经编译表示中的位置x包括用于确定将在gemm运算中使用的输入矩阵a中的值在存储器中的地址的信息，则输入矩阵b中的匹配值将位于距输入矩阵b的基址x偏移处。因此，经编译引用可以不包括关于输入矩阵b的信息(并且处理器将以其它方式被配置成辨识和使用指定关系)，或者可以包括关于输入矩阵b的简单信息，诸如输入矩阵b在存储器中的基址或位置。
39.在所描述的实施例中，“静态地”生成经编译表示，且因此事先准备好经编译表示用于在gemm运算期间确定存储器位置的地址。如本文所用，静态地意味着在当使用gemm运算处理输入数据实例时之前的某个时间并且可能是在处理输入数据实例之前的相对较长的时间处生成经编译表示。在一些实施例中，单独生成并存储静态地生成的经编译表示以准备用于随后通过神经网络处理输入数据实例。
40.在一些实施例中，经编译表示包括两种类型的信息，其被组合使用以确定输入矩阵a中的元素在存储器中的位置。两种类型的信息是：(1)每线程基址和(2)相对偏移。每个基址是输入矩阵a中的存储器地址，其用作相应线程的起始点或初始地址。每个线程都有单独且不同的基址且因此经编译表示包括针对每个线程的相应基址的列表。相对偏移是存储
器偏移(例如，元素的数量、元素的标识符、字节等)，其与基址相结合地使用以确定每个线程将处理的输入矩阵a中的元素的存储器的位置。例如，如果第一线程和第二线程的基址为a1和a2，且相对偏移为x、y和z，则第一线程将处理的存储器元素的位置为a1 x、a1 y和a1 z，且第二线程将处理的存储器元素的位置是a2 x、a2 y和a2 z。
41.在一些实施例中，使用与输入矩阵a、输出矩阵(本文称为输出矩阵c)、神经网络的性质和/或其他值相关联的值集来生成经编译表示。例如，在一些实施例中，计算用于输入矩阵a的每个线程的基址包括根据该线程的线程标识符、输入矩阵a和/或输出矩阵c的维数、输入矩阵a和/或输出矩阵c的元素的性质以及神经网络性质中的一些或全部来计算该基址。作为另一示例，在一些实施例中，计算输入矩阵a的相对偏移包括根据输入矩阵a和/或输出矩阵c的维数、输入矩阵a和/或输出矩阵c的元素的性质以及神经网络性质中的一些或全部来计算相对偏移。用于计算基址和相对偏移的一些示例表达式描述如下。
42.在一些实施例中，通过神经网络处理输入数据实例包括使用经编译表示以从输入矩阵a获取输入数据，以及单独地从输入矩阵b获取对应数据。对于该操作，处理子系统获取用于输入矩阵a的每个线程的基址。然后，在输入矩阵a的元素有待处理时，处理子系统使用来自经编译表示的相对偏移来获取每个线程的值以供在gemm运算中处理。更具体地，对于下一个线程，处理子系统从存储器中由来自经编译表示的对应相对偏移调整的该下一个线程的基址识别的位置处的输入矩阵a的元素中读取第一值。然后，处理子系统从与输入矩阵a的元素相关联的存储器位置处(即，在输入矩阵b中对应于由对应相对偏移调整的下一个线程的基址的位置处)的输入矩阵b的元素中读取第二值。然后，处理子系统将第一值和第二值用作线程的gemm运算的输入。接下来，处理子系统将gemm运算的结果存储在存储器中的输出矩阵c中。
43.在一些实施例中，组织经编译表示使得以促进本地高速缓存中的高速缓存行中的数据的重新使用的方式从输入矩阵a和/或输入矩阵b获取数据。在这些实施例中，可以一起(例如，在顺序存储器读取操作中)从存储器中获取两个或更多个线程顺序(即，在相邻的顺序gemm运算期间)使用的数据值，并将数据值存储在单个高速缓存行的各个部分中。以这种方式，数据在高速缓存中可用于所有两个或更多个线程，并且可以通过不要求将多个高速缓存行加载到高速缓存存储器以履行两个或更多个线程的数据需求来帮助避免从高速缓存中驱逐有用的数据。
44.通过使用静态地生成的经编译表示来从输入矩阵a获取数据，所描述的实施例可以避免在执行gemm运算期间计算地址信息，这可以显着加速gemm运算。经编译表示的使用也可以意味着针对输入矩阵的不同格式和布置可以将相同的内核(或其他程序代码)用于执行gemm运算。内核中可以使用简化的、优化的和通用的程序代码，这可以加速内核(以及因此gemm运算)。所描述的实施例也可以更有效地使用高速缓存存储器中的空间/高速缓存行，这可以提高高速缓存存储器的性能。在通过神经网络处理输入数据实例时提高gemm运算和高速缓存存储器的性能可以提高电子装置的整体性能，这导致增加的用户满意度。
45.电子装置
46.图3呈现了示出根据一些实施例的电子装置300的框图。电子装置300包括处理器302和存储器304。一般地，处理器302和存储器子系统304是以硬件(即，使用各种电路、电路元件和装置)实现的功能块。例如，处理器302和存储器304可以完全在一个或多个半导体芯
片上实现，包括在一个或多个单独的半导体芯片上实现，可以与分立电路元件相结合地使用半导体芯片来实现，可以仅使用分立电路元件来实现，等等。处理器302和存储器304在训练期间或在执行与神经网络相关联的任务(例如，分类等)时执行与通过神经网络处理输入(或训练)数据实例相关联的操作。例如，处理器302和/或存储器304执行用于静态地生成输入矩阵的经编译表示的操作，以用于为确定输入矩阵中的数据的位置以供后续gemm运算。
47.处理器302是在电子装置300中执行计算、存储器访问和其他操作的功能块。处理器302包括处理子系统306和高速缓存存储器308。处理子系统306包括执行通用计算、控制和/或其他操作的一个或多个功能块，诸如中央处理单元(cpu)核、图形处理单元(gpu)核、神经网络处理器/加速器、嵌入式处理器和/或专用集成电路(asic)。图4呈现了示出根据一些实施例的处理子系统306的框图。一般地，在图4中，处理子系统306被示为包括可能在通用gpu中找到的相同的内部功能块中的一些。尽管在处理子系统306中示出了特定布置和数量的元件，但是在一些实施例中，在处理子系统306中使用不同数量和/或布置的处理子系统。例如，在一些实施例中，在处理子系统306中的内部功能块类似于可能在cpu中找到的那些。作为另一个示例，在一些实施例中，处理子系统306中的内部功能块包括与在cpu和通用gpu两者中都可以找到的功能块类似的功能块的组合。
48.如在图4中可看到，处理子系统306包括多个计算单元400，每个计算单元(仅在最顶层的计算单元400中示出)包括多个流处理器402和寄存器文件404(为了清楚起见，仅标记了流处理器402中的三个)。每个流处理器402是包括将用于执行一个或多个处理线程(或更简单地，“线程”)的处理操作的处理电路(例如，浮点或整数算术逻辑单元、逻辑电路等)的功能块。在一些实施例中，每个计算单元400支持多个线程，例如25个、50个或另一数量的线程，并且每个计算单元400中的流处理器402可以用于(例如，按需、按时间片、按循环访问模式等)处理多个不同线程的操作。寄存器文件404是包括用于存储用于流处理器402的信息和数据的存储器电路的功能块。在一些实施例中，寄存器文件404包括用于存储用于各个线程中每个的信息和数据的存储器电路的单独副本。前端406是执行用于进行以下各项的操作的功能块：调度在流处理器402中执行的线程；从电子装置300中的其他实体接收命令、请求、消息等和对其进行解码/解译；与电子装置300中的其他实体进行通信等。高速缓存存储器408是包括存储器电路的功能块，所述存储器电路用于存储用于计算单元400的指令、信息和/或数据的本地副本(例如，从高速缓存存储器308、存储器304和/或另一个源获取的指令、信息和/或数据的副本)。高速缓存存储器408是较高速存储器，其中存储指令、信息和/或数据(例如，用于计算操作的操作数、来自操作的结果、指令、配置值和/或其他信息)的副本，以便能够比访问高速缓存存储器308或存储器304中的数据更快地访问指令、信息和/或数据。在一些实施例中，高速缓存存储器408位于计算单元400中的访问高速缓存存储器408中的数据的副本的处理电路附近，并且经由高速接口连接到处理电路，从而实现所存储的数据的快速访问。在一些实施例中，使用高速缓存存储器408存储将如本文所述使用的输入矩阵的经编译表示。存储器接口(mem int)410是包括用于访问(例如，读取、写入、无效等)高速缓存存储器308、存储器304和高速缓存存储器408中的指令、信息和数据的电路的功能块。
49.高速缓存存储器308是执行用于存储指令、信息和数据的副本以供处理子系统306和电子装置300中的可能其他实体访问的操作的功能块。高速缓存存储器308是其中存储数
据的副本以便实现比访问存储器304中的数据更快地访问数据的较高速存储器。在一些实施例中，高速缓存存储器308位于处理子系统306中的访问高速缓存存储器308中的数据的副本的处理电路附近，并且经由高速接口连接到处理电路，从而使得能够快速访问所存储的数据。在一些实施例中，高速缓存存储器308包括用于存储数据的易失性存储器电路诸如静态随机存取存储器(sram)电路。
50.存储器304是执行电子装置300中的存储器(例如，“主”存储器)的操作的功能块。存储器304包括用于存储指令、信息和数据以供电子装置300中的功能块访问的存储器电路，以及用于处理存储器电路中的数据的访问的控制电路。存储器304中的存储器电路包括易失性存储器电路诸如第四代双倍数据速率同步动态随机存取存储器(ddr4sdram)、静态随机存取存储器(sram)和/或其他类型的存储器电路。在一些实施例中，从存储器304获取数据的副本，并将其存储在高速缓存存储器308和高速缓存存储器408中，以使得能够更快地访问数据的副本。
51.电子装置300被示为包括特定数量和布置的元件(例如，功能块和装置诸如处理器302、存储器304等)。然而，出于说明性目的，简化电子装置300。在一些实施例中，电子装置300中存在不同数量或布置的元件。例如，电子装置300可以包括电源子系统、人机界面系统等。作为另一个示例，在一些实施例中，电子装置300包括大容量存储装置，诸如磁盘驱动器或更高容量的集成电路存储器，其用作电子装置300中的数据的非易失性存储装置，并且从其获取指令、信息和数据的副本以存储在存储器304、高速缓存存储器308和/或高速缓存存储器408中。一般地，电子装置300包括足够的元件以执行本文描述的操作。
52.电子装置300可以是或可以包括在使用输入矩阵执行神经网络处理的任何电子装置中。例如，电子装置300可以是或可以包括在电子装置中，诸如台式计算机、膝上型计算机、可穿戴电子装置、平板计算机、智能电话、服务器、人工智能设备、虚拟或增强现实装备、网络器械、玩具、视听装备、家用电器、控制器、车辆等和/或其组合。
53.经编译表示
54.在所描述的实施例中，处理子系统(例如，处理子系统306)针对将用于通过神经网络处理输入数据实例的输入矩阵生成经编译表示。经编译表示是引用，即列表、索引等，其可以由处理子系统用来确定更高维输入矩阵(即，三维或更多维)中的元素在存储器(例如，存储器304)中的位置/地址，为了方便起见，该更高维输入矩阵被称为输入矩阵a，其将被用作gemm运算的输入。换句话说，经编译表示用作从更高维输入矩阵a到用于gemm运算(即，用于矩阵-矩阵乘法运算等)的二维输入矩阵的转换或映射。
55.图5呈现了示出根据一些实施例的经编译表示500的框图。经编译表示500包括多个基址502。每个基址是或包括输入矩阵a中的存储器中的位置的地址(或其他标识符)，该地址用作各个不同线程的基址。使用每个线程的基址作为存储器中的起始点，用于确定输入矩阵a中的元素的地址或位置，从所述地址或位置中获取值以供该线程在gemm运算中处理。对于图5中的示例，处理子系统支持n个线程，且因此经编译表示500包括n个单独的基址502。经编译表示500也包括多个相对偏移504。每个相对偏移504是位移或偏移值，该位移或偏移值将与基址一起用于确定输入矩阵a中的元素的地址或位置，从所述地址或位置中获取值。
56.图6呈现了示出根据一些实施例的存储器中的输入矩阵a和输入矩阵b的框图。如
在图6中可看到，输入矩阵a和b中的每个都包括多个元素600(为清楚起见仅标记了其中一个)，每个元素600存储值，该值将用于gemm运算中用于通过神经网络处理输入数据实例。例如，输入矩阵a的元素600可以存储用于节点、特征提取元件或神经网络的某一其他部分的输入数据值，并且输入矩阵b的元素600可以存储权重值、过滤器值或其他将被用作gemm运算的输入的值。例如，输入数据可以包括来自将分类的图像中的像素的值、来自将分类的声音的音频样本、将在特征提取元件中过滤的图像部分等。输入矩阵a和b根据诸如nchw等格式存储在存储器中，且因此其中用于输入数据实例(或其组)的元素和值被组织以满足格式的规范。
57.使用图5中的经编译表示，使用thread_0的基址加上相对偏移来确定将由第一线程(即，thread_0或t0)在gemm运算中处理的输入矩阵a中的元素。例如，如图6所示，线程0将处理的第一元素(即其中的值)是输入矩阵a中最左边的元素，示为t0 ro0(即基址thread_0加上相对偏移[0])。因此，当通过神经网络处理输入数据实例时，thread_0首先获取输入矩阵a的最左边元素中的值，并在gemm运算中处理该值。注意，“最左边”元素的选择仅用于图6中的示例，在一些实施例中，thread_0从输入矩阵a中的不同位置开始，这取决于输入矩阵a中的数据的格式、线程或其他线程的身份等。继续该示例，线程0将处理的第二元素是示为t0_ro1的元素，它是基址thread_0加上相对偏移[1]，以及线程0将处理的第三元素是示为t0_ro2的元素，它是基址thread_0加上相对偏移[2]。以这种方式，利用经编译表示500，对于每个线程，所描述的实施例从该线程的基址开始以相对偏移的顺序前进通过输入矩阵a，获取数据并处理该数据以用于gemm运算。
[0058]
在一些实施例中，布置经编译表示500，以使得将在gemm运算中处理的输入矩阵b中的元素(即其中的值)与来自输入矩阵a的元素一起具有指定关系。一般地，指定关系使得从输入矩阵b中的元素获取值需要最少的计算，例如，递增或以其他方式增加输入矩阵b的元素指针。对于图6中的示例，元素由线程在输入矩阵b中从输入矩阵b的基址开始以顺序或线性方式访问。输入矩阵b的基址不是如在经编译表示500中的每线程地址，而是输入矩阵b本身的存储器中的基址。在这些实施例中，因此，并且如图6所示，输入矩阵b的与输入矩阵a中的元素t0 ro0一起被获取以进行处理的元素是元素b0，输入矩阵b的与输入矩阵a中的元素t0 ro1一起被获取以进行处理的元素是元素b1，并且输入矩阵b的与输入矩阵a中的元素t0 ro2一起被获取以进行处理的元素是元素b2。因此，在图6的示例中，当处理子系统通过经编译表示500前进来确定输入矩阵a中的元素的地址时，处理子系统简单地递增输入矩阵b的元素指针，以从输入矩阵b中的对应元素获取值。
[0059]
在一些实施例中，将经编译表示500存储在高速缓存存储器506中，高速缓存存储器506是用于处理子系统的本地高速缓存存储器(例如，处理子系统306中的高速缓存存储器408等)。因为将经编译表示500存储在高速缓存存储器506中，所以可(比从例如存储器304)更快速地获取和使用基址502和相对偏移504用于确定元素在存储器中的地址。
[0060]
用于生成经编译表示的过程
[0061]
在所描述的实施例中，当通过神经网络处理输入数据实例时，处理子系统(例如，处理子系统306)生成输入矩阵的经编译表示，其包括将用于在存储器中定位输入矩阵的元素以用于gemm运算的信息。图7呈现了示出根据一些实施例的用于生成经编译表示的过程的流程图。注意，图7所示的操作被呈现为由一些实施例执行的操作的一般示例。由其他实
施例执行的操作包括不同的操作、以不同的顺序执行的操作和/或由不同的实体或功能块执行的操作。例如，使用具有特征处理元件、过滤器等的卷积神经网络来描述图7，但是可以对其他类型的神经网络(诸如完全连接的神经网络等)执行适当调整的操作。
[0062]
对于图7中的操作，假设输入矩阵a存储在存储器(例如，存储器304)中，并且因此可用于经编译表示的静态生成。也假设输入矩阵a具有多个元素(例如，元素600)，其中存储了将用于通过神经网络处理输入数据实例的数据。例如，输入矩阵a中的元素可以存储数据，诸如图像中的像素或像素区域的值，以便在对图像进行分类的神经网络中进行处理。进一步假设，输入矩阵a中的数据以两个以上的维数进行组织，诸如以众所周知的四维nchw(其中，n＝批次，c＝通道，h＝高度，w＝宽度)或cnhw格式、五维nchwvector格式等等进行组织。
[0063]
图8呈现了根据一些实施例的描述在用于描述图7和图9至图10中的操作的表达式中使用的因子或值的关键字。一般地，因子或值是神经网络或输入数据实例(或其组)的性质或特性、用于通过神经网络处理输入数据实例的输入矩阵、以及当通过神经网络处理输入数据实例时将生成的输出矩阵。如在图8中可看到，因子或值包括：wi
–
输入矩阵a的宽度；hi
–
输入矩阵a的高度；r
–
特征处理元件中使用的过滤器的宽度；s
–
特征处理元件中使用的过滤器的高度；su
–
特征处理元件中使用的过滤器u跨距；sv
–
特征处理元件中使用的过滤器v跨距；du
–
特征处理元件中使用的过滤器u膨胀；dv
–
特征处理元件中使用的过滤器v膨胀；wo
–
输出矩阵c的宽度；ho
–
输出矩阵c的高度；inc
–
输入通道；和onc
–
输出通道。如上所述，这些因子和值被用于具有特征处理元件的神经网络诸如卷积神经网络，但是针对图7至图10描述的原理对于其他类型的神经网络的经编译表示的生成是相似的。
[0064]
当处理子系统计算存储在存储器中的输入矩阵a中的相应基址以与多个线程中的每个线程相关联时，图7中的操作开始(步骤700)。对于该操作，处理子系统计算每个线程的基址(例如，基址502)，该基址随后被用于确定输入矩阵a中元素的起始点，从该起始点获取值以供该线程处理。图9呈现了根据一些实施例的经编译表示的基址计算的伪代码示例。如在图9中可看到，当计算基址时，处理子系统计算中间值pix和ibs作为每个线程的线程标识符(tid)以及针对图8所述的因子和值的组合的相应函数。然后，处理子系统使用pix和ibs以及针对图8所述的因子和值的组合来计算每个线程的基址(base_addr_a[tid])。注意，图9中的表达式中的sizeof(elem_type)是输入矩阵a中的元素的大小(例如，以字节为单位等)。此外，尽管图9被呈现为一般示例，但是在一些实施例中，执行不同的操作和/或不同的操作顺序来计算基址。
[0065]
在一些实施例中，处理子系统也在经编译表示中存储第二输入矩阵即输入矩阵b的基址。如上所述，在这些实施例中的一些中，经编译表示不包括输入矩阵b的每线程基址信息，且因此基址只是存储器中的一个位置(例如，地址、指针等)，从该位置开始将按顺序找到输入矩阵b的元素。然而，在一些实施例中，输入矩阵b的基址是变量、指针或与经编译表示分开管理的其他值。
[0066]
然后，处理子系统计算线程的相对偏移，该相对偏移是将由线程处理的输入矩阵a的元素之间的距离(步骤702)。对于该操作，处理子系统计算相对偏移(例如，相对偏移504)集，随后将其与每个线程的基址相结合地使用以确定该线程将处理的输入矩阵a中的元素。图10呈现了根据一些实施例的经编译表示的相对偏移计算的伪代码示例。如在图10中可看
到，当计算相对偏移时，处理子系统使用计数器c、v和u来计算相对偏移(relo)中的每个，计数器c、v和u基于针对图8所述的某些因子和值而受到限制。注意，图10中的表达式中的sizeof(elem_type)是输入矩阵a中的元素的大小。此外，尽管图10被呈现为一般示例，但是在一些实施例中，执行不同的操作和/或不同的操作顺序来计算相对偏移。
[0067]
在一些实施例中，组织经编译表示使得以促进本地高速缓存中的高速缓存行中的数据的重新使用的方式从输入矩阵a和/或输入矩阵b获取数据。在这些实施例中，可以一起(例如，在顺序存储器读取操作中)从存储器中获取两个或更多个线程顺序(即，在相邻的顺序gemm运算期间)或在时间上彼此相邻使用的数据值，并将数据值存储在单个高速缓存行的各个部分中。以这种方式，数据在高速缓存中可用于所有两个或更多个线程，并且可以通过不要求将多个高速缓存行加载到高速缓存存储器以履行两个或更多个线程的数据需求来帮助避免从高速缓存中驱逐有用的数据。
[0068]
然后，处理子系统将输入矩阵a的经编译表示存储到本地高速缓存存储器(例如，高速缓存存储器308或高速缓存存储器408)中，经编译表示包括基址和相对偏移(步骤704)。对于该操作，在一些实施例中，处理子系统以诸如图5所示的格式或布置将经编译表示存储到高速缓存存储器中。一般地，处理子系统将经编译表示存储到高速缓存存储器中以用于通过神经网络对输入数据实例的未来处理。在一些实施例中，与在高速缓存存储器中存储经编译表示一起或者作为其替代，处理子系统将经编译表示存储在非易失性存储器中或者(例如，经由通信网络等)将经编译表示传送到另一电子装置以用于由此存储。在这些实施例中，事先准备好经编译表示以供未来通过神经网络处理输入数据实例时使用-可能包括通过单独/不同电子装置中的处理子系统。
[0069]
在所描述的实施例中，“静态地”生成经编译表示，且因此事先准备好经编译表示用于在gemm运算期间确定存储器位置的地址。如本文所用，静态地意味着在当使用gemm运算处理输入数据实例时之前的某个时间并且可能是在处理输入数据实例之前的相对较长的时间(例如，小时、天等)处生成经编译表示。例如，在通过神经网络处理数据本身之前，可以为输入矩阵生成经编译表示作为数据准备步骤的一部分。换句话说，可以单独地生成并存储静态地生成的经编译表示(例如，存储在本地高速缓存存储器中、在存储器中等)以为随后通过神经网络处理输入数据实例做准备。可以将经编译表示的静态生成与动态或实时计算输入矩阵a和/或b中的元素的存储器地址形成对比。
[0070]
在所描述的实施例中，经编译表示被配置成使得例如在内核(或程序代码的其他布置)中用于执行gemm运算的程序代码对于输入矩阵中的数据的维数和/或格式是通用的。因此，内核仅需要执行本文描述的简单地址计算(例如，基址加相对偏移)用于使用经编译表示。通过使用具有经编译表示的通用内核，可以使用输入矩阵的许多维数和/或格式而无需多个内核和/或内核中的程序代码来处理输入矩阵的不同维数和/或格式。在一些实施例中，可以开发使用经编译表示的单个内核。在这些实施例中的一些中，如本文所述的用于静态地生成经编译表示的程序代码处理输入矩阵的各种维数和/或格式。
[0071]
尽管如图9至图10所呈现的基址和相对偏移的特定计算被描述为示例，但是在一些实施例中，使用了不同的计算。例如，使用不同的计算针对不同维数和/或格式的输入数据、针对不同类型的神经网络等生成基址和/或相对偏移。一般地，在所描述的实施例中，当生成输入矩阵的经编译表示时，计算具有本文描述的性质的基址和相对偏移。
[0072]
使用经编译表示的过程
[0073]
在所描述的实施例中，当通过神经网络处理输入数据实例时，处理子系统使用经编译表示从输入矩阵获取将用于gemm运算的数据。图11呈现了示出根据一些实施例的用于使用经编译表示的过程的流程图。注意，图11所示的操作被呈现为由一些实施例执行的操作的一般示例。由其他实施例执行的操作包括不同的操作、以不同的顺序执行的操作和/或由不同的实体或功能块执行的操作。例如，使用具有特征处理元件、过滤器等的卷积神经网络来描述图11，但是可以对其他类型的神经网络(诸如完全连接的神经网络等)执行适当调整的操作。
[0074]
对于图11中的操作，假设经编译表示被存储在用于处理子系统的本地高速缓存存储器(例如，高速缓存存储器308或高速缓存存储器408)中并且因此可用于定位输入矩阵a的元素用于gemm运算。换句话说，在一些实施例中，经编译表示先前是使用图7中描述的过程静态地生成的，并存储在高速缓存存储器中(在图11中使用之前可能有相对长的时间)。此外，假设输入矩阵a和b都存储在存储器(例如，存储器304)中。输入矩阵a和b每个具有多个元素(例如，元素600)，其中存储了将用于通过神经网络处理输入数据实例的数据。例如，输入矩阵a中的元素可以存储数据，诸如图像中的像素或像素区域的值，以便在对图像进行分类的神经网络中进行处理，以及输入矩阵b中的元素可以存储过滤器值或权重。输入矩阵a和b中每个的数据以两个以上的维数进行组织，诸如以众所周知的四维nchw(其中，n＝批次，c＝通道，h＝高度，w＝宽度)或cnhw格式、五维nchwvector格式等等进行组织。
[0075]
图8呈现了根据一些实施例的描述在用于描述图11和图12中的操作的表达式中使用的因子或值的关键字。图8中示出的因子和值被用于具有特征处理元件的神经网络诸如卷积神经网络，但是针对图8和图11至图12描述的原理对于其他类型的神经网络的经编译表示的生成是相似的。
[0076]
当处理子系统从存储在本地高速缓存中的输入矩阵a的经编译表示中获取活动线程的基址时，图11中的操作开始(步骤1100)。对于该操作，处理子系统从本地高速缓存中的经编译表示中读取线程集的基址列表(例如，基址502)，以获取活动线程的相应基址。在一些实施例中，当活动线程变得活动时(即，用于处理来自输入矩阵a中的元素的值)，处理子系统执行该操作，然后保持活动线程的基址(例如，在寄存器或存储器元件中)。图12呈现了根据一些实施例的使用经编译表示的伪代码示例。图12中伪代码的前几行说明了活动线程的基址的获取。注意，尽管图12被呈现为示例，但是在一些实施例中，执行不同的操作和/或不同的操作顺序以使用经编译表示。
[0077]
当元素有待由活动线程处理时(步骤1102)，处理子系统从经编译表示中获取下一个相对偏移(步骤1104)。对于该操作，处理子系统从顺序存储在经编译表示中的相对偏移集中前进到下一个相对偏移并读取下一个相对偏移。例如，处理子系统可以递增用于确定将使用哪个相对偏移的计数器，然后获取相关联的相对偏移(或反之亦然)。以这种方式，处理子系统一次一个地处理经编译表示中的相对偏移，从而获取每个可用的相对偏移用于处理来自输入矩阵a的对应值。在图12中示出相对偏移的获取，其中uro被设置为等于relo(相对偏移)矩阵或向量的第k个元素(注意，在一些实施例中，相对偏移被存储在矩阵或向量的元素中)。
[0078]
注意，尽管针对图11仅描述了一个线程，但是在一些实施例中，处理子系统针对所
有线程以相同的方式使用相对偏移。因此，使用给定线程的基址和相对偏移矩阵、向量等中的相对偏移中的对应相对偏移计算将由给定线程处理的输入矩阵a中的每个元素的位置。如在图12中可看到，在一些实施例中，将由给定线程处理的输入矩阵a中的每个元素的位置被计算为从给定线程的基址的原始值开始并加上每个相对偏移(uro)以增加基址的当前值的运行总和，如本文所述。
[0079]
然后，处理子系统将活动线程的基址增加下一个相对偏移(步骤1106)。在该操作期间，处理子系统基于下一个相对偏移将用于检索数据的基址推进到存储器中的下一个位置，且从而推进到输入矩阵a中的下一个元素。例如，如果基址的先前值是pv且相对偏移是ro，例如15个元素、100字节等，则基址pv增加ro，即计算pv ro。基址的增加在图12中显示为avo增加uro。
[0080]
然后，处理子系统从活动线程的基址所指示的存储器中的位置从输入矩阵a的元素读取第一值(步骤1108)。在该操作期间，处理子系统使用活动线程的基址(或使用活动线程的基址确定的另一个值)执行存储器读取操作，这使得存储器返回来自由活动线程的基址指示的输入矩阵a的元素的值。图12示出该操作为a＝scalar_base_a[avo]。处理子系统也从存储器中与输入矩阵a中的元素相关联的位置处的输入矩阵b的元素中读取第二值(步骤1110)。在该操作期间，处理子系统使用基于用于从输入矩阵a获取值的下一个相对偏移的输入矩阵b内的偏移来执行存储器读取。例如，如果处理子系统正使用第13个相对偏移，则输入矩阵b内的输入是13。这在图12中示出为b＝scalar_base_b[k](回顾相对偏移的第k个元素是为了从输入矩阵a获取数据而读取的)。
[0081]
然后，活动线程将第一值和第二值用作gemm运算的输入(步骤1112)。对于此操作，在底层处理器硬件(例如，流水线、流处理器等)上执行的活动线程执行gemm运算的相应部分。对于图12中的示例，gemm运算被示为融合乘法累加(fused multiply accumulate,fma)运算，c ＝a*b。然后，活动线程将gemm运算的结果存储在输出矩阵c中(步骤1114)。gemm运算的结果的存储示出在图12的最终如果语句中，它包括c[output_idx]＝c。
[0082]
然后，处理子系统返回到步骤1102以确定元素是否有待处理。如果没有剩余的元素要处理，则过程结束。否则，如果还有剩余的元素要处理，则处理子系统继续到步骤1104。
[0083]
图13呈现了根据一些实施例的使用经编译表示的示例。对于图13中的示例，处理子系统上的四个线程中的每个用于计算单独的输出，输出中的每个都是来自输入矩阵a(a0、a1等)的元素集中的元素的值与输入矩阵b中的值的卷积。如在图13中可看到，假设因子和值(针对图8所述)具有相应的值，例如ws＝4、hs＝4等等。关于经编译表示中的值，四个线程的基址(start_addr_a[])是0、1、4和5，且相对偏移(relo)是0、1、2、4等。此外，假设输入矩阵a(a[hs][ws])中的元素存储值1、3、2、7等并且假设输入矩阵b(b[r][s])中的元素存储值00、01、02等。图14呈现了根据一些实施例的输入矩阵a的元素集(或块)的示例。如在图14中可看到，每个线程处理来自输入矩阵a的不同元素集，其中每个元素集在输入矩阵a中从该线程的相应起始地址(或者更一般地，位置)开始，并且位于来自相对偏移的对应偏移处。在由图13中的线程0(即，活动线程)进行的第一计算集中，计算fma，其中来自输入矩阵a的值(例如，a0[relo[0]、a0[relo[1]等)乘以来自输入矩阵b的对应值(例如，b[0][0]、b[0][1]等)并且将乘积之和写入到/存储在c[0][0]中，即输出矩阵c中的位置。在针对线程1-3的其余三个计算集中，计算fma，其中来自输入矩阵a的相应值乘以来自输入矩阵b的对应值
并且将乘积之和写入到/存储在输出矩阵c中的位置。
[0084]
注意，图13至图14中所示的操作和值被呈现为一些实施例所执行的操作和所使用的值的示例。由其他实施例执行的操作包括不同的操作、以不同的顺序执行的操作和/或由不同的实体或功能块执行的操作。例如，使用具有特征处理元件、过滤器等的卷积神经网络来描述图13至图14，但是可以对其他类型的神经网络(诸如完全连接的神经网络等)执行适当调整的操作。
[0085]
经编译表示的替代生成
[0086]
如上所述，提供图7至图14中的示例是为了说明在一些实施例中经编译表示的生成和使用。然而，在一些其他实施例中，不同的操作、值等被用于生成和/或使用经编译表示。图15呈现了根据一些实施例的生成经编译表示的伪代码示例。注意，图15中所示的操作被呈现为由一些实施例执行的操作的一般示例。由其他实施例执行的操作包括不同的操作、以不同的顺序执行的操作和/或由不同的实体或功能块执行的操作。例如，使用具有特征处理元件、过滤器等的卷积神经网络来描述图15，但是可以对其他类型的神经网络(诸如完全连接的神经网络等)执行适当调整的操作。
[0087]
对于图15中的示例，在该图的左上角示出了在经编译表示的生成中使用的因子和值。如可看到，n-批次大小、c-输入通道等。因子和值虽然与图8中所示的因子和值有一些相似性，但是在图15中被分开且不同地定义和使用。如在图15中可看到，经编译表示的基址被计算为m_base＝n*c*h*w h*w w，其中如所示计算因子n、h和w本身。此外，相对偏移被计算为k_memory_offset＝c*h*w s*w r。如图15中所示，基址和相对偏移一起用于确定存储器中数据位于输入矩阵a中的地址作为全局地址m＝m_base k存储器偏移。也应注意，使用输入矩阵b的基址n_base和对应的存储器偏移来访问输入矩阵b的元素。
[0088]
在一些实施例中，至少一个电子装置(例如，电子装置300)使用存储在非暂时性计算机可读存储介质上的代码和/或数据来执行本文所述的操作中的一些或全部。更具体地，当执行所描述的操作时，至少一个电子装置从计算机可读存储介质读取代码和/或数据并且执行代码和/或使用数据。计算机可读存储介质可以是存储代码和/或数据以供电子装置使用的任何装置、介质或其组合。例如，计算机可读存储介质可以包括但不限于易失性和/或非易失性存储器，包括快闪存储器、随机存取存储器(例如，edram、ram、sram、dram、ddr4sdram等)、非易失性ram(例如相变存储器、铁电随机存取存储器、自旋转移转矩随机存取存储器、磁阻随机存取存储器等)、只读存储器(rom)和/或磁性或光学存储介质(例如磁盘驱动器、磁带、cd、dvd等)。
[0089]
在一些实施例中，一个或多个硬件模块执行本文所述的操作。例如，硬件模块可以包括但不限于一个或多个中央处理单元(cpu)/cpu核、图形处理单元(gpu)/gpu核、专用集成电路(asic)芯片、现场可编程门阵列(fpga)、压缩器或编码器、计算单元、嵌入式处理器、加速处理单元(apu)、控制器、神经网络处理器和/或其他功能块。当激活这种硬件模块中的电路(例如，集成电路元件、分立电路元件等)时，电路执行操作中的一些或全部。在一些实施例中，硬件模块包括通用电路诸如执行流水线、计算或处理单元等，其在执行指令(程序代码、固件等)时执行操作。在一些实施例中，硬件模块包括执行操作的专用或专用电路，可能包括在“硬件中”执行操作中的一些或全部且不执行指令的电路。
[0090]
在一些实施例中，表示本文描述的功能块和电路元件(例如，电子装置300或其某
部分)中的一些或所有的数据结构被存储在包括数据库或其他数据结构的非暂时性计算机可读存储介质上，其可以被电子装置读取并直接或间接地用于制造包括功能块和电路元件的硬件。例如，数据结构可以是用诸如verilog或vhdl的高级设计语言(hdl)对硬件功能的行为级描述或寄存器传输级(rtl)描述。该描述可以由综合工具读取，该综合工具可以综合该描述以产生网表，该网表包括来自综合库中的晶体管/电路元件的列表，该列表表示包括上述功能块和电路元件的硬件的功能。然后，可以放置网表并路由该网表以产生描述要应用于掩模的几何形状的数据集。然后，可以在各种半导体制造步骤中使用掩模以产生与上述功能块和电路元件相对应的一个或多个半导体电路(例如，集成电路)。或者，计算机可访问存储介质上的数据库可以是所需的网表(有或没有综合库)或数据集，或者是图形数据系统(gds)ii数据。
[0091]
在本描述中，变量或未指定值(即没有特定值实例的值的一般描述)由诸如n、m和x的字母表示。如本文所使用的，尽管在本描述中可能在不同位置使用类似的字母，但是在每种情况下变量和未指定值不一定相同，即，可能有不同的变量的量和值旨在用于一般变量和未指定值中的一些或所有。换句话说，在本描述中，用于表示变量和未指定值的n和任何其他字母的特定实例不一定彼此相关。
[0092]
如本文所使用的表达“等等(et cetera)”或“等等(etc.)”意在呈现一者和/或情况，即，列表中与等等相关联的元素中的“至少一个”的等同物。例如，在语句“电子装置执行第一操作、第二操作等等”中，电子装置执行第一操作、第二操作和其他操作中的至少一个。此外，与等等相关联的列表中的元素仅仅是示例集中的示例-且示例中的至少一些可能不会出现在一些实施例中。
[0093]
仅出于说明和描述的目的呈现了实施例的前述描述。它们并不旨在穷举或将实施例限制为所公开的形式。因此，许多修改和变化对于本领域技术人员将是明显的。此外，上述公开并非旨在限制实施例。实施例的范围由所附权利要求限定。