具有共享格雷码产生器及并行列算数逻辑单元的图像传感器的制作方法

1.本发明大体来说涉及图像传感器，且特定来说但非排他地，涉及包含读出电路的图像传感器。


背景技术：

2.图像传感器是无所不在的且现在广泛用于数码相机、蜂窝式电话、安全相机以及医学、汽车及其它应用中。当将图像传感器集成到更宽广范围的电子装置中时，通过装置架构设计以及图像获取处理两者以尽可能多的方式增强图像传感器的功能性、性能度量等(例如，分辨率、电力消耗、动态范围等)是合意的。
3.典型图像传感器响应于来自外部场景的图像光入射于图像传感器上而操作。图像传感器包含具有光敏元件(例如，光电二极管)的像素阵列，所述光敏元件吸收入射图像光的一部分且在吸收图像光后即刻产生图像电荷。由像素光生的图像电荷可作为列位线上随入射图像光而变的模拟输出图像信号来测量。换句话说，所产生的图像电荷的量与图像光的强度成比例，其被作为模拟信号从列位线读出且转换为数字值以产生表示外部场景的数字图像(即，图像数据)。
4.位线上的模拟图像信号通常被馈送到模/数转换器(adc)中以供转换为数字图像信号。斜坡型adc通常与图像传感器一起使用来将模拟图像信号转换为数字图像信号。对于斜坡型adc，计数器在斜坡信号开始且被与模拟图像信号进行比较时开始计数。当斜坡信号与模拟图像信号相等时，计数器的值被锁存作为模拟图像信号的数字表示。为了实现较高分辨率数字图像信号输出，要增加计数器的时间分辨率。这需要增加计数器的时钟频率。然而，当时钟信号的频率增加时且当图像传感器的分辨率增加时，计数器的电力消耗也增加。常规基于列的纹波计数器在adc周期期间具有非常大的电流浪涌。此较大瞬时电流浪涌平均化为用于每一行读出的时间期间的非常大的平均电力汲取。此外，电力消耗是非均匀的且取决于光强度。尤其在高帧速率及/或大像素计数图像传感器中，这并非适合的解决方案。另外，大的电流浪涌导致大的电压(ir)降，这进一步限制最大adc时钟速度。


技术实现要素：

5.在一个方面中，本技术案提供一种供在图像传感器中使用的读出电路，其包括：多个比较器，其中所述多个比较器中的每一者经耦合以接收斜坡信号，其中所述多个比较器中的每一者进一步耦合到来自所述图像传感器的多个列位线中的相应一者以接收相应模拟图像数据信号，其中所述多个比较器中的每一者经耦合以响应于所述相应模拟图像数据信号与所述斜坡信号的比较而产生相应比较器输出；格雷码(gc)产生器，其经耦合以产生经相位对准gc输出；及多个算数逻辑单元(alu)，其中所述多个alu中的每一者经耦合以接收所述经相位对准gc输出，其中所述多个alu中的每一者进一步耦合到所述多个比较器中的相应一者以接收所述相应比较器输出，其中所述多个alu中的每一者经耦合以响应于所述相应比较器输出而锁存所述经相位对准gc输出以便产生相应数字图像数据信号。
6.在另一方面中，本技术案提供一种成像系统，其包括：像素阵列，其包含布置成若干行及若干列的多个像素电路，其中所述多个像素电路中的每一者经耦合以响应于入射光而产生模拟图像数据信号；控制电路，其耦合到所述像素阵列以控制所述像素阵列的操作；及读出电路，其通过多个列位线耦合到所述像素阵列，其中所述读出电路包括：多个比较器，其中所述多个比较器中的每一者经耦合以接收斜坡信号，其中所述多个比较器中的每一者进一步耦合到多个列位线中的相应一者以接收相应模拟图像数据信号，其中所述多个比较器中的每一者经耦合以响应于所述相应模拟图像数据信号与所述斜坡信号的比较而产生相应比较器输出；格雷码(gc)产生器，其经耦合以产生经相位对准gc输出；及多个算数逻辑单元(alu)，其中所述多个alu中的每一者经耦合以接收所述经相位对准gc输出，其中所述多个alu中的每一者进一步耦合到所述多个比较器中的相应一者以接收所述相应比较器输出，其中所述多个alu中的每一者经耦合以响应于所述相应比较器输出而锁存所述经相位对准gc输出以便产生相应数字图像数据信号。
附图说明
7.参考以下图描述本发明的非限制性及非穷尽性实施例，其中除非另有规定，否则遍及各个视图，相似参考编号是指相似部件。
8.图1图解说明根据本发明的教示的包含具有读出电路的图像传感器的成像系统的一个实例，所述读出电路包含共享格雷码产生器及并行列算数逻辑单元。
9.图2图解说明根据本发明的教示的包含具有共享格雷码产生器及并行列算数逻辑单元的列模/数转换的读出电路的一部分的一个实例。
10.图3图解说明根据本发明的教示的格雷码产生器的一个实例。
11.图4展示图解说明根据本发明的教示的格雷码产生器中的信号之间的相对关系的时序图的实例。
12.图5展示图解说明根据本发明的教示的格雷码产生器中的额外信号之间的相对关系的时序图的实例。
13.图6图解说明根据本发明的教示的多个算数逻辑单元的中的一者的一个实例。
14.图7展示图解说明根据本发明的教示的实例算数逻辑单元中的信号之间的相对关系的时序图的实例。
15.图8图解说明根据本发明的教示的多个算数逻辑单元中的一者的另一实例。
16.图9展示图解说明根据本发明的教示的另一实例算数逻辑单元中的信号之间的相对关系的时序图的实例。
17.图10a图解说明根据本发明的教示的多个算数逻辑单元中的一者的又一实例。
18.图10b图解说明根据本发明的教示的多个算数逻辑单元中的一者的再一实例。
19.图11展示图解说明根据本发明的教示的又一实例算数逻辑单元中的信号之间的相对关系的时序图的实例。
20.遍及图式之数个视图，对应参考字符指示对应组件。所属领域的技术人员将了解，图中的元件是为简单及清晰起见而图解说明的，且未必按比例绘制。举例来说，为帮助改进对本发明的各种实施例的理解，各图中的元件中的一些元件的尺寸可能相对于其它元件而被放大。另外，通常未描绘在商业上可行的实施例中有用或必需的常见而众所周知的元件
以便促进对本发明的这些各种实施例的较不受阻碍的观看。
具体实施方式
21.本文中描述针对于从具有读出电路的图像传感器中的列位线读出模拟图像信号的各种实例，所述读出电路具有包含共享格雷码产生器及并行列算数逻辑单元的列模/数转换。在以下说明中，陈述众多特定细节以便提供对实例的透彻理解。然而，所属领域的技术人员将认识到，本文中所描述的技术可在不具有所述特定细节中的一或多者的情况下实践或者可利用其它方法、组件、材料等来实践。在其它例子中，未详细展示或描述众所周知的结构、材料或操作以避免使某些方面模糊。
22.遍及本说明书对“一个实例”或“一个实施例”的提及意指结合所述实例所描述的特定特征、结构或特性包含于本发明的至少一个实例中。因此，遍及本说明书在各个位置中短语“在一个实例中”或“在一个实施例中”的出现未必全部指代同一实例。此外，在一或多个实例中可以任何适合方式组合所述特定特征、结构或特性。
23.例如“底下”、“下面”、“下部”、“下方”、“上面”、“上部”、“顶部”、“底部”、“左”、“右”、“中心”、“中间”等空间相对术语可在本文中为便于说明而用于描述如各图中所图解说明的一个元件或特征相对于另一(些)元件或特征的关系。将理解，除了图中描绘的定向外，所述空间相对术语还打算涵盖装置在使用或操作时的不同定向。举例来说，如果将图中的装置旋转或翻转，那么描述为“在”其它元件或特征“下面”或“底下”或者“下方”的元件将定向为“在”其它元件或特征“上面”。因此，示范性术语“下面”及“下方”可欲涵盖上面及下面的定向两者。装置可按其它方式定向(旋转90度或处于其它定向)且相应地解释本文中所使用的空间相对描述符。另外，还将理解，当将层称为“在”两个层“之间”时，其可为两个层之间仅有的层，或者还可存在一或多个介入层。
24.遍及本说明书，使用数个技术术语。这些术语将呈现其在其所属领域中的普通含义，除非本文中另外具体定义或其使用的上下文将另外清晰地暗示。应注意，在本文件中，元件名称及符号可互换使用(例如，si与硅)；然而，其两者具有相同含义。
25.如将论述，揭示图像传感器读出电路的各种实例，其中模拟图像信号通过图像传感器的列位线从像素阵列并行读出。在各种实例中，像素阵列的每一列位线耦合到相应比较器的输入中的一者。每一比较器的另一输入经耦合以接收全局斜坡信号。每一比较器的输出耦合到相应列算数逻辑单元(alu)，所述相应列alu经耦合以从像素阵列输出模拟图像信号的数字或二进制表示。在各种实例中，列alu经耦合以产生相关双取样(cds)输出，所述cds输出基于从像素阵列读出的图像数据的经取样与保持信号(shs)值和经取样与保持复位(shr)值之间的差。在各种实例中，根据本发明的教示，共享格雷码(gc)产生器用于产生经相位对准gc输出，所述经相位对准gc输出经耦合以由列alu中的每一者接收以执行从列位线读出的图像数据的并行模/数转换(adc)。
26.为了图解说明，图1图解说明根据本发明的实施例的包含像素阵列102的成像系统100的一个实例，模拟图像信号通过列位线112从所述像素阵列并行读出到读出电路106。如下文将更详细地论述，在各种实例中，根据本发明的教示，读出电路106包含用以执行来自像素阵列102的图像数据的模/数转换(adc)的电路，其利用并行算数逻辑单元(alu)及共享格雷码(gc)产生器进行相关双取样(cds)。
27.特定来说，图1中所描绘的实例展示包含像素阵列102、控制电路110、读出电路106及功能逻辑108的成像系统100。在一个实例中，像素阵列102是包含多个像素电路104的二维(2d)阵列，所述像素电路包含光电二极管(例如，p1、p2、
…
、pn)。如所描绘的实例中所图解说明，像素电路104被布置成若干行(例如，r1到ry)及若干列(例如，c1到cx)以获取人、地方、对象等的图像数据，然后可使用所述图像数据再现人、地方、对象等的图像。
28.在所述实例中，每一像素电路104经配置以响应于入射光而光生图像电荷。在每一像素电路104已获取其图像电荷之后，读出电路106通过列位线112读出对应模拟图像电荷数据。在各种实例中，读出电路通过列位线112并行读出来自像素电路104的每一行的图像电荷。在各种实例中，根据本发明的教示，将模拟图像电荷信号转换为数字值，所述数字值然后被传送到功能逻辑106。在各种实例中，利用包含于读出电路106中的并行alu及共享格雷码产生器执行模/数转换。在各种实例中，读出电路106还执行来自像素阵列102的图像数据的相关双取样。功能逻辑108可存储图像数据或甚至通过应用后图像效应(例如，裁剪、旋转、移除红眼、调整亮度、调整对比度或其它)而操纵图像数据。
29.图2图解说明根据本发明的教示的包含具有共享格雷码产生器及并行列算数逻辑单元(alu)的列模/数转换的读出电路206的一部分的一个实例。应了解，图2的读出电路206可为如图1中所展示的图像传感器100的读出电路106的一个实例，且上文所描述的类似命名及编号的元件在下文类似地耦合及起作用。
30.如图2中所描绘的实例中所展示，读出电路206的部分包含多个比较器216。多个比较器216中的每一者经耦合以接收斜坡信号214，在一个实例中，所述斜坡信号是全局斜坡信号。多个比较器216中的每一者进一步耦合到来自图像传感器的多个列位线212中的相应一者以从图像传感器的列接收相应模拟图像数据信号。如所述实例中所展示，多个比较器216的输出并联耦合到相应列alu 218。多个alu 218中的每一者还经耦合以接收由共享格雷码(gc)产生器220产生的经相位对准格雷码(gc)输出222，如所展示。在一个实例中，由gc产生器220产生的经相位对准gc输出222是11位格雷码信号。
31.在操作中，多个比较器216中的每一者经耦合以响应于从相应位线212接收的相应模拟图像数据信号与斜坡信号214的比较而产生相应比较器输出。在一个实例中，当斜坡信号214的电压斜降到等于或小于由相应列位线212载运的模拟图像数据信号的电压的值时，在相应比较器216的输出处发生下降沿。在所述实例中，每一相应列alu 218经耦合以在于耦合到相应列alu 218的相应比较器216的输出处发生下降沿时对从gc产生器220接收的11位格雷码信号222进行取样与保持或锁存。如将论述，在各种实例中，每一列alu 218然后经耦合以对经锁存的经相位对准gc码信号222执行格雷码/二进制码转换。在各种实例中，根据本发明的教示，列alu 218还可经耦合以对来自相应列位线212的经取样与保持复位(shr)值取样及经取样与保持信号(shs)取样并行执行相关双取样(cds)操作以从图像传感器产生经规范化数字图像信号数据。在一个实例中，从列alu218产生的数字图像信号数据可然后输出到读出电路206的相应全局读取位线。
32.在一个实例中，图2中所展示的读出电路206的部分可为读出电路206的跨越图像传感器阵列的列重复或“拼接在一起”的多个部分中的一者。在图2中所展示的实例中，来自列alu 218的图像信号输出可因此通过读出电路206的每一部分的列alu 218且利用耦合到图像传感器阵列的第一列及最后一列并夹置于每n列之间的移位寄存器读出224从“右”向
“
左”中继，以从图像传感器阵列读出图像数据。例如，在48兆像素传感器阵列的实例中，存在8,000列。在所述实例中，单个gc产生器220在传感器阵列的每n＝500列当中共享，使得图2中所展示的读出电路206的总共16x个部分包含于耦合到第一列及最后一列并夹置于每500列之间的移位寄存器读出224之间以从传感器阵列读出图像信号输出。换句话说，移位读出寄存器224耦合到相应alu 218，所述相应alu耦合到图像传感器的第一列及最后一列。另外，移位寄存器耦合到多个读出电路206中的每一者的多个alu 218且夹置于所述多个alu 218之间以从多个alu 218读出相应数字图像数据信号。
33.图3图解说明根据本发明的教示的格雷码(gc)产生器320的一个实例。应了解，图3的gc产生器320可为如图2中所展示的gc产生器220的一个实例，且上文所描述的类似命名及编号的元件在下文类似地耦合及起作用。应注意，出于解释目的，本发明中论述的gc产生器320产生11位经相位对准gc码322。应了解，在其它实例中，根据本发明的教示，gc产生器320可扩展为包含更大数目个或更少数目个格雷码位。
34.在本发明中所描述的实例中，由gc产生器320产生的gc码322当中的相位被良好地对准以防止码错误。在常规格雷码产生器中，由于格雷码的性质，需要依据时钟信号将第n位除以2
n 1
。当n增加时，所述除法运算变成大规模除法运算，这在产生格雷码的较高位时在需要所有gc位对准且同相时提出许多挑战。举例来说，需要通过时钟信号将格雷码的位10除以2
11
，这将转化成2,048个d触发器串联连接以实现此大的除法比。尽管，较高位可利用较低位作为时钟源，但如果所利用的时钟源不相同，那么较低位与较高位之间的相位很难对准，因此导致产生错误格雷码。
35.然而，在图3中所描绘的实例中，根据本发明的教示，实例gc产生器320通过利用耦合到二进制/格雷码转换器340的经同步化二进制计数器336而产生经相位对准格雷码(gc)输出322，所述二进制/格雷码转换器耦合到包含除法电路328、330、332及相位对准电路334的相位移位与对准电路，如所展示。在所图解说明的实例中，除法电路328、330及332响应于时钟323而产生经相位对准gc位322中的较低gc位q_gc 0、q_gc 1及q_gc 2。在所述实例中，由于经相位对准gc位322中的较低gc位q_gc 0、q_gc 1及q_gc 2是响应于同一时钟323而产生，因此较低gc位q_gc 0、q_gc 1及q_gc 2的相位被良好地对准。在一个实例中，时钟323是由锁相环路(pll)电路产生。在图3中所描绘的实例中，响应于时钟323而产生第一时钟信号cnt_clk 324及第二时钟信号cnt_clk_b326。如所展示，第一时钟信号cnt_clk 324经产生作为经耦合以接收时钟323的偶数个串联耦合的反相器电路的输出，而第二时钟信号cnt_clk_b 326经产生作为经耦合以接收时钟323的奇数个串联耦合的反相器电路的输出。cnt_clk 324与cnt_clk_b 326的相位使用延迟匹配而对准。特定来说，第一时钟信号cnt_clk 324经产生作为两个串联耦合的反相器的输出，且第二时钟信号cnt_clk_b 326经产生作为一个反相器及传输门电路的输出。如此，在所描绘的实例中，第一时钟信号cnt_clk 324与第二时钟信号cnt_clk_b 326是彼此的补数或反相版本。
36.继续图3中所描绘的实例，除法电路328是除2电路且经耦合以响应于第一时钟信号cnt_clk 324而产生经相位对准gc输出322的q_gc 0位。在一个实例中，除法电路328的除2电路可利用d触发器来实施。除法电路330是除4电路且经耦合以响应于第二时钟信号cnt_clk_b 326而产生经相位对准gc输出322的q_gc 1位。在一个实例中，除法电路330的除4电路可利用两个串联耦合的d触发器来实施。除法电路332是除8电路且经耦合以响应于第二
时钟信号cnt_clk_b 326而产生经相位对准gc输出322的q_gc 2位。在一个实例中，除法电路332的除8电路可利用四个串联耦合的d触发器来实施。
37.如图3中所描绘的实例中所展示，经同步化二进制计数器336包含第一二进制计数器336
‑
1，其经耦合以响应于经相位对准gc输出322的q_gc 1位而产生第一多个二进制位bc1 2、bc1 3、bc1 4及bc1 5。二进制/格雷码转换器340包含第一二进制/gc转换器340
‑
1，其经耦合以响应于第一多个二进制位bc1 2、bc1 3、bc1 4及bc1 5而产生包含gc 3、gc 4及gc 5的多个中间gc位，如所展示。如下文将更详细地描述，相位对准电路334经耦合以响应于多个中间gc位gc 3、gc 4及gc 5且经由第二时钟信号cnt_clk_b326响应于时钟323而产生经相位对准gc输出322的多个经相位对准中间gc位q_gc 3、q_gc 4及q_gc 5。
38.继续图3中所描绘的实例，经同步化二进制计数器336包含第二二进制计数器336
‑
2，其经耦合以响应于经相位对准gc输出322的q_gc 4位而产生第二多个二进制位bc2 5、bc2 6、bc2 7、bc2 8及bc2 9。二进制/格雷码转换器340包含第二二进制/gc转换器340
‑
2，其经耦合以响应于第二多个二进制位bc2 5、bc2 6、bc2 7、bc2 8及bc2 9而产生包含gc 6、gc 7、gc 8、gc 9及gc 10的多个较高gc位，如所展示。如下文将更详细地描述，相位对准电路334经耦合以响应于多个较高gc位gc 6、gc 7、gc 8、gc 9及gc 10且经由第二时钟信号cnt_clk_b 326响应于时钟323而产生包含经相位对准gc输出322的q_gc 6、q_gc 7、q_gc 8、q_gc 9及q_gc 10的多个经相位对准较高gc位。
39.往回参考经同步化二进制计数器336，应注意，在所描绘的实例中，第一二进制计数器336
‑
1是4位二进制计数器且第二二进制计数器336
‑
2是5位二进制计数器。在所述实例中，第一二进制计数器336
‑
1的最高有效位(msb)bc1 5基本上相同于或基本上等于第二二进制计数器336
‑
2的最低有效位(lsb)bc2 5。
40.参考二进制/格雷码转换器340，应注意，在图3中所描绘的实例中，第一二进制/gc转换器340
‑
1包含经耦合以响应于来自第一二进制计数器336
‑
1的bc1 2及bc1 3位而产生gc 3位的xor门、经耦合以响应于来自第一二进制计数器336
‑
1的bc1 3及bc1 4位而产生gc 4位的xor门，及经耦合以响应于来自第一二进制计数器336
‑
1的bc1 4及bc1 5位而产生gc 5位的xor门，如所展示。类似地，第二二进制/gc转换器340
‑
2包含经耦合以响应于来自第二二进制计数器336
‑
2的bc2 5及bc2 6位而产生gc 6位的xor门、经耦合以响应于来自第二二进制计数器336
‑
2的bc2 6及bc2 7位而产生gc 7位的xor门、经耦合以响应于来自第二二进制计数器336
‑
2的bc2 7及bc2 8位而产生gc 8位的xor门，及经耦合以响应于来自第二二进制计数器336
‑
2的bc2 8及bc2 9位而产生gc 9位的xor门，如所展示。在所述实例中，多个较高gc位的msb位gc 10基本上相同于或基本上等于来自第二二进制计数器336
‑
2的msb位bc2 9位。
41.图4展示图解说明根据本发明的教示的格雷码产生器中的信号之间的相对关系的时序图的实例。应了解，图4中所图解说明的实例信号还可为如图3中所展示的格雷码产生器320中所图解说明的实例或如图2中所展示的格雷码产生器220中所存在的实例信号的实例，且上文所描述的类似命名及编号的元件可因此在下文类似地耦合及起作用。
42.如所图解说明的实例中所展示，第一时钟信号cnt_clk 424及第二时钟信号cnt_clk_b426是彼此的补数或反相版本。在所述实例中，经相位对准gc输出信号q_gc<2:0>422
‑
1直接由第一时钟信号cnt_clk 424及第二时钟信号cnt_clk_b 426产生，如图3中所描述，
这意味着其具有相同时钟源(例如，时钟323)且相位因此被良好地对准。应注意，图4中的q_gc<2:0>422
‑
1脉冲内部的数字(例如，“0”、“1”、“3”、“2”、“6”、“7”、“5
”…
等)为了参考及便利起见表示格雷码值q_gc<2>、q_gc<1>、q_gc<0>的二进制码等效值。
43.如所图解说明的实例中所展示及论述，较低经相位对准gc值422
‑
1的q_gc<1>位用作时钟源来为经同步化二进制计数器(例如，第一二进制计数器336
‑
1，其是n 1位二进制计数器，其中n＝3，如上文图3中所论述)提供时钟以产生二进制码bc1<5:2>436
‑
1。n 1位二进制码bc1<5:2>436
‑
1被转换为n位格雷码gc<5:3>440
‑
1(例如，利用第一二进制/gc转换器340
‑
1的xor门，如上文图3中所论述)。
44.在所描绘的实例中，n位格雷码gc<5:3>440然后响应于第二时钟信号cnt_clk_b 426而被移位且相位对准(例如，利用图3的相位对准电路334)以产生经相位对准格雷码值q_gc<5:3>422
‑
2。在所图解说明的实例中，相位对准电路334经耦合以通过计数第二时钟信号cnt_clk_b 426中的3个下降沿而对格雷码gc<5:3>440
‑
1值的转变444进行相位移位及对准。举例来说，图4展示根据本发明的教示，在格雷码值gc<5:3>440
‑
1的转变444
‑
1之后，经相位对准gc值q_gc<5:3>422
‑
2的对应转变446
‑
1被相位移位或同步化以响应于第二时钟信号cnt_clk_b 426的第3下降沿而发生。因此，根据本发明的教示，经相位对准gc值q_gc<5:0>422
‑
3的最终输出的对应转变448
‑
1因此也被同步化或相位对准，如图4中所展示。
45.图5展示图解说明根据本发明的教示的格雷码产生器中的额外信号之间的相对关系的时序图的另一实例。应了解，图5中所图解说明的实例信号还可为图4中所图解说明的信号的额外实例或如图3中所展示的格雷码产生器320中所图解说明的实例或者如图2中所展示的格雷码产生器220中所存在的实例信号的实例，且上文所描述的类似命名及编号的元件可因此在下文类似地耦合及起作用。
46.特定来说，根据本发明的教示，图5中所图解说明的实例展示上文图4中描述为使经相位对准gc值q_gc<5:0>422
‑
3的最终输出同步化的结构及设计解决方案类似地扩展到较高经相位对准gc位。例如，图5中所展示的实例展示与上文图4中详细论述的第一二进制计数器或较低4位经同步化二进制计数器输出相关联的二进制码bc1<5:2>536
‑
1及格雷码gc<5:3>540
‑
1值以供参考。图5中的实例扩展了较高位的实例且展示与第二二进制计数器或较高(higher/upper)5位经同步化二进制计数器输出相关联的对应码bc2<9:5>536
‑
2及格雷码gc<10:6>540
‑
2值。
47.在所图解说明的实例中，另一经同步化二进制计数器(例如，第二二进制计数器336
‑
2，其是m位二进制计数器，其中在上文图3中所论述的实例中，m＝5)使用q_gc<n 1>作为时钟源(其中n＝3，如上文所论述)来产生二进制码位bc2<9:5>536
‑
2。二进制码位bc2<9:5>536
‑
2使用例如如上文图3中详细论述的第二二进制/gc转换器340
‑
3的xor门转换为m位格雷码gc<10:6>540
‑
2。继续所述实例，格雷码gc<10:6>540
‑
2如上文所论述类似地响应于第二时钟信号cnt_clk_b(例如，426)的对应下降沿而相位移位且对准以产生经相位对准gc值q_gc<m n 2:n 3>，其等于q_gc<5 3 2:3 3>(其中m＝5且n＝3)，在图5中展示为现在被同步化且与较低位相位对准的经相位对准gc值q_gc<10:6>522
‑
2。实际上，如图5中所描绘的实例中所展示，根据本发明的教示，在格雷码gc<10:6>540
‑
2值的转变544
‑
1之后，经相位对准gc值q_gc<10:6>522
‑
3的对应转变546
‑
1响应于第二时钟信号cnt_clk_b(例如，426)而相位移位或同步化以在先前格雷码“1”脉冲542
‑
1的中心处发生，如图5中所展示。因此，根据
本发明的教示，经相位对准gc值q_gc<10:0>522的最终11位格雷码输出因此也被同步化，如图5中所展示。
48.图6图解说明根据本发明的教示的多个算数逻辑单元(alu)618中的一者的一个实例。应了解，图6的alu 618可为如图2中所展示的多个列alu 218中的一者的一个实例，且上文所描述的类似命名及编号的元件在下文类似地耦合及起作用。
49.如下文将在各种实例中展示，应注意，多个alu 618中的每一者经耦合以响应于比较器输出616而对所接收经相位对准11位格雷码q_gc<10:0>622进行取样与保持或锁存。在一个实例中，每一alu 618经耦合以响应于比较器输出616的下降沿的到来而锁存经相位对准11位格雷码q_gc<10:0>622以通过将经锁存的经相位对准11位格雷码q_gc<10:0>622转换为二进制值而完成模/数转换。
50.在各种实例中，多个alu 618进一步经耦合以通过锁存两个经相位对准11位格雷码q_gc<10:0>622信号值且然后产生所述两个值之间的差以产生从图像传感器接收的图像数据的经规范化数字或二进制输出值而并行执行相关双取样(cds)。例如，在一个实例中，第一经锁存的经相位对准格雷码q_gc<10:0>622信号值可表示来自图像传感器的经取样与保持复位(shr)值。第二经锁存的经相位对准格雷码q_gc<10:0>622信号值可表示来自图像传感器的经取样与保持信号(shs)值。根据本发明的教示，在操作中，alu将两个经锁存格雷码值转换为二进制码，且然后输出所述两个值之间的差。
51.为了图解说明，图6中所展示的实例alu 618包含前端锁存器级652，其经耦合以响应于比较器输出616而接收且锁存经相位对准格雷码q_gc<10:0>622信号值。在所图解说明的实例中，前端锁存器级652包含多个触发器652
‑
0到652
‑
10，其中的每一者具有经耦合以接收经相位对准格雷码q_gc<10:0>622的相应位的数据输入d。
52.在所述实例中，alu 618还包含脉冲产生器650，其经耦合以从列的相应比较器(例如，比较器216)接收比较器输出616。在一个实例中，脉冲产生器650经耦合以响应于比较器输出616中的下降沿的到来而产生前端锁存器启用信号lat_fe_en 664。在一个实例中，前端锁存器启用信号lat_fe_en 664的脉冲耦合到前端锁存器级652的多个触发器652
‑
0到652
‑
10中的每一者的时钟输入。
53.图6中的实例展示alu 618还包含gc/二进制级656，其经耦合以产生从前端锁存器级652接收的经相位对准格雷码q_gc<10:0>622信号值的二进制表示。在所图解说明的实例中，gc/二进制级656包含多个xor门656
‑
0到656
‑
10，其中的每一者具有经耦合以产生对应二进制位的输出及经耦合以接收前端锁存器级652的多个触发器652
‑
0到652
‑
10的相应q输出的第一输入。另外，多个xor门656
‑
0到656
‑
9中的每一者具有经耦合以接收gc/二进制级656的相邻较高位xor门的输出的第二输入。在所述实例中，与gc/二进制级656的最高有效位对应的xor门656
‑
10的第二输入经耦合以接收逻辑低电平(例如，“0”)。
54.在所述实例中，alu 618还包含中间锁存器级658，其耦合到gc/二进制级656的输出以响应于中间锁存器启用信号lat_int_en 666而锁存从前端锁存器级652接收的经相位对准格雷码q_gc<10:0>622信号值的二进制表示。在所图解说明的实例中，中间锁存器级658包含多个触发器656
‑
0到656
‑
10，其中的每一者具有经耦合以从gc/二进制级656的相应xor门接收相应位的数据输入d。另外，多个触发器656
‑
0到656
‑
10中的每一者包含经耦合以接收中间锁存器启用信号lat_int_en 666的时钟输入。
55.由于在所图解说明的实例中，alu 618还经耦合以对两个经锁存的经相位对准11位格雷码q_gc<10:0>622信号值执行相关双取样(cds)操作，因此alu 618还包含全加法器级660，其包含多个全加法器660
‑
0到660
‑
10，所述全加法器中的每一者具有耦合到gc/二进制级656的输出的第一输入“a”、耦合到中间锁存器级658的反相输出“qb”的第二输入“b”，及经耦合以接收逻辑高进位值的第三输入“ci”。如此，应了解，加法器级660经耦合以产生输出“s”，其表示gc/二进制级656的输出与锁存于中间锁存器级658中的经相位对准gc输出的二进制表示之间的差。根据本发明的教示，gc/二进制级656的输出与锁存于中间锁存器级658中的经相位对准gc输出的二进制表示之间的差是相应数字图像数据信号的cds表示。
56.应了解，全加法器级660经耦合以通过将锁存于中间锁存器级658中的经相位对准gc输出的二进制表示的“负”版本与gc/二进制级656的输出相加而找出gc/二进制级656的输出与锁存于中间锁存器级658中的经相位对准gc输出的二进制表示之间的差。特定来说，应注意，加法器级660的每一全加法器的“b”输入耦合到多个触发器656
‑
0到656
‑
10中的每一者的反相“qb”输出。另外，经耦合以接收中间锁存器级658的最低有效位(lsb)的全加法器660
‑
0还经耦合以在其进位“ci”输入处接收逻辑高(例如，“1”)。如此，全加法器级660经耦合以将gc/二进制级656的输出与等效于锁存在中间锁存器级658中的经相位对准gc输出的二进制表示的2的补数相加。
57.继续所图解说明的实例，alu 618还包括耦合于加法器级660与alu 618的alu输出之间的数据锁存器级662。在操作中，数据锁存器级662经耦合以响应于数据锁存器启用信号lata_dat_en 668而锁存加法器级660的输出。在所图解说明的实例中，数据锁存器级662包含多个触发器662
‑
0到662
‑
10，其中的每一者具有经耦合以从全加法器级660接收相应输出位“s”的数据输入d。另外，多个触发器662
‑
0到662
‑
10中的每一者包含经耦合以接收数据锁存器启用信号lat_dat_en 668的时钟输入。
58.在所描绘的实例中，多个传输门670
‑
0到670
‑
10耦合于多个触发器662
‑
0到662
‑
10的相应“q”输出与alu输出之间。在一个实例中，alu输出耦合到全局读取位线。在一个实例中，alu输出经由移位寄存器读出耦合到全局读取位线，例如上文图2中所图解说明及描述。
59.图7展示图解说明根据本发明的教示的成像系统中的实例算数逻辑单元中的信号之间的相对关系的时序图的实例。应了解，图7中所图解说明的实例信号还可为与相关联于如图3中所展示的格雷码产生器320的实例信号交互的图6中所展示的alu 618或与如图2中所展示的格雷码产生器220交互的多个列alu 218中所图解说明的实例，且上文所提及的类似命名及编号的元件可因此在下文类似地耦合及起作用。
60.在所描绘的实例中，将根据本发明的教示的实例alu描述为执行第一行(例如，行0)及然后第二行(例如，行1)的读出。另外，针对每一行，执行来自每一列位线(例如，212)的模拟图像数据的两次取样。第一取样是来自图像传感器的行0的复位(shr)值的取样与保持。如所展示，在adc启用信号714被脉冲化为高时执行shr值的模/数转换(adc)。此时，在所述实例中，在adc启用信号714为高时，斜坡信号(例如，214)开始斜降。当斜坡信号214斜降时，经相位对准格雷码产生器(例如，320)使经相位对准格雷码输出(例如，322)递增。当比较器(例如，216)检测到斜坡信号214的电压等于或下降到低于列位线212上的模拟图像数据的电压时，比较器输出信号716具有致使前端锁存器启用信号lat_fe_en 764脉冲化的下降沿，这致使前端锁存器级(例如，652)对经相位对准格雷码输出(例如，q_gc<10:0>622)进
行取样与保持或锁存。在adc启用信号714脉冲化已发生且adc启用信号714下降到低值之后，中间锁存器启用信号lat_int_en 766脉冲化，这致使中间锁存器级(例如，658)锁存从前端锁存器级652接收的经相位对准格雷码q_gc<10:0>622信号值的在格雷码/二进制级656中的二进制表示。因此，shr取样值的二进制表示在此时锁存于中间锁存器级(例如，658)中。
61.在shr取样值的二进制表示被锁存之后，执行来自图像传感器的行0的信号(shs)值的取样与保持。如所展示，在adc启用信号714被再次脉冲化为高时执行shs值的adc。此时，在adc启用信号714为高时，斜坡信号(例如，214)再次开始斜降。当斜坡信号214斜降时，经相位对准格雷码产生器(例如，320)再次使经相位对准格雷码输出(例如，322)递增。当比较器(例如，216)检测到斜坡信号214的电压等于或下降到低于列位线212上的模拟图像数据的电压时，比较器输出信号716具有致使前端锁存器启用信号lat_fe_en764再次脉冲化的下降沿，这致使前端锁存器级(例如，652)对经相位对准格雷码输出(例如，q_gc<10:0>622)进行取样与保持或锁存。
62.在第二adc启用信号714脉冲化已发生且adc启用信号714第二次下降到低值之后，全加法器级660的“a”输入经耦合以接收表示shs值的经相位对准格雷码q_gc<10:0>622信号值的二进制表示，而全加法器级660的“b”输入及进位输入“ci”经耦合以接收表示shr值的经相位对准格雷码q_gc<10:0>622信号值的2的补数或负二进制表示。如此，全加法器级660的“s”输出产生所述两个值之间的差，且图像数据的数字或二进制表示的经规范化cds值然后从行0的列位线212读出。
63.因此，此时，当可从全加法器级660获得行0的图像数据的数字或二进制表示的经规范化cds值时，数据锁存器启用信号lat_dat_en 768被脉冲化，这致使图像数据的数字或二进制表示的cds值锁存到alu 618的数据锁存器级662中。
64.接下来，移位寄存器读取启用信号724被脉冲化，从而允许通过移位寄存器读出(例如，224)从alu 618读出图像数据的数字或二进制表示的经规范化cds值。
65.接下来，下一行(例如，行1)的读出可开始，且针对行1重复上文关于行0所描述的过程。应注意，在移位寄存器读取启用信号724为高时指示允许行0的读出时间的周期。在图7中所展示的实例中，移位寄存器读取启用信号724为高以允许读出经数字化行0图像数据的此时间介于数据锁存器启用信号lat_dat_en 768脉冲化之间。
66.因此，应注意，在数据锁存器级662存储行0的图像数据的数字或二进制表示的经规范化cds值的情况下，移位寄存器读取启用信号724可保持高以使得能够在行1shr及shs图像数据的模/数转换发生的同时读出行0经数字化图像数据。
67.图8图解说明根据本发明的教示的多个算数逻辑单元818中的一者的另一实例。应了解，图8的alu 818可为图6的alu 618的另一实例或如图2中所展示的多个列alu 218中的一者的另一实例，且上文所描述的类似命名及编号的元件在下文类似地耦合及起作用。还应了解，图8的alu 818与图6的alu 618共享许多类似之处。
68.例如，如图8中所展示，alu 818包含前端锁存器级852，其经耦合以响应于比较器输出816而接收且锁存经相位对准格雷码q_gc<10:0>822信号值。在所图解说明的实例中，前端锁存器级852包含多个触发器852
‑
0到852
‑
10，其中的每一者具有经耦合以接收经相位对准格雷码q_gc<10:0>822的相应位的数据输入d。
69.在所述实例中，前端锁存器级852还包含脉冲产生器850，其经耦合以从列的相应比较器(例如，比较器216)接收比较器输出816。在一个实例中，脉冲产生器850经耦合以响应于比较器输出816中的下降沿的到来而产生前端锁存器启用信号lat_fe_en 864。在一个实例中，前端锁存器启用信号lat_fe_en 864的脉冲耦合到前端锁存器级852的多个触发器852
‑
0到852
‑
10中的每一者的时钟输入。
70.图8中的实例展示alu 818还包含gc/二进制级856，其经耦合以产生从前端锁存器级852接收的经相位对准格雷码q_gc<10:0>822信号值的二进制表示。在所图解说明的实例中，gc/二进制级856包含多个xor门856
‑
0到856
‑
10，其中的每一者具有经耦合以产生对应二进制位的输出及经耦合以接收前端锁存器级852的多个触发器852
‑
0到852
‑
10的相应q输出的第一输入。另外，多个xor门856
‑
0到856
‑
9中的每一者具有经耦合以接收gc/二进制级856的相邻较高位xor门的输出的第二输入。在所述实例中，与gc/二进制级856的最高有效位对应的xor门856
‑
10的第二输入经耦合以接收逻辑低电平(例如，“0”)。
71.在所述实例中，alu 818还包含中间锁存器级858，其耦合到gc/二进制级856的输出以响应于中间锁存器启用信号lat_int_en 866而锁存在前端锁存器级852中锁存的经相位对准格雷码q_gc<10:0>822信号值的二进制表示。在所图解说明的实例中，中间锁存器级858包含多个触发器856
‑
0到856
‑
10，其中的每一者具有经耦合以从gc/二进制级856的相应xor门接收相应位的数据输入d。另外，多个触发器856
‑
0到856
‑
10中的每一者包含经耦合以接收中间锁存器启用信号lat_int_en 866的时钟输入。
72.由于alu 818还经耦合以对两个经锁存的经相位对准11位格雷码q_gc<10:0>822信号值执行相关双取样(cds)操作，因此在所图解说明的实例中，alu 818还包含全加法器级860，其包含多个全加法器860
‑
0到860
‑
10，所述全加法器中的每一者具有耦合到gc/二进制级856的输出的第一输入“a”、耦合到中间锁存器级858的反相输出“qb”的第二输入“b”，及经耦合以接收逻辑高进位值的第三输入“ci”。如此，应了解，加法器级860经耦合以产生表示“a”输入处的gc/二进制级856的输出与等效于在“b”输入处接收的锁存在中间锁存器级858中的经相位对准gc输出的二进制表示的2的补数的和的输出“s”以确定shs与shr取样之间的差。根据本发明的教示，gc/二进制级856的输出与锁存于中间锁存器级858中的经相位对准gc输出的二进制表示之间的差是相应数字图像数据信号的cds表示且在全加法器级860的“s”输出处产生。
73.图8的alu 818与图6的alu 618的一个不同之处是图8的alu 818不包含如图6中所展示的数据锁存器级662的等效物。替代地，多个传输门870
‑
0到870
‑
10耦合于多个全加法器860
‑
0到860
‑
10的相应“s”输出与alu输出之间。在一个实例中，alu输出耦合到全局读取位线。在一个实例中，alu输出经由移位寄存器读出耦合到全局读取位线，例如上文图2中所图解说明及描述。
74.图9展示图解说明根据本发明的教示的另一实例算数逻辑单元中的信号之间的相对关系的时序图的实例。应了解，图9中所图解说明的实例信号还可为与相关联于如图3中所展示的格雷码产生器320的实例信号交互的图8中所展示的alu 818或与如图2中所展示的格雷码产生器220交互的多个列alu 218中所图解说明的实例，且上文所提及的类似命名及编号的元件可因此在下文类似地耦合及起作用。
75.如上文所论述，图8的alu 818与图6的alu 618之间的一个不同之处是图8的
alu818不包含如图6中所展示的数据锁存器级662的等效物。因此，图8的实例alu 818受益于较小大小布局，但是以较缓慢传感器行时序为代价。为了图解说明，图9展示alu 818执行第一行(例如，行0)及然后第二行(例如，行1)的读出的实例。针对每一行，执行来自每一列位线(例如，212)的模拟图像数据的两次取样。第一取样是来自图像传感器的行0的复位(shr)值的取样与保持。如所展示，在adc启用信号914被脉冲化为高时执行shr值的模/数转换(adc)。此时，在所述实例中，在adc启用信号914为高时，斜坡信号(例如，214)开始斜降。当斜坡信号214斜降时，经相位对准格雷码产生器(例如，320)使经相位对准格雷码输出(例如，322)递增。当比较器(例如，216)检测到斜坡信号214的电压等于或下降到低于列位线212上的模拟图像数据的电压时，比较器输出信号916具有致使前端锁存器启用信号lat_fe_en 964脉冲化的下降沿，这致使前端锁存器级(例如，852)对经相位对准格雷码输出(例如，q_gc<10:0>822)进行取样与保持或锁存。在adc启用信号914脉冲化已发生且adc启用信号914下降到低值之后，中间锁存器启用信号lat_int_en 966脉冲化，这致使中间锁存器级(例如，858)锁存从前端锁存器级852接收的经相位对准格雷码q_gc<10:0>822信号值的在格雷码/二进制级956中的二进制表示。因此，shr取样值的二进制表示在此时锁存于中间锁存器级(例如，858)中。
76.在shr取样值的二进制表示被锁存之后，执行来自图像传感器的行0的信号(shs)值的取样与保持。如所展示，在adc启用信号914再次被脉冲化为高时执行shs值的adc。此时，在adc启用信号914为高时，斜坡信号(例如，214)再次开始斜降。当斜坡信号214斜降时，经相位对准格雷码产生器(例如，320)再次使经相位对准格雷码输出(例如，322)递增。当比较器(例如，216)检测到斜坡信号214的电压等于或下降到低于列位线212上的模拟图像数据的电压时，比较器输出信号916具有致使前端锁存器启用信号lat_fe_en964再次脉冲化的下降沿，这致使前端锁存器级(例如，852)对经相位对准格雷码输出(例如，q_gc<10:0>822)进行取样与保持或锁存。
77.在第二adc启用信号914脉冲化已发生且adc启用信号914第二次下降到低值时，全加法器级860的“a”输入经耦合以接收表示shs值的经相位对准格雷码q_gc<10:0>822信号值的二进制表示，而全加法器级860的“b”输入及进位输入“ci”经耦合以接收表示shr值的经相位对准格雷码q_gc<10:0>822信号值的2的补数或负二进制表示。如此，全加法器级860的“s”输出产生所述两个值之间的差，且来自行0的列位线212的图像数据的数字或二进制表示的经规范化cds值然后准备好被读出。
78.如此，移位寄存器读取启用信号924被脉冲化，从而允许通过移位寄存器读出(例如，224)从alu 818读出图像数据的数字或二进制表示的经规范化cds值。
79.然而，在下一行(例如，行1)的读出可开始之前，移位寄存器读取启用信号924的脉冲必须在下一行(例如，行1)的读出可在alu 818中开始之前下降回到低。否则，在数据锁存器级将不锁存行0输出数据的情况下，如果行1发生模/数转换而行0仍要读出，那么数据将被毁坏。在移位寄存器读取启用信号924下降到低之后，重复上文关于行0所描述的过程以读出行1。
80.图10a图解说明根据本发明的教示的多个算数逻辑单元1018a中的一者的又一实例。应了解，图10a的alu 1018a可为图8的alu 818的另一实例或图6的alu 618的另一实例或者如图2中所展示的多个列alu 218中的一者的另一实例，且上文所描述的类似命名及编
号的元件在下文类似地耦合及起作用。还应了解，图10a的alu 1018a与图8的alu 818或图6的alu 618共享许多类似之处。
81.例如，如图10a中所展示，alu 1018a包含前端锁存器级1052，其经耦合以响应于比较器输出1016而接收且锁存经相位对准格雷码q_gc<10:0>1022信号值。在所图解说明的实例中，前端锁存器级1052包含多个触发器1052
‑
0到1052
‑
10，其中的每一者具有经耦合以接收经相位对准格雷码q_gc<10:0>1022的相应位的数据输入d。在所述实例中，前端锁存器级1052经耦合以响应于前端锁存器启用信号lat_fe_en 1064而锁存经相位对准格雷码q_gc<10:0>1022，所述前端锁存器启用信号响应于来自列的相应比较器(例如，比较器216)的比较器输出1016。在图10a中所展示的实例中，脉冲产生器1050经耦合以响应于比较器输出1016中的下降沿的到来而产生前端锁存器启用信号lat_fe_en1064。在一个实例中，前端锁存器启用信号lat_fe_en 1064的脉冲耦合到前端锁存器级1052的多个触发器1052
‑
0到1052
‑
10中的每一者的时钟输入。
82.图10a的alu 1018a与图8的alu 818a或图6的alu 618a之间的不同之处中的一者是图10a的alu 1018a包含耦合于图10a的脉冲产生器1050输入与输出之间以实施旁路模式的旁路开关1074。旁路模式的原因是在各种实例中，脉冲产生器1050可能对vdd供应器中的噪声及/或接地中的噪声较敏感，这可能导致不想要的图像假影。因此，在过度噪声状况中，绕过脉冲产生器1050可为合意的。在操作中，当旁路开关1074闭合时，旁路模式被启用。当旁路模式启用时，前端锁存器启用信号lat_fe_en 1064基本上相同于或基本上等于比较器输出1016。当旁路开关1074断开时，旁路模式被停用。当旁路模式停用时，前端锁存器启用信号lat_fe_en 1064基本上相同于或基本上等于来自脉冲产生器1050的输出脉冲。
83.当旁路模式启用时副效应中的一者是前端锁存器级1052的多个触发器1052
‑
0到1052
‑
10中的每一者的时钟输入接收比较器输出1016，所述比较器输出保持为高直到斜坡信号(例如，214)的电压等于或小于列位线(例如，212)上的模拟图像数据信号的电压为止。因此，在前端锁存器级1052的多个触发器1052
‑
0到1052
‑
10中的每一者的时钟输入为高时，所述触发器的“q”输出保持对其相应“d”输入有响应或敏感，这将因此通常导致下游xor门及全加法器电路在经相位对准格雷码q_gc<10:0>1022继续计数或递增时不断双态切换。
84.然而，为了限制前端锁存器级1052的“q”输出的此不断双态切换的下游效应，alu1018a还包含耦合到前端锁存器级1052的输出及gc/二进制级1056的门控级1054。在操作中，门控级1054经配置以响应于数据锁存器启用信号lat_dat_en 1068或中间锁存器启用信号lat_int_en 1066而将gc/二进制级1056的输入耦合到前端锁存器级1052的输出。在图10a中所描绘的实例中，门控级1054包含or门1076，其具有经耦合以接收中间锁存器启用信号lat_int_en 1066的第一输入及经耦合以接收数据锁存器启用信号lat_dat_en 1068的第二输入。因此，门控级1054经配置以响应于or门的输出而将gc/二进制级1056的输入耦合到前端锁存器级1052的输出。
85.图10a中所描绘的实例还图解说明门控级1054还包含多个and门1054a
‑
0到1054a
‑
10。多个and门1054a
‑
0到1054a
‑
10中的每一者具有耦合到前端锁存器级1052的多个锁存器1052
‑
0到1052
‑
10中的相应一者的“q”输出的第一输入。多个and门1054a
‑
0到1054a
‑
10中的每一者具有耦合到or门1076的输出的第二输入。多个and门1054a
‑
0到1054a
‑
10中的每一者具有耦合到gc/二进制级1056的输入的输出。
86.继续所图解说明的实例，gc/二进制级1056经耦合以产生锁存于前端锁存器级1052中且通过门控级1054传递的经相位对准格雷码q_gc<10:0>1022信号值的二进制表示。在所图解说明的实例中，gc/二进制级1056包含多个xor门1056
‑
0到1056
‑
10，其中的每一者具有经耦合以产生对应二进制位的输出及经耦合以通过门控级1054接收前端锁存器级1052的多个触发器1052
‑
0到1052
‑
10的相应q输出的第一输入。另外，多个xor门1056
‑
0到1056
‑
9中的每一者具有经耦合以接收gc/二进制级1056的相邻较高位xor门的输出的第二输入。在所述实例中，与gc/二进制级1056的最高有效位对应的xor门1056
‑
10的第二输入经耦合以接收逻辑低电平(例如，“0”)。
87.在所述实例中，alu 1018a还包含中间锁存器级1058，其耦合到gc/二进制级1056的输出以响应于中间锁存器启用信号lat_int_en 1066而锁存在前端锁存器级1052中锁存的经相位对准格雷码q_gc<10:0>1022信号值的二进制表示。在所图解说明的实例中，中间锁存器级1058包含多个触发器1056
‑
0到1056
‑
10，其中的每一者具有经耦合以从gc/二进制级1056的相应xor门接收相应位的数据输入d。另外，多个触发器1056
‑
0到1056
‑
10中的每一者包含经耦合以接收中间锁存器启用信号lat_int_en 1066的时钟输入。
88.由于alu 1018a还经耦合以对两个经锁存的经相位对准11位格雷码q_gc<10:0>1022信号值执行相关双取样(cds)操作，因此在所图解说明的实例中，alu 1018a还包含全加法器级1060，其包含多个全加法器1060
‑
0到1060
‑
10，所述多个全加法器中的每一者具有耦合到gc/二进制级1056的输出的第一输入“a”、耦合到中间锁存器级1058的反相输出“qb”的第二输入“b”，及经耦合以接收逻辑高进位值的第三输入“ci”。如此，应了解，加法器级1060经耦合以产生表示“a”输入处的gc/二进制级1056的输出与等效于在“b”输入处接收的锁存在中间锁存器级1058中的经相位对准gc输出的二进制表示的2的补数的和的输出“s”以确定shs与shr取样之间的差。根据本发明的教示，gc/二进制级1056的输出与锁存于中间锁存器级1058中的经相位对准gc输出的二进制表示之间的差是相应数字图像数据信号的cds表示且在全加法器级1060的“s”输出处产生。
89.继续所图解说明的实例，alu 1018a还包括耦合于加法器级1060与alu 1018a的alu输出之间的数据锁存器级1062。在操作中，数据锁存器级1062经耦合以响应于数据锁存器启用信号lata_dat_en 1068而锁存加法器级1060的输出。在所图解说明的实例中，数据锁存器级1062包含多个触发器1062
‑
0到1062
‑
10，其中的每一者具有经耦合以从全加法器全加法器级1060接收相应输出位“s”的数据输入d。另外，多个触发器1062
‑
0到1062
‑
10中的每一者包含经耦合以接收数据锁存器启用信号lat_dat_en 1068的时钟输入。
90.在所描绘的实例中，多个传输门1070
‑
0到1070
‑
10耦合于多个触发器1062
‑
0到1062
‑
10的相应“q”输出与alu输出之间。在一个实例中，alu输出耦合到全局读取位线。在一个实例中，alu输出经由移位寄存器读出耦合到全局读取位线，例如上文图2中所图解说明及描述。
91.图10b图解说明根据本发明的教示的多个算数逻辑单元1018b中的一者的再一实例。应了解，图10b的alu 1018b可为图10a的alu 1018a或图8的alu 818的另一实例或者图6的alu 618的另一实例或者如图2中所展示的多个列alu 218中的一者的另一实例，且上文所描述的类似命名及编号的元件在下文类似地耦合及起作用。还应了解，图10b的alu 1018b与图10a的alu 1018a或图8的alu 818或者图6的alu 618共享许多类似之处。
92.例如，如图10b中所展示，alu 1018b包含前端锁存器级1052，其经耦合以响应于比较器输出1016而接收且锁存经相位对准格雷码q_gc<10:0>1022信号值。在所图解说明的实例中，前端锁存器级1052包含多个触发器1052
‑
0到1052
‑
10，其中的每一者具有经耦合以接收经相位对准格雷码q_gc<10:0>1022的相应位的数据输入d。在所述实例中，前端锁存器级1052经耦合以响应于前端锁存器启用信号lat_fe_en 1064而锁存经相位对准格雷码q_gc<10:0>1022，所述前端锁存器启用信号响应于来自列的相应比较器(例如，比较器216)的比较器输出1016。
93.在图10b中所展示的实例中，脉冲产生器1050经耦合以响应于比较器输出1016中的下降沿的到来而产生前端锁存器启用信号lat_fe_en 1064。在一个实例中，前端锁存器启用信号lat_fe_en 1064的脉冲耦合到前端锁存器级1052的多个触发器1052
‑
0到1052
‑
10中的每一者的时钟输入。旁路开关1074耦合于图10b的脉冲产生器1050的输入与输出之间以实施旁路模式。在操作中，当旁路开关1074闭合时，旁路模式被启用。在旁路模式启用时，前端锁存器启用信号lat_fe_en 1064基本上相同于或基本上等于比较器输出1016。当旁路开关1074断开时，旁路模式被停用。当旁路模式停用时，前端锁存器启用信号lat_fe_en 1064基本上相同于或基本上等于来自脉冲产生器1050的输出脉冲。
94.在所描绘的实例中，alu 1018b还包含门控级1054，其耦合到前端锁存器级1052的输出及gc/二进制级1056。在操作中，门控级1054经配置以响应于数据锁存器启用信号lat_dat_en 1068或中间锁存器启用信号lat_int_en 1066而将gc/二进制级1056的输入耦合到前端锁存器级1052的输出。在图10b中所描绘的实例中，门控级1054包含or门1076，其具有经耦合以接收中间锁存器启用信号lat_int_en 1066的第一输入及经耦合以接收数据锁存器启用信号lat_dat_en 1068的第二输入。因此，门控级1054经配置以响应于or门的输出而将gc/二进制级1056的输入耦合到前端锁存器级1052的输出。
95.图10b的alu 1018b与图10a的alu 1018a之间的不同之处中的一者是在图10b的alu 1018b中，门控级1054包含多个门控锁存器1054b
‑
0到1054b
‑
10而非多个and门1054a
‑
0到1054a
‑
10。多个门控锁存器1054b
‑
0到1054b
‑
10中的每一者具有耦合到前端锁存器级1052的多个锁存器1052
‑
0到1052
‑
10中的相应一者的“q”输出的数据输入。多个门控锁存器1054b
‑
0到1054b
‑
10中的每一者具有耦合到or门1076的输出的时钟输入。多个门控锁存器1054b
‑
0到1054b
‑
10中的每一者具有耦合到gc/二进制级1056的输入的“q”输出。
96.继续所图解说明的实例，gc/二进制级1056经耦合以产生锁存于前端锁存器级1052中且通过门控级1054传递的经相位对准格雷码q_gc<10:0>1022信号值的二进制表示。在所图解说明的实例中，gc/二进制级1056包含多个xor门1056
‑
0到1056
‑
10，其中的每一者具有经耦合以产生对应二进制位的输出及经耦合以通过门控级1054接收前端锁存器级1052的多个触发器1052
‑
0到1052
‑
10的相应q输出的第一输入。另外，多个xor门1056
‑
0到1056
‑
9中的每一者具有经耦合以接收gc/二进制级1056的相邻较高位xor门的输出的第二输入。在所述实例中，与gc/二进制级1056的最高有效位对应的xor门1056
‑
10的第二输入经耦合以接收逻辑低电平(例如，“0”)。
97.在所述实例中，alu 1018b还包含中间锁存器级1058，其耦合到gc/二进制级1056的输出以响应于中间锁存器启用信号lat_int_en 1066而锁存在前端锁存器级1052中锁存的经相位对准格雷码q_gc<10:0>1022信号值的二进制表示。在所图解说明的实例中，中间
锁存器级1058包含多个触发器1056
‑
0到1056
‑
10，其中的每一者具有经耦合以从gc/二进制级1056的相应xor门接收相应位的数据输入d。另外，多个触发器1056
‑
0到1056
‑
10中的每一者包含经耦合以接收中间锁存器启用信号lat_int_en 1066的时钟输入。
98.由于alu 1018b还经耦合以对两个经锁存的经相位对准11位格雷码q_gc<10:0>1022信号值执行相关双取样(cds)操作，因此在所图解说明的实例中，alu 1018b还包含全加法器级1060，其包含多个全加法器1060
‑
0到1060
‑
10，所述多个全加法器中的每一者具有耦合到gc/二进制级1056的输出的第一输入“a”、耦合到中间锁存器级1058的反相输出“qb”的第二输入“b”，及经耦合以接收逻辑高进位值的第三输入“ci”。如此，应了解，加法器级1060经耦合以产生表示“a”输入处的gc/二进制级1056的输出与等效于在“b”输入处接收的锁存于中间锁存器级1058中的经相位对准gc输出的二进制表示的2的补数的和的输出“s”以确定shs与shr取样之间的差。根据本发明的教示，gc/二进制级1056的输出与锁存于中间锁存器级1058中的经相位对准gc输出的二进制表示之间的差是相应数字图像数据信号的cds表示且在全加法器级1060的“s”输出处产生。
99.继续所图解说明的实例，alu 1018b还包括耦合于加法器级1060与alu 1018b的alu输出之间的数据锁存器级1062。在操作中，数据锁存器级1062经耦合以响应于数据锁存器启用信号lata_dat_en 1068而锁存加法器级1060的输出。在所图解说明的实例中，数据锁存器级1062包含多个触发器1062
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0到1062
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10，其中的每一者具有经耦合以从全加法器全加法器级1060接收相应输出位“s”的数据输入d。另外，多个触发器1062
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0到1062
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10中的每一者包含经耦合以接收数据锁存器启用信号lat_dat_en 1068的时钟输入。
100.在所描绘的实例中，多个传输门1070
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0到1070
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10耦合于多个触发器1062
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0到1062
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10的相应“q”输出与alu输出之间。在一个实例中，alu输出耦合到全局读取位线。在一个实例中，alu输出经由移位寄存器读出耦合到全局读取位线，例如上文图2中所图解说明及描述。
101.图11展示图解说明根据本发明的教示的算数逻辑单元的又一些实例中的信号之间的相对关系的时序图的实例。应了解，图11中所图解说明的实例信号还可为与相关联于如图3中所展示的格雷码产生器320的实例信号交互的图10a的alu 1018a中或图10b的alu 1018b中或与如图2中所展示的格雷码产生器220交互的多个列alu 218中所图解说明的实例，且上文所提及的类似命名及编号的元件可因此在下文类似地耦合及起作用。
102.如上文所论述，图10a的alu 1018a或图10b的alu 1018b与图8的alu 818或图6的alu 618之间的一个不同之处是图10a的alu 1018a或图10b的alu 1018b包含旁路模式及门控级1054。因此，当旁路模式启用时，在比较器输出为高时，前端锁存器级1052的“q”输出双态切换，这利用门控级1054得以解决。
103.为了图解说明，图11展示alu 1018a及/或alu 1018b执行第一行(例如，行0)及然后第二行(例如，行1)的读出的实例。针对每一行，执行来自每一列位线(例如，212)的模拟图像数据的两次取样。第一取样是来自图像传感器的行0的复位(shr)值的取样与保持。如所展示，在adc启用信号1114被脉冲化为高时执行shr值的模/数转换(adc)。此时，在所述实例中，在adc启用信号1114为高时，斜坡信号(例如，214)开始斜降。在斜坡信号214斜降时，经相位对准格雷码产生器(例如，320)使经相位对准格雷码输出(例如，322)递增。如所论述，在斜坡信号214的电压仍大于列位线212上的模拟图像数据的电压时，经相位对准格雷
码输出(例如，q_gc<10:0>1022)继续双态切换或递增。图11展示当脉冲产生器1050处于旁路模式中(例如，旁路开关1074闭合)时，前端锁存器启用信号lat_fe_en 1164a基本上等于比较器输出1116，且当脉冲产生器1050不处于旁路模式中(例如，旁路开关1074断开)时，前端锁存器启用信号lat_fe_en 1164a基本上等于脉冲产生器1150的输出脉冲。
104.继续所述实例，当比较器(例如，216)检测到斜坡信号214的电压等于或下降到低于列位线212上的模拟图像数据的电压时，比较器输出信号1116具有下降沿，这在处于旁路模式中时致使前端锁存器启用信号lat_fe_en 1164a具有对应下降沿或在不处于旁路模式中时致使前端锁存器启用信号lat_fe_en 1164b脉冲化，这两种情况均致使前端锁存器级(例如，1052)对经相位对准格雷码输出(例如，q_gc<10:0>1022)进行取样与保持或锁存。在adc启用信号1114脉冲化已发生且adc启用信号1114下降到低值时，中间锁存器启用信号lat_int_en 1166脉冲化，这致使门控级1054将前端锁存器级1052的输出传递到格雷码/二进制级1056。另外，中间锁存器启用信号lat_int_en 1166脉冲致使中间锁存器级(例如，1058)锁存从前端锁存器级1052接收的经相位对准格雷码q_gc<10:0>1022信号值的在格雷码/二进制级1056中的二进制表示。因此，shr取样值的二进制表示在此时锁存于中间锁存器级(例如，1058)中。
105.在shr取样值的二进制表示被锁存之后，执行来自图像传感器的行0的信号(shs)值的取样与保持。如所展示，在adc启用信号1114再次被脉冲化为高时执行shs值的adc。此时，在adc启用信号1114为高时，斜坡信号(例如，214)再次开始斜降。在斜坡信号214斜降时，经相位对准格雷码产生器(例如，320)再次使经相位对准格雷码输出(例如，322)递增。如先前所论述，在斜坡信号214的电压仍大于列位线212上的模拟图像数据的电压时，经相位对准格雷码输出(例如，q_gc<10:0>1022)再次继续双态切换或递增。图11再次展示当脉冲产生器1050处于旁路模式中(例如，旁路开关1074闭合)时，前端锁存器启用信号lat_fe_en 1164a基本上等于比较器输出1116，且当脉冲产生器1050不处于旁路模式中(例如，旁路开关1074断开)时，前端锁存器启用信号lat_fe_en 1164a基本上等于脉冲产生器1150的输出脉冲。
106.继续所述实例，当比较器(例如，216)检测到斜坡信号214的电压等于或下降到低于列位线212上的模拟图像数据的电压时，比较器输出信号1116具有下降沿，这在处于旁路模式中时致使前端锁存器启用信号lat_fe_en 1164a具有对应下降沿或在不处于旁路模式中时致使前端锁存器启用信号lat_fe_en 1164b脉冲化，这两种情况均再次致使前端锁存器级(例如，1052)对经相位对准格雷码输出(例如，q_gc<10:0>1022)进行取样与保持或锁存。
107.在第二adc启用信号1114脉冲化已发生且adc启用信号1114第二次下降到低值之后，数据锁存器启用信号lat_data_en 1168脉冲化，这致使门控级1054将前端锁存器级1052的输出传递到格雷码/二进制级1056。此时，全加法器级1060的“a”输入因此现在经耦合以接收来自前端锁存器级1052的经相位对准格雷码q_gc<10:0>1022信号值的在格雷码/二进制级1056中的二进制表示(其现在表示shs值)，而全加法器级1060的“b”输入及进位输入“ci”经耦合以接收来自中间锁存器级1058的经相位对准格雷码q_gc<10:0>1022信号值的2的补数或负二进制表示(其表示shr值)。如此，全加法器级1060的“s”输出产生所述两个值之间的差，且来自行0的列位线212的图像数据的数字或二进制表示的经规范化cds值然
后准备好从全加法器级1060的输出读出。数据锁存器启用信号lat_dat_en 1168脉冲还致使数据锁存器级(例如，1062)锁存来自全加法器级1060的输出的图像数据的数字或二进制表示的经规范化cds值。
108.如此，接下来，移位寄存器读取启用信号1124被脉冲化，从而允许通过移位寄存器读出(例如，224)从alu 1018a或alu 1018b读出图像数据的数字或二进制表示的经规范化cds值。
109.接下来，下一行(例如，行1)的读出可开始，且针对行1重复上文关于行0所描述的过程。应注意，在移位寄存器读取启用信号1124为高时指示允许行0的读出时间的周期。应注意，在图11中所展示的实例中，在包含数据锁存器级1062的情况下，移位寄存器读取启用信号1124为高以允许读出经数字化行0图像数据的可用时间与在读出行1图像数据期间可发生adc操作的时间具有至少一些重叠。
110.包含发明摘要中所描述的内容的本发明的所图解说明的实例的以上说明并非打算是穷尽性的或将本发明限制于所揭示的精确形式。虽然出于说明性目的而在本文中描述了本发明的特定实例，但如相关领域的技术人员将认识到，可在本发明的范围内做出各种修改。
111.可鉴于以上详细说明对本发明做出这些修改。所附权利要求书中所使用的术语不应理解为将本发明限制于本说明书中所揭示的特定实例。而是，本发明的范围将完全由所附权利要求书来确定，所述权利要求书将根据所创建的权利要求解释原则来加以理解。