包括发送器和接收器的半导体系统的制作方法

包括发送器和接收器的半导体系统
1.相关申请的交叉引用
2.本技术要求2020年4月21日提交于韩国知识产权局的韩国专利申请no.10
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2020
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0048118的优先权，该申请的公开内容整体以引用方式并入本文中。
技术领域
3.本文所描述的发明构思的示例实施例涉及收发器，并且更具体地，涉及向通道发送信号的发送器、从通道接收信号的接收器、和/或包括该发送器和接收器的半导体系统。


背景技术：

4.在高速并行数据接口中，可通过通道并行发送数据比特。当通过诸如同轴线缆或印刷电路板(pcb)迹线的通道发送信号时，数据可能转变(transition)。该转变影响相邻通道，发生阻碍相邻通道的数据传输的串扰现象。
5.具体地，随着半导体装置和系统高度集成，通道之间的距离可减小，并且串扰影响可增加。因此，需要减小通道之间的串扰影响。


技术实现要素：

6.本发明构思的示例实施例提供一种向通道发送信号的发送器、从通道接收信号的接收器和/或包括该发送器和接收器的半导体系统，因此减小通道之间的串扰。
7.根据一些示例实施例，一种向通道并行输出发送信号的发送器包括编码器和发送接口电路。编码器接收具有目标逻辑值的数据比特，基于数据比特的数量来生成转换比特，转换比特的数量大于数据比特的数量，检测转换比特的风险图案以生成检测数据，并且基于检测数据将风险图案转换为替换图案以生成码比特，码比特的数量等于转换比特的数量。发送接口电路将码比特转换为发送信号。
8.根据一些示例实施例，一种从通道并行接收接收信号的接收器包括接收接口电路和解码器。接收接口电路将接收信号转换为码比特。解码器基于码比特的图案来生成检测数据，基于检测数据将码比特的至少一部分转换为风险图案以生成转换比特，并且将转换比特转换为数据比特，数据比特的数量小于转换比特的数量。分别与顺序地布置的4个通道对应的转换比特具有在风险图案中具有目标逻辑值的3个或更多个转换比特。
9.根据一些示例实施例，一种半导体系统包括发送器、通道单元和接收器。发送器基于数据比特当中各自具有目标逻辑值的数据比特的数量来生成转换比特，转换比特的数量大于数据比特的数量，并且当转换比特具有风险图案时将风险图案转换为替换图案以生成码比特。通道单元包括通道，通道的数量等于码比特的数量，并且被配置为接收基于码比特生成的信号。接收器通过通道单元接收信号，将信号转换为码比特，并且将码比特转换为数据比特。
附图说明
10.通过参照附图详细描述本发明构思的示例实施例，本发明构思的以上和其它目的和特征将变得显而易见。
11.图1是根据本发明构思的一些示例实施例的半导体系统的框图。
12.图2是图1的编码器的示例性框图。
13.图3是用于描述图1和图2中描述的转变和串扰的示图。
14.图4是用于描述图2的编码器如何将数据比特转换为转换比特的示图。
15.图5和图6是图2的第一转换电路的一部分的示例性逻辑电路图。
16.图7和图8是图2的图案检测电路的一部分的示例性逻辑电路图。
17.图9是图2的第二转换电路的示例性逻辑电路图。
18.图10是图2的第三转换电路的一部分的示例性逻辑电路图。
19.图11是图1的解码器的示例性框图。
20.图12是图11的第一转换电路的一部分的示例性逻辑电路图。
21.图13是图11的检测比特生成电路的示例性逻辑电路图。
22.图14是图11的第二转换电路的示例性逻辑电路图。
23.图15是图11的第三转换电路的示例性逻辑电路图。
24.图16是示出在图1的半导体系统中与一个通道对应的系统的框图。
25.图17至图20是应用了参照图1至图16描述的编码器和解码器的电子装置的示例性示图。
具体实施方式
26.下面，将参照附图清楚地详细描述本发明构思的示例实施例，使得本领域普通技术人员能够实现本发明构思的示例实施例。
27.图1是根据本发明构思的一些示例实施例的半导体系统的框图。参照图1，半导体系统100包括发送器110、接收器120和/或通道130。半导体系统100可通过通道130并行传送数据或信号。
28.发送器110、接收器120或其它组件和子组件(例如，编码器111、解码器121等)可包括：诸如包括逻辑电路的硬件的处理电路系统；诸如执行软件的处理器的硬件/软件组合；或它们的组合。例如，更具体地，处理电路系统可包括但不限于中央处理单元(cpu)、算术逻辑单元(alu)、数字信号处理器、微计算机、现场可编程门阵列(fpga)、片上系统(soc)、可编程逻辑单元、微处理器、专用集成电路(asic)等。
29.发送器110可向通道130并行发送信号。发送器110可基于数据比特来生成要发送的信号。当信号并行输出到通道130时，由于信号，可能在通道130处发生转变。例如，在与目标通道相邻的通道处发生转变的情况下，可能阻碍目标通道的信号传输。这种现象可被称为“串扰”。为了减少串扰的发生，发送器110可包括编码器111。
30.编码器111可接收数据比特并且可将数据比特编码为码比特。当传输比特的逻辑值为“1”时，可能发生传输比特的转变，从而影响相邻通道。因此，编码器111可基于数据比特当中各自具有逻辑值“1”的比特的数量以及数据比特处的逻辑值“1”的图案来生成码比特。码比特的数量可多于数据比特的数量。然而，在码比特处可能没有找到导致串扰的图
案。发送器110可将码比特转换为发送信号并且可将发送信号输出到通道130。稍后将更充分地描述编码器111。
31.接收器120可从通道130并行接收信号。接收器120可将接收的信号转换为码比特。接收器120可将码比特恢复为数据比特。为此，接收器120可包括解码器121。解码器121可接收码比特并且可将码比特解码为数据比特。稍后将更充分地描述解码器121。
32.通道130可以是物理连接或电连接发送器110和接收器120的路径。例如，可使用印刷电路板(pcb)的迹线或同轴线缆来实现通道130。当通过通道130传送信号时，信号可能导致转变。例如，当通过通道130传送与逻辑值“1”对应的信号时，可能导致上升沿或下降沿。在一些示例实施例中，在与发生转变的通道相邻的通道处可能发生串扰。根据本发明构思，通道130接收的信号可基于码比特来生成以用于减少串扰。下面将描述用于减少串扰的编码/解码。
33.图2是图1的编码器的示例性框图。图2的编码器111可将8个数据比特d[7:0]编码为10个码比特c[9:0]。在一些示例实施例中，图1的通道130的数量可为“10”。参照图2，编码器111可包括第一映射器112和第二映射器115。
[0034]
第一映射器112可基于数据比特d[7:0]来生成转换比特s[9:0]和检测比特t1和t2。第一映射器112可包括用于生成转换比特s[9:0]的第一转换电路113以及用于生成检测比特t1和t2的图案检测电路114。
[0035]
第一转换电路113可基于数据比特d[7:0]当中各自具有导致转变的目标逻辑值(例如，逻辑值“1”)的比特的数量来生成转换比特s[9:0]。第一转换电路113可基于数据比特d[7:0]的第一部分数据比特d[7:4]中所包括的目标逻辑值的数量来生成第一部分转换比特s[9:5]。第一转换电路113可基于数据比特d[7:0]的第二部分数据比特d[3:0]中所包括的目标逻辑值的数量来生成第二部分转换比特s[4:0]。
[0036]
当第一部分数据比特d[7:4]中所包括的1的数量大于第一部分数据比特d[7:4]的总数的一半，即，为“3”或更大时，第一转换电路113可对第一部分数据比特d[7:4]的逻辑值取反。因此，1的数量可减少。第一部分转换比特s[9:5]中的s[8:5]可等于d[7:4]或d[7:4]的取反版本。第一部分转换比特s[9:5]中的s[9]可以是指示d[7:4]是否被取反的添加的比特。
[0037]
当第二部分数据比特d[3:0]中所包括的1的数量大于第二部分数据比特d[3:0]的总数的一半，即，为“3”或更大时，第一转换电路113可对第二部分数据比特d[3:0]的逻辑值取反。因此，1的数量可减少。第二部分转换比特s[4:0]中的s[4:1]可等于d[3:0]或d[3:0]的取反版本。第二部分转换比特s[4:0]中的s[0]可以是指示d[3:0]是否被取反的附加比特。
[0038]
图案检测电路114可检测包括在转换比特s[9:0]中的风险图案以生成第一检测比特t1和第二检测比特t2。这里，当从转换比特s[9:0]提取顺序地布置的4个比特时，风险图案可由包括三个或更多个1的图案定义。例如，“1101”、“1011”、“1110”、“0111”等可被定义为风险图案。换言之，三个或更多个1不需要是顺序的，仅需要4个顺序地布置的转换比特s[9:0]中有三个或更多个1。
[0039]
作为检测第一部分数据比特d[7:4]中所包括的1的数量是否为“2”并且风险图案是否存在于转换比特s[9:0]中的结果，图案检测电路114可生成第一检测比特t1。当第一部
分数据比特d[7:4]中所包括的1的数量为“2”时，在第一转换电路113的数据转换操作中不对逻辑值“1”取反。然而，当布置第一部分数据比特d[7:4]和第二部分数据比特d[3:0]时可找到风险图案。例如，当d[7:0]＝“00101100”时，第一检测比特t1可指示是否在第一部分数据比特d[7:4]处没有找到风险图案，而是在转换比特s[9:0]处找到风险图案。
[0040]
同样地，作为检测第二部分数据比特d[3:0]中所包括的1的数量是否为“2”并且风险图案是否存在于转换比特s[9:0]中的结果，图案检测电路114可生成第二检测比特t2。风险图案可不存在于第二部分数据比特d[3:0]，但是当布置第一部分数据比特d[7:4]和第二部分数据比特d[3:0]时可找到风险图案。例如，当d[7:0]＝“00110100”时，第二检测比特t2可指示是否在第二部分数据比特d[3:0]处没有找到风险图案，而是在转换比特s[9:0]处找到风险图案。
[0041]
第二映射器115可通过基于第一检测比特t1和第二检测比特t2去除存在于转换比特s[9:0]中的风险图案来生成码比特c[9:0]。第二映射器115可包括用于生成替换风险图案的替换图案的第二转换电路116以及用于生成码比特c[9:0]的第三转换电路117。
[0042]
第二转换电路116可基于转换比特s[9:0]生成替换比特e[8:1]。第二转换电路116可使用转换比特s[9:0]中的s[8:1]来生成替换比特e[8:1]。当转换比特s[9:0]中存在风险图案时，由第二转换电路116转换的替换比特e[8:1]可不具有风险图案。因此，替换比特e[8:1]中顺序地布置的4个比特当中各自具有逻辑值“1”的比特的数量小于“3”。该图案被定义为替换图案。
[0043]
第二转换电路116可基于第一检测比特t1和第二检测比特t2来生成第三检测比特t3。第三检测比特t3可指示是否在转换比特s[9:0]处找到风险图案。例如，可基于第一检测比特t1和第二检测比特t2的nor运算来生成第三检测比特t3。
[0044]
第三转换电路117可基于第三检测比特t3、转换比特s[9:0]和替换比特e[8:1]来生成码比特c[9:0]。当第三检测比特t3指示转换比特s[9:0]中存在风险图案时，转换比特s[9:0]中的s[8:1]可由替换比特e[8:1]替换。码比特c[9:0]可包括替换比特e[8:1]。可替代地，当第三检测比特t3指示风险图案不存在于转换比特s[9:0]时，码比特c[9:0]可与转换比特s[9:0]相同。因此，码比特c[9:0]可不包括导致转变的风险图案。
[0045]
图3是用于描述图1和图2中描述的转变和串扰的示图。参照图3，在转变项中，上升箭头指示上升沿，下降箭头指示下降沿。
[0046]
转变项指示彼此相邻的三个通道的状态。当比特的逻辑值为“0”时，在要被发送到图1的通道130的信号处不会发生转变。当比特的逻辑值为“1”时，在要被发送到图1的通道130的信号处可发生诸如上升沿或下降沿的转变。
[0047]
将描述由于在置于中心通道(以下称为“参考通道”)的相对侧的通道(以下称为“第一通道”和“第二通道”)处发生的转变而引起的串扰。当在第一通道和第二通道处没有发生转变时，不发生串扰。当在第一通道和第二通道之一处发生转变时，发生串扰。当在第一通道和第二通道处发生相同类型的转变时，发生严重串扰。当在第一通道和第二通道处发生不同类型的转变时，串扰被抵消。
[0048]
根据一些示例实施例的编码器111可使得三个相邻比特不具有逻辑值“1”，因此减少根据并行数据传输的串扰。另外，根据一些示例实施例的编码器111可去除其中四个相邻比特中的三个或更多个具有逻辑值“1”的风险图案，因此减少根据并行数据传输的串扰。
时，第四门g4输出“0”；否则，第四门g4输出“1”。
[0062]
第五门g5对d[1]的取反版本、d[2]的取反版本和d[3]执行nand运算。当d[1]、d[2]和d[3]分别为“0”、“0”和“1”时，第五门g5输出“0”；否则，第五门g5输出“1”。
[0063]
第六门g6对d[4]、d[6]和d[7]的取反版本执行nand运算。当d[4]、d[6]和d[7]分别为“1”、“1”和“0”时，第六门g6输出“0”；否则，第六门g6输出“1”。
[0064]
第七门g7对d[0]的取反版本、d[2]的取反版本和d[3]执行nand运算。当d[0]、d[2]和d[3]分别为“0”、“0”和“1”时，第七门g7输出“0”；否则，第七门g7输出“1”。
[0065]
第八门g8对d[3]的取反版本和d[5]的取反版本执行nand运算。当d[3]和d[5]分别为“0”和“0”时，第八门g8输出“0”；否则，第八门g8输出“1”。
[0066]
第九门g9对d[0]、d[1]和d[2]执行nand运算。当d[0]、d[1]和d[2]分别为“1”、“1”和“1”时，第九门g9输出“0”；否则，第九门g9输出“1”。
[0067]
第十门g10对d[5]、d[6]和d[7]的取反版本执行nand运算。当d[5]、d[6]和d[7]分别为“1”、“1”和“0”时，第十门g10输出“0”；否则，第十门g10输出“1”。
[0068]
第十一门g11对d[3]的取反版本和d[4]的取反版本执行nand运算。当d[3]和d[4]分别为“0”和“0”时，第十一门g11输出“0”；否则，第十一门g11输出“1”。
[0069]
第十二门g12对第一门g1的输出、d[6]和第二门g2的输出执行nor运算。当d[0:2]和d[4:7]分别为“001”和“1100”时，第十二门g12输出“1”；否则，第十二门g12输出“0”。
[0070]
第十三门g13对第二门g2的输出、d[6]和第三门g3的输出执行nor运算。当d[2:7]为“101100”时，第十三门g13输出“1”；否则，第十三门g13输出“0”。
[0071]
第十四门g14对第二门g2的输出、d[6]和第四门g4的输出执行nor运算。当d[2:7]为“011100”时，第十四门g14输出“1”；否则，第十四门g14输出“0”。
[0072]
第十五门g15对第五门g5的输出、d[5]和第六门g6的输出执行nor运算。当d[1:7]为“0011010”时，第十五门g15输出“1”；否则，第十五门g15输出“0”。
[0073]
第十六门g16对第六门g6的输出、d[5]和第七门g7的输出执行nor运算。当d[0]和d[2:7]分别为“0”和“011010”时，第十六门g16输出“1”；否则，第十六门g16输出“0”。
[0074]
第十七门g17对第六门g6的输出、第八门g8的输出和第九门g9的输出执行nor运算。当d[0:7]为“11101010”时，第十七门g17输出“1”；否则，第十七门g17输出“0”。
[0075]
第十八门g18对第七门g7的输出、d[4]和第十门g10的输出执行nor运算。当d[0]和d[2:7]分别为“0”和“010110”时，第十八门g18输出“1”；否则，第十八门g18输出“0”。
[0076]
第十九门g19对第五门g5的输出、d[4]和第十门g10的输出执行nor运算。当d[1:7]为“0010110”时，第十九门g19输出“1”；否则，第十九门g19输出“0”。
[0077]
第二十门g20对第十门g10的输出、第九门g9的输出和第十一门g11的输出执行nor运算。当d[0:7]为“11100110”时，第二十门g20输出“1”；否则，第二十门g20输出“0”。
[0078]
第二十一门g21对第十二门g12的输出、第十三门g13的输出和第十四门g14的输出执行nor运算。当d[0:7]为“001x1100”、“xx101100”或“xx011100”(x表示“0”或“1”)时，第二十一门g21输出“0”。
[0079]
第二十二门g22对第十五门g15的输出、第十六门g16的输出和第十七门g17的输出执行nor运算。当d[0:7]为“x0011010”、“0x011010”或“11101010”(x表示“0”或“1”)时，第二十二门g22输出“0”。
[0080]
第二十三门g23对第十八门g18的输出、第十九门g19的输出和第二十门g20的输出执行nor运算。当d[0:7]为“x010110”、“x0010110”或“11100110”(x表示“0”或“1”)时，第二十三门g23输出“0”。
[0081]
第二十四门g24对第二十一门g21的输出、第二十二门g22的输出和第二十三门g23的输出执行nand运算以输出第一检测比特t1。当d[0:7]对应于“001x1100”、“xx101100”、“xx011100”、“x0011010”、“0x011010”、“11101010”(s[1:8]＝“00011010”)、“0x010110”、“x0010110”或“11100110”(s[1:8]＝“00010110”)(x表示“0”或“1”)时，第二十四门g24输出“1”；当d[0:7]不对应于上述9个图案时，第二十四门g24输出“0”。即，第一检测比特t1可以是在转换比特s[9:0]具有风险图案的状态下检测其中第一部分数据比特d[7:4]中所包括的1的数量为“2”的图案的结果。
[0082]
图8是图2的图案检测电路的一部分的示例性逻辑电路图。图8中所示的图案检测电路114b可被理解为基于数据比特d[7:0]来生成第二检测比特t2的逻辑电路。参照图8，图案检测电路114b可包括第一门g1至第二十一门g21。
[0083]
第一门g1对d[0]的取反版本、d[2]和d[3]执行nand运算。当d[0]、d[2]和d[3]分别为“0”、“1”和“1”时，第一门g1输出“0”；否则，第一门g1输出“1”。
[0084]
第二门g2对d[4]和d[5]的取反版本执行nand运算。当d[4]和d[5]分别为“1”和“0”时，第二门g2输出“0”；否则，第二门g2输出“1”。
[0085]
第三门g3对d[4]的取反版本和d[5]执行nand运算。当d[4]和d[5]分别为“0”和“1”时，第三门g3输出“0”；否则，第三门g3输出“1”。
[0086]
第四门g4对d[0]的取反版本、d[1]和d[3]执行nand运算。当d[0]、d[1]和d[3]分别为“0”、“1”和“1”时，第四门g4输出“0”；否则，第四门g4输出“1”。
[0087]
第五门g5对d[2]的取反版本和d[6]的取反版本执行nand运算。当d[2]和d[6]分别为“0”和“0”时，第五门g5输出“0”；否则，第五门g5输出“1”。
[0088]
第六门g6对d[2]的取反版本、d[6]和d[7]执行nand运算。当d[2]、d[6]和d[7]分别为“0”、“1”和“1”时，第六门g6输出“0”；否则，第六门g6输出“1”。
[0089]
第七门g7对d[3]的取反版本和d[6]的取反版本执行nand运算。当d[3]和d[6]分别为“0”和“0”时，第七门g7输出“0”；否则，第七门g7输出“1”。
[0090]
第八门g8对d[3]的取反版本和d[7]的取反版本执行nand运算。当d[3]和d[7]分别为“0”和“0”时，第八门g8输出“0”；否则，第八门g8输出“1”。
[0091]
第九门g9对d[0]的取反版本、d[1]和d[2]执行nand运算。当d[0]、d[1]和d[2]分别为“0”、“1”和“1”时，第九门g9输出“0”；否则，第九门g9输出“1”。
[0092]
第十门g10对d[3]的取反版本、d[6]和d[7]执行nand运算。当d[3]、d[6]和d[7]分别为“0”、“1”和“1”时，第十门g10输出“0”；否则，第十门g10输出“1”。
[0093]
第十一门g11对第一门g1的输出、d[1]和第二门g2的输出执行nor运算。当d[0:5]为“001110”时，第十一门g11输出“1”；否则，第十一门g11输出“0”。
[0094]
第十二门g12对第一门g1的输出、d[1]和第三门g3的输出执行nor运算。当d[0:5]为“001101”时，第十二门g12输出“1”；否则，第十二门g12输出“0”。
[0095]
第十三门g13对第四门g4的输出、第二门g2的输出和第五门g5的输出执行nor运算。当d[0:6]为“0101100”时，第十三门g13输出“1”；否则，第十三门g13输出“0”。
[0096]
第十四门g14对第四门g4的输出、第三门g3的输出和第六门g6的输出执行nor运算。当d[0:7]为“01010111”时，第十四门g14输出“1”；否则，第十四门g14输出“0”。
[0097]
第十五门g15对第二门g2的输出、第七门g7的输出和第九门g9的输出执行nor运算。当d[0:6]为“0110100”时，第十五门g15输出“1”；否则，第十五门g15输出“0”。
[0098]
第十六门g16对第二门g2的输出、第八门g8的输出和第九门g9的输出执行nor运算。当d[0:5]为“011010”并且d[7]为“0”时，第十六门g16输出“1”；否则，第十六门g16输出“0”。
[0099]
第十七门g17对第九门g9的输出、第三门g3的输出和第十门g10的输出执行nor运算。当d[0:7]为“01100111”时，第十七门g17输出“1”；否则，第十七门g17输出“0”。
[0100]
第十八门g18对第十一门g11的输出和第十二门g12的输出执行nor运算。当d[0:7]为“001110xx”或“01010111”(x表示“0”或“1”)时，第十八门g18输出“0”。
[0101]
第十九门g19对第十三门g13的输出和第十四门g14的输出执行nor运算。当d[0:7]为“0101100x”或“001101xx”(x表示“0”或“1”)时，第十九门g19输出“0”。
[0102]
第二十门g20对第十五门g15的输出、第十六门g16的输出和第十七门g17的输出执行nor运算。当d[0:7]为“0110100x”、“011010x0”或“01100111”(x表示“0”或“1”)时，第二十门g20输出“0”。
[0103]
第二十一门g21对第十八门g18的输出、第十九门g19的输出和第二十门g20的输出执行nand运算以输出第二检测比特t2。当d[0:7]对应于“001110xx”、“001101xx”、“0101100x”、“01010111”(s[1:8]＝“01011000”)、“0110100x”、“011010x0”或“01100111”(s[1:8]＝“01101000”)(x表示“0”或“1”)时，第二十一门g21输出“1”；当d[0:7]不对应于上述7个图案时，第二十一门g21输出“0”。即，第二检测比特t2可以是在转换比特s[9:0]具有风险图案的状态下检测其中第二部分数据比特d[3:0]中所包括的1的数量为“2”的图案的结果。
[0104]
图9是图2的第二转换电路的一部分的示例性逻辑电路图。图9中所示的第二转换电路116可被理解为基于转换比特s[9:0]以及第一检测比特t1和第二检测比特t2来生成替换比特e[8:1]和第三检测比特t3的逻辑电路。参照图9，第二转换电路116可包括第一门g1至第二十三门g23。
[0105]
第一门g1对s[5]和s[6]执行nand运算。当s[5]和s[6]分别为“1”和“1”时，第一门g1输出“0”；否则，第一门g1输出“1”。
[0106]
第二门g2对s[3]和s[7]执行nand运算。当s[3]和s[7]分别为“1”和“1”时，第二门g2输出“0”；否则，第二门g2输出“1”。
[0107]
第三门g3对s[3]的取反版本和s[5]的取反版本执行nand运算。当s[3]和s[5]分别为“0”和“0”时，第三门g3输出“0”；否则，第三门g3输出“1”。
[0108]
第四门g4对s[3]的取反版本和s[7]执行nand运算。当s[3]和s[7]分别为“0”和“1”时，第四门g4输出“0”；否则，第四门g4输出“1”。
[0109]
第五门g5对s[4]的取反版本和s[6]执行nand运算。当s[4]和s[6]分别为“0”和“1”时，第五门g5输出“0”；否则，第五门g5输出“1”。
[0110]
第六门g6对s[4]、s[5]和s[6]执行nand运算。当s[4]、s[5]和s[6]分别为“1”、“1”和“1”时，第六门g6输出“0”；否则，第六门g6输出“1”。
[0111]
第七门g7对s[3]的取反版本、s[6]的取反版本和s[7]执行nand运算。当s[3]、s[6]和s[7]分别为“0”、“0”和“1”时，第七门g7输出“0”；否则，第七门g7输出“1”。
[0112]
第八门g8对s[3]的取反版本、s[6]的取反版本和s[7]的取反版本执行nand运算。当s[3]、s[6]和s[7]分别为“0”、“0”和“0”时，第八门g8输出“0”；否则，第八门g8输出“1”。
[0113]
第九门g9对s[2]的取反版本、s[3]和s[6]的取反版本执行nand运算。当s[2]、s[3]和s[6]分别为“0”、“1”和“0”时，第九门g9输出“0”；否则，第九门g9输出“1”。
[0114]
第十门g10对s[3]、s[4]和s[6]执行nand运算。当s[3]、s[4]和s[6]分别为“1”、“1”和“1”时，第十门g10输出“0”；否则，第十门g10输出“1”。
[0115]
第十一门g11对s[4]的取反版本和s[6]的取反版本执行nand运算。当s[4]和s[6]分别为“0”和“0”时，第十一门g11输出“0”；否则，第十一门g11输出“1”。
[0116]
第十二门g12对s[2]和s[7]执行nand运算。当s[2]和s[7]分别为“1”和“1”时，第十二门g12输出“0”；否则，第十二门g12输出“1”。
[0117]
第十三门g13对s[2]和s[6]执行nand运算。当s[2]和s[6]分别为“1”和“1”时，第十三门g13输出“0”；否则，第十三门g13输出“1”。
[0118]
第十四门g14对s[3]和s[5]的取反版本执行nand运算。当s[3]和s[5]分别为“1”和“0”时，第十四门g14输出“0”；否则，第十四门g14输出“1”。
[0119]
第十五门g15对第一检测比特t1和第二检测比特t2执行nor运算以输出第三检测比特t3。当第一检测比特t1和第二检测比特t2分别为“0”和“0”时，第十五门g15输出“1”；否则，第十五门g15输出“0”。即，当d[0:7]对应于“001x1100”、“xx101100”、“xx011100”、“x0011010”、“0x011010”、“11101010”、“0x010110”、“x0010110”、“11100110”、“001110xx”、“001101xx”、“0101100x”、“01010111”、“0110100x”、“011010x0”或“01100111”(x表示“0”或“1”)时，第三检测比特t3可具有逻辑值“0”，并且当d[0:7]不对应于上述图案时，第三检测比特t3可具有逻辑值“1”。上述图案被定义为上述风险图案。
[0120]
第十六门g16对第一门g1的输出和s[8]的取反版本执行nand运算以输出e[8]。当s[8]为“1”或者s[5]和s[6]分别为“1”和“1”时，e[8]为“1”。
[0121]
第十七门g17对第二门g2的输出和第三门g3的输出执行nand运算以输出e[7]。当s[3]和s[7]分别为“1”和“1”或者s[3]和s[5]分别为“0”和“0”时，e[7]为“1”。
[0122]
第十八门g18对第四门g4的输出和第五门g5的输出执行nand运算以输出e[6]。当s[3]和s[7]分别为“0”和“1”或者s[4]和s[6]分别为“0”和“1”时，e[6]为“1”。
[0123]
第十九门g19对第六门g6的输出和第七门g7的输出执行nand运算以输出e[5]。当s[4]、s[5]和s[6]分别为“1”、“1”和“1”或者s[3]、s[6]和s[7]分别为“0”、“0”和“1”时，e[5]为“1”。
[0124]
第二十门g20对第八门g8的输出和第九门g9的输出执行nand运算以输出e[4]。当s[3]、s[6]和s[7]分别为“0”、“0”和“0”或者s[2]、s[3]和s[6]分别为“0”、“1”和“0”时，e[4]为“1”。
[0125]
第二十一门g21对第八门g8的输出、第十门g10的输出和第十一门g11的输出执行nand运算以输出e[3]。当s[3]、s[6]和s[7]分别为“0”、“0”和“0”时，当s[3]、s[4]和s[6]为“1”、“1”和“1”时，或者当s[4]和s[6]分别为“0”和“0”时，e[3]为“1”。
[0126]
第二十二门g22对第十一门g11的输出、第十二门g12的输出和第十三门g13的输出
执行nand运算以输出e[2]。当s[4]和s[6]分别为“0”和“0”时，当s[2]和s[7]分别为“1”和“1”时，或者当s[2]和s[6]分别为“0”和“0”时，e[2]为“1”。
[0127]
第二十三门g23对第九门g9的输出、s[1]和第十四门g14的输出执行nand运算以输出e[1]。当s[3]、s[6]和s[7]分别为“0”、“0”和“0”时，当s[1]为“0”时，或者当s[3]和s[5]分别为“1”和“0”时，e[1]为“1”。
[0128]
当转换比特s[9:0]具有风险图案时，通过第二转换电路116生成的替换比特e[8:1]被转换为不具有风险图案。例如，当s[8:1]为“00101100”时，替换比特e[8:1]为“01000101”；当s[8:1]为“00111100”时，替换比特e[8:1]为“10010101”。即，当转换比特s[9:0]具有风险图案时，可生成替换比特e[8:1]，使得逻辑值“1”分散在比特之间。
[0129]
图10是图2的第三转换电路的一部分的示例性逻辑电路图。图10中所示的第三转换电路117可被理解为基于转换比特s[9:0]、替换比特e[8:1]以及第一检测比特t1、第二检测比特t2和第三检测比特t3来生成要被输出到通道130的码比特c[9:0]的逻辑电路。参照图10，第三转换电路117可包括第一门g1至第二十六门g26。
[0130]
第一门g1对第一检测比特t1和s[9]执行xnor运算以生成c[9]。当第一检测比特t1的逻辑值不同于s[9]的逻辑值时，c[9]为“0”。当数据比特d[0:7]对应于“001x1100”、“xx101100”、“xx011100”、“x0011010”、“0x011010”、“11101010”、“0x010110”、“x0010110”或“11100110”(x表示“0”或“1”)时，第一检测比特t1为“1”；否则，第一检测比特t1为“0”。因此，当d[0:7]具有上述图案时，c[9]与s[9]相同。在一些示例实施例中，由于第一部分数据比特d[7:4]中的两个比特为“1”，所以s[9]为“0”，并且c[9]为“0”。当d[0:7]不具有上述图案时，c[9]对应于s[9]的取反版本。
[0131]
第二门g2、第三门g3和第十九门g19生成c[8]。第二门g2对s[8]和第三检测比特t3的取反版本执行nor运算。第三门g3对e[8]和第三检测比特t3执行nor运算。第十九门g19对第二门g2的输出和第三门g3的输出执行nor运算。结果，当第三检测比特t3为“1”时，即，当不存在风险图案时，c[8]与s[8]相同。当第三检测比特t3为“0”时，即，当存在风险图案时，c[8]与e[8]相同。
[0132]
第四门g4、第五门g5和第二十门g20生成c[7]，并且第四门g4、第五门g5和第二十门g20的配置与第二门g2、第三门g3和第十九门g19的配置实质上相同。结果，当第三检测比特t3为“1”时，c[7]与s[7]相同。当第三检测比特t3为“0”时，c[7]与e[7]相同。
[0133]
第六门g6、第七门g7和第二十一门g21生成c[6]。结果，当第三检测比特t3为“1”时，c[6]与s[6]相同。当第三检测比特t3为“0”时，c[6]与e[6]相同。
[0134]
第八门g8、第九门g9和第二十二门g22生成c[5]。结果，当第三检测比特t3为“1”时，c[5]与s[5]相同。当第三检测比特t3为“0”时，c[5]与e[5]相同。
[0135]
第十门g10、第十一门g11和第二十三门g23生成c[4]。结果，当第三检测比特t3为“1”时，c[4]与s[4]相同。当第三检测比特t3为“0”时，c[4]与e[4]相同。
[0136]
第十二门g12、第十三门g13和第二十四门g24生成c[3]。结果，当第三检测比特t3为“1”时，c[3]与s[3]相同。当第三检测比特t3为“0”时，c[3]与e[3]相同。
[0137]
第十四门g14、第十五门g15和第二十五门g25生成c[2]。结果，当第三检测比特t3为“1”时，c[2]与s[2]相同。当第三检测比特t3为“0”时，c[2]与e[2]相同。
[0138]
第十六门g16、第十七门g17和第二十六门g26生成c[1]。结果，当第三检测比特t3
为“1”时，c[1]与s[1]相同。当第三检测比特t3为“0”时，c[1]与e[1]相同。
[0139]
第十八门g18对第二检测比特t2和s[0]执行xnor运算以生成c[0]。当第二检测比特t2的逻辑值不同于s[0]的逻辑值时，c[0]为“0”。当数据比特d[0:7]对应于“001110xx”、“001101xx”、“0101100x”、“01010111”、“0110100x”、“011010x0”或“01100111”(x表示“0”或“1”)时，第二检测比特t2为“1”；否则，第二检测比特t2为“0”。因此，当d[0:7]具有上述图案时，c[0]与s[0]相同。在一些示例实施例中，由于第二部分数据比特d[3:0]中的两个比特为“1”，所以s[0]为“0”，并且c[0]为“0”。当d[0:7]不具有上述图案时，c[0]对应于s[0]的取反版本。
[0140]
图11是图1的解码器的示例性框图。图11的解码器121可将10个码比特c[9:0]解码为8个数据比特d[7:0]。在一些示例实施例中，图1的通道130的数量可为“10”。参照图11，解码器121包括第一解映射器122和第二解映射器125。
[0141]
第一解映射器122可基于码比特c[9:0]来生成替换比特de[8:1]以及检测比特ta和tb。第一解映射器122可包括用于生成替换比特de[8:1]的第一转换电路123以及用于生成检测比特ta和tb的检测比特生成电路124。
[0142]
第一转换电路123可基于码比特c[9:0]来生成替换比特de[8:1]。当转换比特s[9:0]中存在风险图案时，由上述编码器111将风险图案转换为替换图案。在一些示例实施例中，解码器121需要再次将替换图案转换为风险图案。第一转换电路123可生成替换比特de[8:1]，使得由替换图案生成的码比特c[9:0]被转换为转换比特s[9:0]。
[0143]
检测比特生成电路124可基于码比特c[9:0]的图案来生成第一检测比特ta和第二检测比特tb。检测比特生成电路124可基于码比特c[9:0]中的c[9:5]的图案来生成第一检测比特ta。检测比特生成电路124可基于码比特c[9:0]中的c[4:0]的图案来生成第二检测比特tb。第一检测比特ta和第二检测比特tb可用于确定码比特c[9:0]是否对应于在编码器111处替换风险图案的结果。
[0144]
第二解映射器125可基于码比特c[9:0]、替换比特de[8:1]以及第一检测比特ta和第二检测比特tb来生成数据比特d[7:0]。第二解映射器125可包括用于生成转换比特s[9:0]的第二转换电路126以及用于生成数据比特d[7:0]的第三转换电路127。
[0145]
第二转换电路126可基于码比特c[9:0]、替换比特de[8:1]以及第一检测比特ta和第二检测比特tb来生成转换比特s[9:0]。当第一检测比特ta和第二检测比特tb指示码比特c[9:0]对应于在编码器111处用替换图案替换风险图案的结果时，为了恢复数据比特d[7:0]，第二转换电路126可将替换图案转换为风险图案。当第一检测比特ta和第二检测比特tb指示码比特c[9:0]不对应于在编码器111处替换风险图案的结果时，第二转换电路126可不将替换比特de[8:1]应用于转换比特s[9:0]。
[0146]
第三转换电路127可将转换比特s[9:0]转换为数据比特d[7:0]。第三转换电路127可基于转换比特s[9:0]中的s[9]将s[8:5]转换为第一部分数据比特d[7:4]。第三转换电路127可基于转换比特s[9:0]中的s[0]将s[4:1]转换为第二部分数据比特d[3:0]。
[0147]
图12是图11的第一转换电路的一部分的示例性逻辑电路图。
[0148]
图12中所示的第一转换电路123可被理解为基于从通道130接收的码比特c[9:0]来生成第一替换比特至第八替换比特de[8:1]的逻辑电路。码比特c[9:0]对应于上述码比特c[9:0]。参照图12，第一转换电路123可包括第一门g1至第十八门g18。
[0149]
第一门g1对c[5]、c[6]和c[8]执行nor运算以生成de[8]。当c[8]、c[6]和c[5]分别为“0”、“0”和“0”时，de[8]为“1”。
[0150]
第二门g2和第十三门g13生成de[7]。第二门g2对c[8]的取反版本和c[6]执行nand运算。第十三门g13对第二门g2的输出和c[7]的取反版本执行nand运算。当c[8]和c[6]分别为“0”和“1”或者c[7]为“1”时，de[7]为“1”。
[0151]
第三门g3、第四门g4和第十四门g14生成de[6]。第三门g3对c[1]和c[3]执行nand运算。第四门g4对c[5]和c[6]执行xnor运算。第十四门g14对第三门g3的输出和第四门g4的输出执行nand运算。当c[3]和c[1]分别为“1”和“1”或者c[5]和c[6]不同时，de[6]为“1”。
[0152]
第五门g5、第六门g6和第十五门g15生成de[5]。第五门g5对c[7]的取反版本和c[3]的取反版本执行nand运算。第六门g6对c[6]的取反版本和c[1]的取反版本执行nand运算。第十五门g15对第五门g5的输出、c[4]的取反版本和第六门g6的输出执行nand运算。当c[7]和c[3]分别为“0”和“0”，c[4]为“1”，或者c[6]和c[1]分别为“0”和“0”时，de[5]为“1”。
[0153]
第七门g7、第八门g8和第十六门g16生成de[4]。第七门g7对c[8]的取反版本和c[3]的取反版本执行nand运算。第八门g8对c[6]的取反版本和c[2]的取反版本执行nand运算。第十六门g16对第七门g7的输出、c[5]的取反版本和第八门g8的输出执行nand运算。当c[8]和c[3]分别为“0”和“0”，c[5]为“1”，或者c[6]和c[2]分别为“0”和“0”时，de[4]为“1”。
[0154]
第九门g9、第十门g10和第十七门g17生成de[3]。第九门g9对c[8]和c[6]执行nand运算。第十门g10对c[4]和c[3]执行xnor运算。第十七门g17对第九门g9的输出和第十门g10的输出执行nand运算。当c[8]和c[6]分别为“1”和“1”或者c[4]和c[3]不同时，de[3]为“1”。
[0155]
第十一门g11和第十八门g18生成de[2]。第十一门g11对c[1]的取反版本和c[4]执行nand运算。第十八门g18对第十一门g11的输出和c[2]的取反版本执行nand运算。当c[1]和c[4]分别为“0”和“1”或者c[2]为“1”时，de[2]为“1”。
[0156]
第十二门g12对c[1]、c[3]和c[4]执行nor运算以生成de[1]。当c[1]、c[3]和c[4]分别为“0”、“0”和“0”时，de[1]为“1”。
[0157]
图13是图11的检测比特生成电路的示例性逻辑电路图。图13中所示的检测比特生成电路124可被理解为基于从通道130接收的码比特c[9:0]来生成第一检测比特ta和第二检测比特tb的逻辑电路。参照图13，检测比特生成电路124可包括第一门g1至第十门g10。
[0158]
第一门g1、第二门g2、第五门g5、第六门g6和第九门g9生成第一检测比特ta。第一门g1对c[7]和c[5]执行nor运算。第二门g2对c[6]和c[5]执行nor运算。第五门g5对c[6]的取反版本、第一门g1的输出和c[9]的取反版本执行nor运算。第六门g6对c[8]的取反版本、第二门g2的输出和c[9]的取反版本执行nor运算。第九门g9对第五门g5的输出和第六门g6的输出执行nand运算。当c[5]和c[7]分别为“0”和“0”，c[6]为“0”，c[8]为“0”，或者c[9]为“0”时，第一检测比特ta为“1”。
[0159]
第三门g3、第四门g4、第七门g7、第八门g8和第十门g10生成第二检测比特tb。第三门g3对c[4]和c[2]执行nor运算。第四门g4对c[4]和c[3]执行nor运算。第七门g7对c[3]的取反版本、第三门g3的输出和c[1]的取反版本执行nor运算。第八门g8对c[1]的取反版本、第四门g4的输出和c[0]的取反版本执行nor运算。第十门g10对第七门g7的输出和第八门g8的输出执行nand运算。当c[2]和c[4]分别为“0”和“0”，c[3]为“0”，c[1]为“0”，或者c[0]为“0”时，第二检测比特tb为“1”。
[0160]
图14是图11的第二转换电路的示例性逻辑电路图。图14中所示的第二转换电路126可被理解为基于码比特c[9:0]、替换比特de[8:1]以及第一检测比特ta和第二检测比特tb来生成转换比特s[9:0]的逻辑电路。转换比特s[9:0]对应于上述转换比特s[9:0]。参照图14，第二转换电路126可包括第一门g1至第三十门g30。
[0161]
第一门g1对第一检测比特ta和c[9]执行xnor运算以生成s[9]。当第一检测比特ta和c[9]不同时，s[9]为“0”；当第一检测比特ta和c[9]相同时，s[9]为“1”。
[0162]
第二门g2、第三门g3和第十五门g15生成s[8]。第二门g2对c[8]和第一检测比特ta的取反版本执行nor运算。第三门g3对de[8]和第一检测比特ta执行nor运算。第十五门g15对第二门g2的输出和第三门g3的输出执行nor运算。当第一检测比特ta为“1”时，s[8]与c[8]相同。当第一检测比特ta为“0”时，s[8]与de[8]相同。
[0163]
第四门g4、第五门g5和第十六门g16生成s[7]。第四门g4对c[7]和第一检测比特ta的取反版本执行nor运算。第五门g5对de[7]和第一检测比特ta执行nor运算。第十六门g16对第四门g4的输出和第五门g5的输出执行nor运算。当第一检测比特ta为“1”时，s[7]与c[7]相同。当第一检测比特ta为“0”时，s[7]与de[7]相同。
[0164]
第六门g6、第十七门g17、第十八门g18和第二十七门g27生成s[6]。第六门g6对第一检测比特ta和第二检测比特tb执行nand运算。第十七门g17对第六门g6的输出和c[6]执行nor运算。第十八门g18对第六门g6的输出的取反版本和de[6]执行nor运算。第二十七门g27对第十七门g17的输出和第十八门g18的输出执行nor运算。当第一检测比特ta和第二检测比特tb分别为“1”和“1”时，s[6]与c[6]相同；否则，s[6]与de[6]相同。
[0165]
第七门g7、第十九门g19、第二十门g20和第二十八门g28生成s[5]。第七门g7对第一检测比特ta和第二检测比特tb执行nand运算。第十九门g19对第七门g7的输出和c[5]执行nor运算。第二十门g20对第七门g7的输出的取反版本和de[5]执行nor运算。第二十八门g28对第十九门g19的输出和第二十门g20的输出执行nor运算。当第一检测比特ta和第二检测比特tb分别为“1”和“1”时，s[5]与c[5]相同；否则，s[5]与de[5]相同。
[0166]
第八门g8、第二十一门g21、第二十二门g22和第二十九门g29生成s[4]。第八门g8对第一检测比特ta和第二检测比特tb执行nand运算。第二十一门g21对第八门g8的输出和c[4]执行nor运算。第二十二门g22对第八门g8的输出的取反版本和de[4]执行nor运算。第二十九门g29对第二十一门g21的输出和第二十二门g22的输出执行nor运算。当第一检测比特ta和第二检测比特tb分别为“1”和“1”时，s[4]与c[4]相同；否则，s[4]与de[4]相同。
[0167]
第九门g9、第二十三门g23、第二十四门g24和第三十门g30生成s[3]。第九门g9对第一检测比特ta和第二检测比特tb执行nand运算。第二十三门g23对第九门g9的输出和c[3]执行nor运算。第二十四门g24对第九门g9的输出的取反版本和de[3]执行nor运算。第三十门g30对第二十三门g23的输出和第二十四门g24的输出执行nor运算。当第一检测比特ta和第二检测比特tb分别为“1”和“1”时，s[3]与c[3]相同；否则，s[3]与de[3]相同。
[0168]
第十门g10、第十一门g11和第二十五门g25生成s[2]。第十门g10对c[2]和第二检测比特tb的取反版本执行nor运算。第十一门g11对de[2]和第二检测比特tb执行nor运算。第二十五门g25对第十门g10的输出和第十一门g11的输出执行nor运算。当第二检测比特tb为“1”时，s[2]与c[2]相同。当第二检测比特tb为“0”时，s[2]与de[2]相同。
[0169]
第十二门g12、第十三门g13和第二十六门g26生成s[1]。第十二门g12对c[1]和第
二检测比特tb的取反版本执行nor运算。第十三门g13对de[1]和第二检测比特tb执行nor运算。第二十六门g26对第十二门g12的输出和第十三门g13的输出执行nor运算。当第二检测比特tb为“1”时，s[1]与c[1]相同。当第二检测比特tb为“0”时，s[1]与de[1]相同。
[0170]
第十四门g14对第二检测比特tb和c[0]执行xnor运算以生成s[0]。当第二检测比特tb和c[0]不同时，s[0]为“0”；当第二检测比特tb和c[0]相同时，s[0]为“1”。
[0171]
图15是图11的第三转换电路的示例性逻辑电路图。图15中所示的第三转换电路127可被理解为基于转换比特s[9:0]来生成数据比特d[7:0]的逻辑电路。数据比特d[7:0]对应于上述数据比特d[7:0]。参照图15，第三转换电路127可包括第一门g1至第八门g8。
[0172]
第一门g1对s[9]和s[8]执行xor运算以生成d[7]。第二门g2对s[9]和s[7]执行xor运算以生成d[6]。第三门g3对s[9]和s[6]执行xor运算以生成d[5]。第四门g4对s[9]和s[5]执行xor运算以生成d[4]。因此，当s[9]为“1”时，s[8:5]被取反；当s[9]为“0”时，s[8:5]不被取反。
[0173]
第五门g5对s[0]和s[4]执行xor运算以生成d[3]。第六门g6对s[0]和s[3]执行xor运算以生成d[2]。第七门g7对s[0]和s[2]执行xor运算以生成d[1]。第八门g8对s[0]和s[1]执行xor运算以生成d[0]。因此，当s[0]为“1”时，s[4:1]被取反；当s[0]为“0”时，s[4:1]不被取反。
[0174]
图16是示出图1的半导体系统中与一个通道对应的系统的框图。参照图16，半导体系统200包括编码器211、发送接口电路218、解码器221、接收接口电路228和通道230。编码器211对应于图1和图2的编码器111，解码器221对应于图1和图11的解码器121。
[0175]
如上所述，编码器211可将数据比特d[7:0]转换为码比特c[9:0]。码比特c[9:0]被转换为要通过发送接口电路218被发送到通道230的发送信号vt[9:0]。通道230可接收发送信号vt[9:0]中的一个，并且其余的发送信号由并行布置的其它通道接收。同样，发送接口电路218将码比特c[9:0]中的一个转换为发送信号，并且其余的码比特由并行布置的其它发送接口电路转换。
[0176]
发送接口电路218可包括xor门gt、延迟器219和发送驱动器td。可通过xor门gt和延迟器219检测当码比特c[9:0]的逻辑值为“1”时发生的转变。基于检测到转变，xor门gt可将与码比特c[9:0]对应的传输比特w[9:0]输出到发送驱动器td。发送驱动器td可将传输比特w[9:0]转换为能够通过通道230发送的发送信号vt[9:0]。
[0177]
接收接口电路228将通过通道230接收的接收信号vr[9:0]转换为码比特c[9:0]。接收接口电路228可包括xor门gt、延迟器229和接收驱动器rd。接收驱动器rd可将接收信号vr[9:0]转换为作为数字信号的接收比特z[9:0]。可通过xor门gt和延迟器219检测当接收比特z[9:0]的逻辑值为“1”时发生的转变。基于检测到转变，xor门gt可将码比特c[9:0]输出到解码器221。如上所述，解码器221将码比特c[9:0]转换为数据比特d[7:0]。
[0178]
图17是应用了参照图1至图16描述的编码器和解码器的电子装置的示例性示图。电子装置1000可被称为“计算系统”、“存储器系统”、“电子系统”或“通信系统”。电子装置1000可包括存储器模块1100和存储器控制器1300。尽管图17中未示出，电子装置1000还可包括设置有存储器模块1100和存储器控制器1300的基板以及安装有存储器模块1100的插槽。
[0179]
存储器模块1100可包括存储器装置1200。在电子装置1000中，存储器模块1100的
数量和附接到一个存储器模块1100的存储器装置1200的数量不限于图17的示例。存储器模块1100可以是遵循jedec(联合电子装置工程委员会)标准的双列直插存储器模块(dimm)。存储器模块1100可以是寄存dimm(rdimm)、负载减少dimm(lrdimm)、未缓冲dimm(udimm)、全缓冲dimm(fb
‑
dimm)、小外形dimm(so
‑
dimm)或任何其它存储器模块(例如，单列直插存储器模块(simm))。
[0180]
存储器装置1200可以是诸如双倍数据速率同步动态随机存取存储器(ddr sdram)、ddr2 sdram、ddr3 sdram、ddr4 sdram、ddr5 sdram、低功率双倍数据速率(lpddr)sdram、lpddr2 sdram、lpddr3 sdram、lpddr4 sdram、lpddr4x sdram、lpddr5 sdram、图形双倍数据速率同步图形随机存取存储器(gddr sgram)、gddr2 sgram、gddr3 sgram、gddr4 sgram、gddr5 sgram、gddr6 sgram等的各种dram装置。存储器装置1200可以是其中堆叠有dram裸片的存储器装置，诸如高带宽存储器(hbm)、hbm2、hbm3等。存储器装置1200可包括静态随机存取存储器(sram)装置、晶闸管ram(tram)装置、nand闪速存储器装置、nor闪速存储器装置、电阻ram(rram)、铁电ram(fram)、相变ram(pram)、磁性ram(mram)等。存储器装置1200的类型不限于上述类型，并且存储器装置1200可包括能够存储数据的任何装置。
[0181]
发送命令信号cmd/地址信号add和数据输入/输出信号dq的多条路径可插入在存储器模块1100和存储器控制器1300之间。多条路径可对应于图1的通道130。
[0182]
存储器装置1200可包括上述发送器110或接收器120中的至少一个。例如，存储器装置1200可使用接收器120从存储器控制器1300接收通过多条路径发送的命令信号cmd/地址信号add。例如，存储器装置1200可使用发送器110或接收器120中的至少一个通过多条路径发送或接收数据输入/输出信号dq。
[0183]
存储器控制器1300还可包括上述发送器110或接收器120中的至少一个。例如，存储器控制器1300可使用发送器110向多条路径发送命令信号cmd/地址信号add。例如，存储器控制器1300可使用发送器110或接收器120中的至少一个通过多条路径发送或接收数据输入/输出信号dq。
[0184]
图18是应用了参照图1至图16描述的编码器和解码器的电子装置的示例性示图。电子装置2000可包括存储器装置2200、片上系统(soc)2300和基板2400。
[0185]
存储器装置2200可包括在竖直方向上堆叠的存储器裸片2210和2220和缓冲器裸片2230。存储器装置2200可以是提供高带宽的高带宽存储器(hbm)装置。存储器装置2200可设置在基板2400的一个表面上，并且焊球或凸块可设置在存储器装置2200的一个表面上。存储器装置2200和基板2400可通过焊球或凸块电互连。
[0186]
硅通孔tsv可在存储器裸片2210和2220与缓冲器裸片2230之间提供物理路径或电路径。例如，硅通孔tsv可以矩阵的形式布置，并且布置硅通孔tsv的位置不限于图18的示例。
[0187]
存储器裸片2210可包括第一区域2211和第二区域2212。参照图17描述的存储器装置1200的组件可被置于第一区域2211中。硅通孔tsv可设置在第二区域2212中，并且用于通过硅通孔tsv发送或接收信号的电路可设置在第二区域2212中。例如，上述发送器110或接收器120中的至少一个可设置在第二区域2212中。存储器裸片2220可被实现为与存储器裸片2210实质上相同。
[0188]
缓冲器裸片2230(称为“芯裸片”或“逻辑裸片”)可包括第一区域2231和第二区域
2232。为了传送通过输入/输出路径发送的命令cmd、地址add和数据输入/输出信号dq，上述发送器110或接收器120中的至少一个可设置在第一区域2231中。另外，参照图17描述的存储器装置1200的组件可设置在第一区域2231中。硅通孔tsv可设置在第二区域2232中，并且用于通过硅通孔tsv发送或接收信号的电路可设置在第二区域2232中。
[0189]
soc 2300可设置在基板2400的一个表面上，并且焊球或凸块可设置在soc 2300的一个表面上。soc 2300和基板2400可通过焊球或凸块电互连。soc 2300可包括图17的存储器控制器1300的组件、处理器、片上存储器等。为了通过输入/输出路径发送或接收数据输入/输出信号dq，soc 2300可包括上述发送器110或接收器120中的至少一个。
[0190]
基板2400可在soc 2300与存储器装置2200之间提供输入/输出路径。例如，基板2400可包括印刷电路板、柔性电路板、陶瓷基板或中介层。在基板2400是中介层的情况下，基板2400可使用硅晶圆来实现。可在基板2400内实现多个输入/输出路径。
[0191]
图19是应用了参照图1至图16描述的编码器和解码器的电子装置的示例性示图。电子装置3000可利用可使用或支持移动工业处理器接口(mipi)联盟所提出的接口的电子装置来实现。例如，电子装置3000可以是(但不限于)服务器、计算机、智能电话、平板、个人数字助理(pda)、数字相机、便携式多媒体播放器(pmp)、可穿戴装置、物联网(iot)装置、移动装置等中的一种。
[0192]
电子装置3000可包括soc 3100和存储器装置3200。soc 3100可包括处理器3110、片上存储器3120和存储器控制器3130。soc 3100可被称为“应用处理器”。处理器3110可执行存储在片上存储器3120中的各种程序并且可控制存储器控制器3130。存储器控制器3130可包括图17的存储器控制器1300的组件。存储器装置3200可包括图17的存储器装置1200的组件。存储器控制器3130可将命令cmd、地址add和数据输入/输出信号dq发送到存储器装置3200。存储器装置3200可将数据输入/输出信号dq发送到存储器控制器3130。
[0193]
电子装置3000还可包括与soc 3100通信的显示器3400。soc 3100可遵照显示器串行接口(dsi)与dsi装置3410通信。光学解串器des可在dsi装置3410中实现。电子装置3000还可包括与soc 3100通信的图像传感器3500。soc 3100可遵照相机串行接口(csi)与csi装置3510通信。光学串行器ser可在csi装置3510中实现。
[0194]
电子装置3000还可包括与soc 3100通信的射频(rf)芯片3600。rf芯片3600可包括物理层3610、digrf从机3620和天线3630。例如，物理层3610和soc 3100可遵照mipi联盟所提出的digrf接口彼此交换数据。
[0195]
电子装置3000还可包括嵌入式/卡存储部3700。嵌入式/卡存储部3700可存储从soc 3100提供的数据。电子装置3000可通过全球微波接入互操作性(wimax)3810、无线局域网(wlan)3820、超宽带(uwb)3830等与外部系统通信。
[0196]
在一些示例实施例中，为了与电子装置3000的任何其它组件交换数据，电子装置3000的组件3100、3110、3120、3130、3200、3400、3410、3500、3510、3600、3610、3620、3630、3700、3810、3820和3830中的每一个可包括上述发送器110或接收器120中的至少一个。
[0197]
图20是应用了参照图1至图16描述的编码器和解码器的电子装置的示例性示图。电子装置4000可包括第一soc 4100和第二soc 4200。
[0198]
第一soc 4100和第二soc 4200可基于国际标准组织中所提出的开放系统互连(osi)7层结构彼此通信。例如，第一soc 4100和第二soc 4200中的每一个可包括应用层al、
表示层pl、会话层sl、传输层tl、网络层nl、数据链路层dl和物理层phy。
[0199]
第一soc 4100的层可与第二soc 4200的对应层物理地或逻辑地通信。第一soc 4100的应用层al、表示层pl、会话层sl、传输层tl、网络层nl、数据链路层dl和物理层phy可分别与第二soc 4200的应用层al、表示层pl、会话层sl、传输层tl、网络层nl、数据链路层dl和物理层phy逻辑地或物理地通信。
[0200]
在一些示例实施例中，第一soc 4100的物理层phy可包括接收器4110。接收器4110可以是上述接收器120。第二soc 4200的物理层phy可包括经由通道4300发送发送信号的发送器4210。发送器4210可以是上述发送器110。
[0201]
根据向通道发送信号的发送器、从通道接收信号的接收器以及包括发送器和接收器的半导体系统，信号可被编码或解码，使得并行信号的转变减少。因此，通道之间的串扰可减少。
[0202]
尽管参照其示例实施例描述了一些示例实施例，但对于本领域普通技术人员而言将显而易见的是，在不脱离所附权利要求中阐述的一些示例实施例的精神和范围的情况下，可对其进行各种改变和修改。