数据存储装置及其操作方法与流程

数据存储装置及其操作方法
1.相关申请的交叉引用
2.本技术要求于2020年4月9日向韩国知识产权局提交的、申请号为10-2020-0043401的韩国专利申请的优先权，该韩国专利申请通过引用整体并入本文。
技术领域
3.各个实施例涉及一种半导体集成装置，并且更特别地，涉及一种数据存储装置及其操作方法。


背景技术：

4.数据存储装置联接到主机，以响应于主机的请求而执行数据输入和输出操作。
5.可以通过垃圾收集来收集在将数据存储在数据存储装置中或从数据存储装置中删除数据时不可避免地浪费的垃圾。垃圾收集可能导致数据存储装置的内部写入操作。
6.随着与人工智能(ai)和大数据相关的工业的发展，已经积极进行对高性能数据中心的研究。数据中心可以被实施为使用由数据存储装置表示的硬件池来驱动大量的操作系统和/或应用程序。
7.已经引入了分区命名空间(zns)概念以提供高性能，而不会在多租户数据中心中的多个操作系统之间以及多个应用程序之间产生干扰。
8.根据zns概念，多个应用程序将数据顺序地存储在分别为其分配的分区中。分区可以是在物理上和逻辑上所划分的空间，并且可以收集类似的数据并将其顺序地存储在分区的每一个中，并以分区为单位对其进行擦除。因此，可以避免由于垃圾收集导致的性能劣化。
9.在zns型数据存储装置中，由主机提供的数据的大小即分区数据的大小可能是不同的。因此，需要一种能够根据主机的工作负载来灵活地写入数据的方法。


技术实现要素：

10.在本公开的实施例中，一种数据存储装置可以包括：存储装置，包括缓冲分区和数据分区；以及控制器，被配置成通过在存储装置的数据分区中分配至少一个分区命名空间(zns)来与存储装置交换数据，zns是在物理上和逻辑上进行划分并分配到主机中驱动的多个应用程序中的每一个的数据存储区域，其中该控制器被配置成：开放存储装置的缓冲分区中的一个或多个子缓冲分区；将从主机传输的写入数据划分成分别对应于一个或多个子缓冲分区的大小的一个或多个段；将写入数据的一个或多个段中的每一个缓冲在一个或多个子缓冲分区中的相应一个中；开放存储装置的数据分区中与写入数据的长度相对应的zns；并且将缓冲在一个或多个子缓冲分区中的一个或多个段的每一个迁移到开放的zns。
11.在本公开的实施例中，一种数据存储装置的操作方法，该数据存储装置包括控制器以及包括缓冲分区和数据分区的存储装置，该控制器被配置成通过在存储装置中分配至少一个分区命名空间(zns)来与存储装置交换数据，zns是在物理上和逻辑上进行划分并分
配到主机中驱动的多个应用程序中的每一个的数据存储区域，该方法包括：从主机接收包括应用程序的写入数据的写入请求；响应于写入请求，开放存储装置的缓冲分区中的一个或多个子缓冲分区；将写入数据划分成分别对应于一个或多个子缓冲分区的大小的一个或多个段；将写入数据的一个或多个段缓冲在一个或多个子缓冲分区中；开放存储装置的数据分区中与写入数据的长度相对应的zns；并且将缓冲在一个或多个子缓冲分区中的一个或多个段迁移到所开放的zns。
12.下面更详细地描述这些和其它特征、方面和实施例。
附图说明
13.从以下结合附图的详细描述中，将更清楚地理解本公开的主题的上述和其它方面、特征和优点，其中：
14.图1是示出根据本公开的实施例的数据存储装置的示图；
15.图2是示出根据本公开的实施例的存储装置的示图；
16.图3是示出根据本公开的实施例的控制器的示图；
17.图4是示出根据本公开的实施例的zns管理器的示图；
18.图5是说明根据本公开的实施例的分配缓冲分区的方法的概念示图；
19.图6是描述根据本公开的实施例的数据存储装置的操作方法的流程图；
20.图7是示出根据实施例的数据存储系统的示图；
21.图8是示出根据实施例的数据处理系统的示图；
22.图9是示出根据实施例的数据处理系统的示图；
23.图10是示出根据实施例的包括数据存储装置的网络系统的示图；并且
24.图11是示出根据实施例的数据存储装置中包括的非易失性存储器装置的框图。
具体实施方式
25.下面参照附图更详细地描述本发明的各个实施例。然而，本发明的特征和方面可以与本文所公开的不同地配置或布置。因此，本发明不限于所公开的实施例。相反，本发明涵盖落入权利要求范围内的任何所公开实施例的所有修改和变型。并且，在整个说明书中，对“实施例”等的参考不一定仅针对一个实施例，并且对任意这种短语的不同参考不一定针对相同的实施例。
26.图1是示出根据实施例的数据存储装置10的示图。
27.参照图1，数据存储装置10可以包括控制器110和存储装置120。
28.控制器110可以响应于驱动多个应用程序的主机(未示出)的请求来控制存储装置120。例如，控制器110可以根据响应于主机的写入请求而提供其自己的写入数据的多个应用程序中的每一个，通过将分区命名空间(zns)分配到存储装置120中，来控制待存储在存储装置120中的数据。控制器110可以响应于主机的读取请求来将写入在存储装置120中的数据提供到主机。在实施例中，控制器110可以包括zns管理器20。
29.zns可以是在物理上和逻辑上被划分为根据在主机中驱动的多个应用程序中的每一个来存储数据的区域。多个应用程序中的每一个可以将数据顺序地存储在为其分配的zns中。
30.存储装置120可以在控制器110的控制下存储数据或输出所存储的数据。存储装置120可以由易失性存储器装置或非易失性存储器装置配置。在实施例中，存储装置120可以使用从诸如以下的各种非易失性存储器装置之中选择的存储器装置来实施：电可擦除可编程只读存储器(eeprom)、nand闪速存储器、nor闪速存储器、相变随机存取存储器(pram)、电阻式ram(reram)、铁电ram(fram)和自旋转移力矩磁性ram(stt-mram)等。
31.存储装置120可以包括多个非易失性存储器装置(nvm)121至12n，非易失性存储器装置121至12n中的每一个可以包括多个管芯、多个芯片或多个封装，n是正整数。存储装置120可以具有根据编程方法而被配置成将1位数据存储在一个存储器单元中的单层单元(slc)结构，或被配置成将多位数据存储在一个存储器单元中的多层单元(xlc)结构。
32.图2是示出根据实施例的图1的非易失性存储器装置12n的示图。图1的存储装置120中的其它非易失性存储器装置中的每一个可以具有与图2所示的非易失性存储装置12n相同的配置。
33.参照图2，非易失性存储器装置12n可以包括多个管芯die-1至die-z，z是正整数。多个管芯die-1至die-z中的每一个可以包括多个平面p-1至p-x，x是正整数。
34.多个管芯die-1至die-z的每一个中包括的多个平面p-1至p-x可以通过y个通道ch1至chy和m个路径way1至waym输入和输出数据，y和m是正整数。图2示出了m(＝z/y)个路径共享一个通道ch，并且x个平面共享一个路径way。
35.多个平面p-1至p-x中的每一个可以包括多个存储块，并且存储块中的每一个可以包括多个页面。
36.图1的控制器110可以基于设定的标准将多个存储块分组为多个存储块组，并且响应于主机的写入请求将存储块组作为zns来管理。可以将在逻辑上和物理上划分的zns分配到提供写入数据的多个应用程序中的每一个，多个应用程序在主机中驱动。可以响应于主机的写入请求而生成根据多个应用程序而具有彼此相同的大小或具有彼此不同的大小的多个zns。
37.在实施例中，一个zns中包括的存储块可以以管芯交错方式或通道交错方式来同时访问。为了以管芯交错方式来操作存储装置120，控制器110可以通过选择在管芯die-1至die-z中的每一个的平面p-1至p-x中位于彼此相同的位置或地址偏移处或位于彼此不同的位置或地址偏移处的存储块来构成zns。
38.非易失性存储器装置12n可以被划分为从主机提供的写入数据待临时存储的缓冲分区1201和临时存储在缓冲分区1201中的写入数据待迁移到的数据分区1203。非易失性存储器装置12n可以包括用于诸如损耗均衡的内务操作的预留空间(op)区域。在实施例中，缓冲分区1201可以是非易失性存储器装置12n中的op区域的一部分。如图2所示，管芯die-1至die-z中的每一个包括缓冲分区1201的相应部分和数据分区1203的相应部分。
39.在实施例中，可以根据将1位数据存储在一个存储器单元中的slc方法或将例如2位或更多位数据的多位数据存储在一个存储器单元中的xlc方法来对缓冲分区1201进行编程。
40.在实施例中，可以根据将例如2位或更多位数据的多位数据存储在一个存储器单元中的xlc方法来对数据分区1203进行编程。
41.图3是示出根据实施例的图1的控制器110的示图。
42.参照图3，控制器110可以包括处理器111、主机接口(if)113、rom 1151、ram 1153、存储器接口(if)119和zns管理器20。
43.处理器111可以被配置为将对存储装置120执行读取操作或写入操作所需的各种控制信息传输到主机接口113、ram 1153、存储器接口119和zns管理器20。在实施例中，处理器111可以根据为执行数据存储装置10的各种操作提供的固件而操作。在实施例中，处理器111可以执行用于执行垃圾收集、地址映射、损耗均衡等以便管理存储装置120的闪存转换层(ftl)的功能，对从存储装置120读取的数据执行错误检查和校正(ecc)操作的功能，等等。
44.当从主机接收到写入命令和逻辑地址时，处理器111可以控制分配与逻辑地址相对应的物理地址并将写入数据写入对应于该物理地址的存储装置120的存储区域中的写入操作。
45.当从主机接收到读取命令和逻辑地址时，处理器111可以控制搜索与逻辑地址相对应的物理地址并从对应于该物理地址的存储装置120的存储区域中读出数据的读取操作。
46.主机接口113可以从主机接收请求和时钟信号，并且提供用于执行数据输入和输出的通信通道。特别地，主机接口113可以提供主机和数据存储装置10之间的物理连接。主机接口113可以根据主机的总线格式来提供数据存储装置10和主机之间的接口连接。主机的总线格式可以包括诸如以下的标准接口协议之中的至少一种：安全数字协议、通用串行总线(usb)协议、多媒体卡(mmc)协议、嵌入式mmc(emmc)协议、个人计算机存储卡国际协会(pcmcia)协议、并行高级技术附件(pata)协议、串行高级技术附件(sata)协议、小型计算机系统接口(scsi)协议、串列scsi(sas)协议、外围组件互连(pci)协议、高速pci(pci-e)协议、通用闪存(ufs)协议等。
47.执行控制器110的操作所需的程序代码，例如固件或软件，可以存储在rom 1151中，并且程序代码使用的代码数据等可以存储在rom1151中。
48.执行控制器110的操作所需的数据可以存储在ram 1153中，并且通过控制器110的操作而生成的数据可以存储在ram 1153中。
49.存储器接口119可以提供用于在控制器110和存储装置120之间的信号传输和接收的通信通道。存储器接口119可以在处理器111的控制下将数据写入存储装置120中。存储器接口119可以将从存储装置120读出的数据提供到主机。
50.zns管理器20可以响应于主机的写入请求而将(缓冲)写入数据临时存储在被分配为图2的缓冲分区1201的一部分的至少一个子缓冲分区中。在实施例中，可以将写入数据划分为一个或多个段，并且可以以写入数据段大小为单位分配缓冲分区1201的一个或多个子缓冲分区。例如，可以以段大小为单位将写入数据缓冲在一个或多个子缓冲分区中。当用于缓冲写入数据的一个或多个子缓冲分区关闭时，zns管理器20可以开放数据分区1203中与写入数据的大小相对应的zns，将缓冲分区1201的一个或多个子缓冲分区中存储的写入数据的一个或多个段迁移到数据分区1203中开放的zns。
51.此处，“开放的”存储器区域可以是指预充电有用于编程数据的操作电压的存储器区域，并且“关闭的”存储器区域可以是指从其释放操作电压的存储器区域。在另一方面，“开放的”存储器区域可以是指包括未经编程的页面的存储器区域，而“关闭的”存储器区域
可以是指所有页面都被编程的存储器区域。
52.因此，当用于缓冲写入数据的一个或多个子缓冲分区关闭时，用写入数据对一个或多个子缓冲分区的所有页面进行编程。当与写入数据的大小相对应的zns开放时，zns的所有页面都是空的，以便在其中对写入数据进行编程。
53.在实施例中，zns管理器20可以由处理器111或不同于处理器111的处理器来实施。
54.图4是示出根据实施例的图3的zns管理器20的示图。
55.参照图4，zns管理器20可以包括工作负载分析器201、缓冲分区管理器203和迁移器205。
56.工作负载分析器201可以响应于主机的写入请求来确定主机的写入请求是随机数据写入请求还是顺序数据写入请求。主机的写入请求可以包括写入命令、起始逻辑地址、偏移量和写入数据。工作负载分析器201可以根据基于起始逻辑地址和偏移量而确定的写入数据的长度(大小)来确定写入请求的工作负载，但是实施例并不限于此。
57.缓冲分区管理器203可以基于工作负载分析器201的工作负载确定结果，在缓冲分区1201中分配至少一个子缓冲分区。在实施例中，当写入请求被确定为随机数据写入请求作为工作负载确定结果时，缓冲分区管理器203可以将缓冲分区1201的一部分分配为至少一个子缓冲分区，以便根据第一写入(或编程)方法来写入写入数据。当写入请求被确定为顺序数据写入请求作为工作负载确定结果时，缓冲分区管理器203可以将缓冲分区1201的一部分分配为至少一个子缓冲分区，以便根据第二写入(或编程)方法来写入写入数据。
58.在实施例中，第一写入(或编程)方法可以是将1位数据存储在一个存储器单元中的slc方法，并且第二写入(或编程)方法可以是将例如2位或更多位数据的多位数据存储在一个存储器单元中的xlc方法，但是实施例并不限于此。
59.缓冲具有相同大小的写入数据所需的至少一个子缓冲分区的大小可以根据写入数据是根据第一写入方法还是第二写入方法写入而改变。
60.在实施例中，由于非易失性存储器装置12n的一部分被分配为如图2所示的缓冲分区1201，因此以管芯交错方式分配待访问的至少一个子缓冲分区是有效。也就是说，可以将至少一个子缓冲分区设置在非易失性存储器装置12n中的至少一个管芯中。分配用于缓冲写入数据的子缓冲分区的数量可以对应于写入数据段的数量。
61.图5是说明根据实施例的在缓冲分区中分配子缓冲分区的方法的概念示图。图5所示的缓冲分区可以对应于图2所示的缓冲分区1201。
62.如图2所示，包括缓冲分区1201的非易失性存储器装置12n可以包括多个管芯die-1至die-z。管芯die-1至die-z中的每一个可以包括多个平面p-1至p-x。多个管芯die-1至die-z可以通过y个通道输入和输出数据。多个平面p-1至p-x中的每一个可以包括多个存储块，并且存储块中的每一个可以包括多个页面。
63.图4的缓冲分区管理器203可以响应于主机的写入请求，基于写入数据的属性，例如，根据基于写入数据的长度而确定的写入数据是随机数据还是顺序数据，在设置在多个管芯die-1至die-z中的缓冲分区1201中分配子缓冲分区sub bz-m和sub bz-s。在实施例中，缓冲分区管理器203可以以管芯交错方式分配待访问的子缓冲分区sub bz-m和sub bz-s。子缓冲分区sub bz-s是将一位数据存储在一个存储器单元中的单个位子缓冲分区，并且子缓冲分区sub bz-m是将多位数据存储在一个存储器单元中的多位子缓冲分区。子缓冲分
区sub bz-s和子缓冲分区sub bz-m中的每一个可以包括位于管芯die-1至die-z中的每一个的平面p-1至p-x中的相同位置或不同位置的存储块。
64.在实施例中，当写入数据被确定为随机数据时，缓冲分区管理器203可以将缓冲分区1201的一个区域分配为单个位子缓冲分区sub bz-s，以便以第一写入方法即将1位数据存储在一个存储器单元中的slc方法来写入写入数据。当写入数据被确定为顺序数据时，缓冲分区管理器203可以将缓冲分区1201的一个区域分配为多位子缓冲分区sub bz-m，以便以第二写入方法即将多位数据存储在一个存储器单元中的xlc方法来写入写入数据。
65.重新参照图4，当写入数据的所有段都缓冲在所分配的子缓冲分区中并且因此关闭所分配的子缓冲分区时，迁移器205可以分配或开放图2所示的数据分区1203中的与写入数据的长度相对应的zns。然后，迁移器205可以将已经缓冲在关闭的子缓冲分区中的写入数据段迁移到zns。当写入数据以段为单位完全迁移到zns时，迁移器205可以将zns切换为关闭状态。
66.在本技术中，根据主机的应用程序分配的zns可以不具有固定的大小，并且可以具有基于写入数据的长度而适应性地改变的大小。
67.当大量具有大容量的zns处于开放状态时，电源效率可能会劣化，并且在突然断电(spo)时数据也可能丢失。在本技术中，写入数据可以被缓冲在slc缓冲器(例如，子缓冲分区sub bz-s)或xlc缓冲器(例如，子缓冲分区sub bz-m)中，并且可以开放数据分区1203中的zns，并且可以在数据缓冲完成之后将所缓冲的数据迁移到zns。因此，只有对实际执行编程操作的zns才可开放和进行操作。
68.因此，根据本公开的实施例，可以分配具有与具有不同长度的分区数据相对应的容量的zns，从而可以提高数据存储装置的性能。
69.图6是说明根据实施例的数据存储装置的操作方法的流程图。图6的数据存储装置可以对应于图1的数据存储装置10，因此将参照图1、图2和图4来描述该操作方法。
70.参照图6，在s101，控制器110从驱动多个应用程序的主机接收写入请求。在s103，控制器110响应于写入请求来分析写入请求的工作负载。在实施例中，写入请求可以包括写入命令、起始逻辑地址、偏移量和写入数据。控制器110可以基于根据写入请求中包括的起始逻辑地址和偏移量而确定的写入数据的长度(大小)，确定写入请求的工作负载，但是实施例并不限于此。
71.在s105，控制器110可以基于工作负载确定结果，在缓冲分区1201中分配一个或多个子缓冲分区。在实施例中，当写入请求被确定为随机数据写入请求作为工作负载确定结果时，控制器110可以在缓冲分区1201中分配子缓冲分区sub bz-s，以便以第一写入方法即slc方法来写入写入数据。当写入请求被确定为顺序数据写入请求作为工作负载确定结果时，控制器110可以在缓冲分区1201中分配子缓冲区sub bz-m，以便以第二写入方法即xlc方法来写入写入数据。子缓冲分区sub bz-s和子缓冲分区sub bz-m中的每一个可以包括一个或多个子缓冲分区。
72.在实施例中，控制器110可以以管芯交错方式分配待访问的一个或多个子缓冲分区。
73.当在缓冲分区1201中分配一个或多个子缓冲分区时，在s107，控制器110可以将写入数据划分为分别与一个或多个子缓冲分区的大小相对应的一个或多个段，并且将写入数
n的至少一个中的数据。进一步地，缓冲存储器装置1230可以临时存储从非易失性存储器装置1220-0至1220-n的至少一个中读取的数据。临时存储在缓冲存储器装置1230中的数据可以在控制器1210的控制下被传输到主机装置1100或非易失性存储器装置1220-0至1220-n中的至少一个。
88.非易失性存储器装置1220-0至1220-n可以用作数据存储装置1200的存储介质。非易失性存储器装置1220-0至1220-n可以分别通过多个通道ch0至chn与控制器1210联接。一个或多个非易失性存储器装置可以联接到一个通道。联接到每个通道的非易失性存储器装置可以联接到相同的信号总线和数据总线。
89.电源1240可以将通过电源连接器1103输入的电力提供到数据存储装置1200的控制器1210、非易失性存储器装置1220-0至1220-n以及缓冲存储器装置1230。电源1240可以包括辅助电源。辅助电源可以供应电力，以允许数据存储装置1200在发生突然断电时正常终止。辅助电源可以包括足以存储所需电荷的大容量电容器。
90.根据主机装置1100和数据存储装置1200之间的接口方案，信号连接器1101可以被配置为各种类型的连接器中的一种或多种。
91.根据主机装置1100的电源方案，电源连接器1103可以被配置为各种类型的连接器中的一种或多种。
92.图8是示出根据实施例的数据处理系统3000的示图。参照图8，数据处理系统3000可以包括主机装置3100和存储器系统3200。
93.主机装置3100可以以诸如印刷电路板的板的形式配置。尽管未示出，但是主机装置3100可以包括用于执行主机装置3100的功能的内部功能块。
94.主机装置3100可以进一步包括诸如插座、插槽、连接器等的连接端子3110。存储器系统3200可以与连接端子3110配合。
95.存储器系统3200可以以诸如印刷电路板的板的形式配置。存储器系统3200可以被称为存储器模块或存储卡。存储器系统3200可以包括控制器3210、缓冲存储器装置3220、非易失性存储器装置3231和3232、电源管理集成电路(pmic)3240以及连接端子3250。
96.控制器3210可以控制存储器系统3200的一般操作。控制器3210可以以与图1、图3和图4所示的控制器110相同的方式配置。
97.缓冲存储器装置3220可以临时存储待存储在非易失性存储器装置3231和3232中的数据。进一步地，缓冲存储器装置3220可以临时存储从非易失性存储器装置3231和3232读取的数据。临时存储在缓冲存储器装置3220中的数据可以在控制器3210的控制下被传输到主机装置3100或非易失性存储器装置3231和3232。
98.非易失性存储器装置3231和3232可以用作存储器系统3200的存储介质。
99.pmic 3240可以将通过连接端子3250输入的电力提供到存储器系统3200的内部。pmic 3240可以在控制器3210的控制下来管理存储器系统3200的电力。
100.连接端子3250可以联接到主机装置3100的连接端子3110。通过连接端子3110和连接端子3250，诸如命令、地址、数据等的信号以及电力可以在主机装置3100和存储器系统3200之间传送。根据主机装置3100和存储器系统3200之间的接口方案，连接端子3250可以被配置为各种类型连接器中的一种或多种。如图8所示，连接端子3250可以设置在存储器系统3200的一侧。
101.图9是示出根据实施例的数据处理系统4000的示图。参照图9，数据处理系统4000可以包括主机装置4100和存储器系统4200。
102.主机装置4100可以以诸如印刷电路板的板的形式配置。尽管未示出，但是主机装置4100可以包括用于执行主机装置4100的功能的内部功能块。
103.存储器系统4200可以以表面安装类型封装的形式来配置。存储器系统4200可以通过焊球4250安装到主机装置4100。存储器系统4200可以包括控制器4210、缓冲存储器装置4220和非易失性存储器装置4230。
104.控制器4210可以控制存储器系统4200的一般操作。控制器4210可以以与图1、图3和图4所示的控制器110相同的方式配置。
105.缓冲存储器装置4220可以临时存储待存储在非易失性存储器装置4230中的数据。进一步地，缓冲存储器装置4220可以临时存储从非易失性存储器装置4230中读取的数据。临时存储在缓冲存储器装置4220中的数据可以在控制器4210的控制下被传输到主机装置4100或非易失性存储器装置4230。
106.非易失性存储器装置4230可以用作存储器系统4200的存储介质。
107.图10是示出根据实施例的网络系统5000的示图。参照图10，网络系统5000可以包括通过网络5500联接的服务器系统5300和多个客户端系统5410、5420和5430。
108.服务器系统5300可以响应于来自多个客户端系统5410至5430的请求来服务数据。例如，服务器系统5300可以存储由多个客户端系统5410至5430提供的数据。又例如，服务器系统5300可以将数据提供到多个客户端系统5410至5430。
109.服务器系统5300可以包括主机装置5100和存储器系统5200。存储器系统5200可以被配置为图1所示的数据存储装置10、图7所示的数据存储装置1200、图8所示的存储器系统3200或图9所示的存储器系统4200。
110.图11是示出根据实施例的非易失性存储器装置300的框图。非易失性存储器装置300可以包括在诸如图1的数据存储装置10的数据存储装置中。
111.参照图11，非易失性存储器装置300可以包括存储器单元阵列310、行解码器320、数据读取/写入块330、列解码器340、电压生成器350和控制逻辑360。
112.存储器单元阵列310可以包括布置在字线wl1至wlm和位线bl1至bln彼此相交的区域处的存储器单元mc。
113.存储器单元阵列310可以包括三维存储器阵列。三维存储器阵列可以具有在垂直于半导体衬底的平坦表面的方向上的堆叠结构。此外，三维存储器阵列可以包括nand串，其中存储器单元垂直于半导体衬底的平坦表面堆叠。
114.三维存储器阵列的结构不限于上述实施例。可以以具有水平方向性和垂直方向性的高度集成方式来形成存储器阵列结构。在实施例中，在三维存储器阵列的nand串中，在相对于半导体衬底的平坦表面的水平方向和垂直方向上布置存储器单元。存储器单元可以被不同地间隔以提供不同的集成度。
115.行解码器320可以通过字线wl1至wlm与存储器单元阵列310联接。行解码器320可以在控制逻辑360的控制下来操作。行解码器320可以对由外部装置(未示出)提供的地址进行解码。行解码器320可以基于解码结果来选择并驱动字线wl1至wlm中的一条。例如，行解码器320可以将由电压生成器350提供的字线电压提供到字线wl1至wlm。
116.数据读取/写入块330可以通过位线bl1至bln与存储器单元阵列310联接。数据读取/写入块330可以包括分别与位线bl1至bln相对应的读取/写入电路rw1至rwn。数据读取/写入块330可以在控制逻辑360的控制下操作。根据操作模式，数据读取/写入块330可以操作为写入驱动器或读出放大器。例如，在写入操作中，数据读取/写入块330可以作为写入驱动器来操作，以将由外部装置提供的数据存储在存储器单元阵列310中。又例如，在读取操作中，数据读取/写入块330可以作为读出放大器来操作，以感测从存储器单元阵列310读出的数据。
117.列解码器340可以在控制逻辑360的控制下操作。列解码器340可以对由外部装置提供的地址进行解码。列解码器340可以基于解码结果，将数据读取/写入块330的读取/写入电路rw1至rwn与数据输入/输出线或数据输入/输出缓冲器联接。
118.电压生成器350可以生成待在非易失性存储器装置300的内部操作中使用的电压。由电压生成器350生成的电压可以被施加到存储器单元阵列310的存储器单元。例如，可以将在编程操作中生成的编程电压施加到待执行编程操作的存储器单元的字线。又例如，可以将在擦除操作中生成的擦除电压施加到待执行擦除操作的存储器单元的阱区。再例如，可以将在读取操作中生成的读取电压施加到待执行读取操作的存储器单元的字线。
119.控制逻辑360可以基于由外部装置提供的控制信号来控制非易失性存储器装置300的一般操作。例如，控制逻辑360可以控制非易失性存储器装置300的读取操作、写入操作和擦除操作。
120.本公开的上述实施例旨在示出而非限制本发明。其各种替代方案和等效方案是可能的。本发明不受本文描述的实施例的限制。本发明也不限于任何特定类型的半导体装置。鉴于本公开的其它增加、减少或修改是显而易见的，并且旨在落入所附权利要求的范围内。