一种时间数字转换器、相位差的检测方法与流程

本申请涉及一种集成电路，特别但不限于一种时间数字转换器、相位差的检测方法。

背景技术：

传统结构的时间差到时间数字转换器如图1所示，其由一组延迟单元2和d触发器1组成，每个延迟单元2配合一个触发器1，start、stop分别为输入的待检测信号，触发器可以记录stop信号相对于start信号落后的时间。其工作过程参考图2所示，stop信号作为采样时钟，start信号的不同延迟被stop信号的上升沿采样，并通过d触发器1输出q<n:0>。根据q<n:0>的值，可以得到start信号的上升沿到stop信号的上升沿的时间差(skew)。

该传统方案由于受d触发器采样精度及输出亚稳态区间限制，故其时间差检测精度低，不适合于高精度时间差检测。同时，传统方案随着检测范围和精度的提高，所需的功耗和面积显著增加，不适合于低成本和低功耗应用。

技术实现要素：

为了解决现有技术中检测精度低、成本高的问题，本申请提供一种时间数字转换器及时钟信号相位差的检测方法。

本申请公开了一种时间数字转换器，包括检测单元、数字控制电路：

所述检测单元包括：

相位检测电路，待检测的第一时钟信号、第二时钟信号分别连接至相位检测电路的同一输入端，参考信号连接至相位检测电路的另一输入端，其输出待检测的时钟信号与参考信号之间相位差对应的脉冲宽度；

滤波电路，其连接相位检测电路的输出端；

环形振荡电路，其连接滤波电路的输出端，输出所述脉冲宽度对应的振荡时钟信号；

所述数字控制电路提供参考信号，接收所述振荡时钟信号。

在一个优选例中，其中所述参考信号的延迟时间可调。

在一个优选例中，其中通过所述数字控制电路的延迟单元调整参考信号的延迟时间。

在一个优选例中，其中所述相位检测电路采用d触发器。

在一个优选例中，其中所述第一时钟信号、第二时钟信号分别通过一开关连接至相位检测电路的输入端。

在一个优选例中，其中所述滤波电路包括反相器、pmos晶体管及电容，所述反相器的输入端连接至相位检测电路的输出端，输出端连接pmos晶体管的栅极，所述pmos晶体管的源极连接电源端，所述电容的一极连接pmos晶体管的漏极，另一极接地，pmos晶体管的漏极输出至所述环形振荡电路的输入端。

在一个优选例中，其中所述滤波电路包括电阻和电容，所述电阻一端连接相位检测电路的输出端，另一端连接所述电容的一极，并输出至环形振荡电路，电容的另一极接地。

在一个优选例中，其中所述环形振荡电路包括若干个串联的反相器。

在一个优选例中，其中包括多个检测单元，所述数字控制电路调节所述多个检测单元连接的参考信号。

本申请还公开了一种相位差的检测方法包括：

第一时钟检测信号与参考信号输入至相位检测电路，依次通过滤波电路、环形振荡电路，输出第一时钟信号与参考信号之间的相位差对应的第一振荡时钟信号；

第二时钟检测信号与参考信号输入至相位检测电路，依次通过滤波电路、环形振荡电路，输出第二时钟信号与参考信号之间的相位差对应的第二振荡时钟信号；

第一振荡时钟信号与第二振荡时钟信号之间的相位差为第一时钟信号与第二时钟信号之间的相位差。

在一个优选例中，其中包括：调整参考信号的延迟时间，分别得出环形振荡电路的输出频率随参考信号延迟时间变化关系，取振荡频率相同时对应的参考信号的时间差为第一时钟信号与第二时钟信号的相位差。

与现有技术相比，本申请至少具有以下有益效果：

1)相位差检测精度由参考信号延时单元的调整精度决定，可实现芯片内部信号间高精度相位差检测，避免了传统d触发器结构的采样亚稳态区间造成的检测误差。同时，相位差的数字转换精度可由数字控制电路的数字计数器位数决定，易于扩展。

2)本申请的时间数字转换器可包括多个检测单元，多个检测单元采用分布式结构，只需一套数字控制电路为所有的检测单元共同调整参考信号的延迟时间，以节省芯片面积和功耗。

附图说明

本申请通过所附的附图用示例形式展示。附图应当被理解为作为示例而非限制，本申请的范围是由权利要求所限定的。

图1是示出了现有技术中相位检测电路的示意图。

图2是示出了现有技术中相位检测电路的工作时序图。

图3a是示出了本申请中时间数字转换器的框图。

图3b是示出了另一实施例中时间数字转换器的框图。

图4是示出了相位检测电路的图。

图5a是示出了滤波电路的图。

图5b是示出了另一实施例中滤波电路的图。

图6是示出了环形振荡电路的图。

图7是示出了相位检测的流程图。

图8是示出了时间数字转换器的工作时序图。

图9是示出了振荡频率随参考信号延迟的变化图。

图10是示出了分布式数据转换器的框图。

具体实施方式

参考图3a所示，本申请公开了一种时间数字转换器，包括检测单元10、数字控制电路20：其中，所述检测单元10包括：相位检测电路11、滤波电路12、环形振荡电路13。

其中，待检测的第一时钟信号qa、第二时钟信号qb分别连接至相位检测电路11的同一输入端din，具体的，所述第一时钟信号qa、第二时钟信号qb分别通过一开关连接至相位检测电路11的输入端din，通过控制信号sel控制第一时钟信号qa和第二时钟信号qb中的一个输出至相位检测电路11的输入端din(例如，当控制信号sel为低电平时，第一时钟信号qa被输出至相位检测电路11的输入端din，当控制信号sel为高电平时，第二时钟信号qb被输出至相位检测电路11的输入端din)，参考信号ref连接至相位检测电路的另一输入端ref，相位检测电路11的输出端out输出与待检测的时钟信号和参考信号之间相位差对应的脉冲宽度，即分别输出与第一时钟信号qa和参考信号ref之间相位差、第二时钟信号qb和参考信号ref之间相位差对应的脉冲宽度至滤波电路12。参考图4所示，在一个优选例中，其中所述相位检测电路11采用d触发器111。

本申请的滤波电路12为低通滤波电路，提取与待检测的时钟信号和参考信号之间相位差对应的脉冲宽度的直流部分。参考图5a所示，滤波电路12的输入端连接相位检测电路11的输出端out，其中所述滤波电路12包括反相器121、pmos晶体管及电容cap，所述反相器121的输入端连接至相位检测电路11的输出端out，反相器121的输出端连接pmos晶体管的栅极，所述pmos晶体管的源极连接电源端，所述电容cap的一极连接pmos晶体管的漏极，另一极接地，pmos晶体管的漏极输出至所述环形振荡电路13的输入端vin。

在本申请的另一实施例中，参考图5b所示，其中所述滤波电路12’包括电阻r和电容c，所述电阻r一端连接相位检测电路11’的输出端，另一端连接所述电容c的一极，并输出至环形振荡电路13’，电容c的另一极接地。

其中，环形振荡电路13的输入端连接滤波电路12(或12’)的输出端，输出与所述脉冲宽度对应的振荡时钟信号。参考图6所示，本申请中的环形振荡电路13优选为若干个反相器131串联形成，滤波电路12(或12’)的输出的信号输出至各个反相器131的输入端vin，环形振荡电路13输出振荡时钟信号至数字控制电路20。

继续参考图3a所示，所述数字控制电路20提供参考信号ref至相位检测电路11，接收所述振荡时钟信号。所述参考信号ref的延迟时间td是可调的，其中，通过所述数字控制电路20的延迟单元22调整参考信号ref的延迟时间。在本申请的另一实施例中，参考图3b所示，所述参考信号ref可由外部电路(图中未示出)提供，通过所述数字控制电路20的延迟单元22调整参考信号ref的延迟时间。

参考图1、图7、图8所示，本申请还公开了一种相位差的检测方法包括：

s110，开关控制信号sel为低电平，选择与第二时钟信号qb连接的开关断开，与第一时钟信号qa连接的开关闭合，第一时钟检测信号qa与参考信号ref输入至相位检测电路11，相位检测电路11输出第一时钟信号qa与参考信号ref之间相位差skew_a对应的脉冲宽度，即第一时钟信号qa的上升沿与参考信号ref上升沿相位差skew_b对应的脉冲宽度，依次通过滤波电路12、环形振荡电路13，滤波电路12提取其中的直流电流部分，环形振荡电路13根据输入的信号输出与第一时钟信号qa和参考信号ref之间的相位差对应的第一振荡时钟信号qa_to_ref；

s120，开关控制信号sel为高电平，选择与第一时钟信号qa连接的开关断开，与第二时钟信号qb连接的开关闭合，第二时钟检测信号qb与参考信号ref输入至相位检测电路11，相位检测电路11输出第二时钟信号qb与参考信号ref之间相位差对应的脉冲宽度，即第二时钟信号qb与参考信号ref上升沿相位差对应的脉冲宽度，依次通过滤波电路12、环形振荡电路13，滤波电路12提取其中的直流电流部分，环形振荡电路13根据输入的信号输出第二时钟信号qb与参考信号ref之间的相位差对应的第二振荡时钟信号qb_to_ref；

s130，数字控制电流20中的数字计数器21分别接受第一振荡时钟信号qa_to_ref、第二振荡时钟信号qb_to_ref，第一振荡时钟信号qa_to_ref与第二振荡时钟信号qb_to_ref之间的相位差即为第一时钟信号qa与第二时钟信号qb之间的相位差skew。本申请中由于采用两次检测(qatoref与qbtoref)得到qa与qb的时间差，故相位检测电路、环形振荡电路等引入的系统误差可以被有效消除。

可以理解的是，本申请中s110、s120不受顺序关系的限制，其中，s110中得出第一时钟信号qa和参考信号ref之间的相位差对应的第一振荡时钟信号qa_to_ref，s120中得出第二时钟信号qb与参考信号ref之间的相位差对应的第二振荡时钟信号qb_to_ref，也可以在s110中得出第二时钟信号qb与参考信号ref之间的相位差对应的第二振荡时钟信号qb_to_ref，s120中得出第一时钟信号qa和参考信号ref之间的相位差对应的第一振荡时钟信号qa_to_ref只要分别得出对应的时钟信号，即在本申请保护的思想范围之内。

进一步的，本申请中还可以调整参考信号ref的延迟时间(delay)，得出环形振荡电路13的输出频率随参考信号ref的变化关系，分别输入待检测的时钟信号得出环形振荡电路的输出频率随参考信号延迟时间变化关系，取振荡频率相同时对应的参考信号的时间差为待检测的时钟信号的相位差。参考图9所示，相位检测电路11输入第一时钟信号qa和参考信号ref，调节参考信号ref的延迟时间得出第一时钟信号qa随参考信号ref延迟时间变化关系forc_a，相位检测电路11输入第二时钟信号qb和参考信号ref，调节参考信号ref的延迟时间得出第二时钟信号qb随参考信号ref延迟时间变化关系forc_b，取forc_a、forc_b频率相等时的延迟时间，即为第一时钟信号qa与第二时钟信号qb的相位差skew。

本申请中可实现芯片内部信号间高精度相位差检测，其相位差检测精度由参考信号的延时单元、数字计数器的位数精度决定，数字可调延时电路步长越小，数字计数器位数越高，则时间差到时间数字转换器的精度越高。避免了传统d触发器结构的采样亚稳态区间造成的检测误差，更易于实现高精度时间差数字检测。同时，相位差数字转换精度可有数字计数器位数决定，易于扩展。

参考图10所示，在一个优选例中，本申请的时间数字转换器包括多个检测单元10，所述数字控制电路20调节所述多个检测单元10连接的参考信号。所述多个检测单元10采用可采用分布式结构，将高精度数字控制电路20和多个检测单元10分开，采用一个高精度数字控制电路为所有检测单元10提供的共同参考信号ref，调整参考信号ref的延迟，以节省芯片面积和功耗。本申请中，多个检测单元之间可以采用串行或并行的方式，均可实现对多个时钟信号的相位差检测。此外，相位检测电路10靠近待检测信号，以减少寄生和金属连线负载的影响。

应当注意以上所描述的所有或者任一实施例可以彼此结合，除非另外声明或者此类实施例可能在功能上和/或架构上相互排斥。

虽然本申请与引用的特定示例实施例一起被描述，但是本申请并不仅限于于此描述的实施例，而是可以用在后附的权利要求的精神和范围内以修改或者变更的形式被实施。相应的，说明书和附图应被视为说明的意思而非限制的意思。

由上所述，应当注意到本申请特定的实施例在这里以示例为目的被描述，但是在不背离本申请范围的情况下可以做不同的修改。相应地，本申请除了后附的权利要求，并不被限制。

本领域技术人员在实施本申请时可以通过对于附图、公开的内容和权利要求的研究，了解并进行对于公开的实施例的其他改变。在权利要求中，词语“包括”并不排除其他组件或步骤，并且不定冠词“一个”并不排除多个。即使特定的特征记载在不同的从属权利要求中，本申请也涉及具有共同的这些特征的实施例。任何在权利要求中的附图标记不应当被解释为限制范围。

不同实施例的特征和方面可以被整合到另外的实施例中，并且本文件所示的实施例可以在没有所有示例或者描述的特征或者方面的情况下实施。本领域技术人员会注意到，虽然本系统和方法的特定的示例和实施例为了示例目的而被描述，在不背离本申请的精神和范围的情况下可以做出不同的修改。此外，一个实施例的特征可以被包含到另一个实施例中，即使这些特征并未在本文件中在一个单一的实施例中被一起描述。相应地，本申请被所附的权利要求描述。