一种测试电路的制作方法

本公开涉及测试电路设计领域，尤其涉及一种测试电路。

背景技术：

1、随着存储器芯片性能不断提升，存储器内建自测试（mbist）已成为存储芯片主流自测试技术，现有架构多采用集中式拓扑测试数据生成方案，由mbist内部数据模块统一生成测试数据后分发至各路数据传输通道。为匹配内部较低频率逻辑与外部高速输入输出（i/o）接口之间的速率差异，现有架构采用1/4速率分频策略，即每个传输电路需要4根并行内部数据线，并通过布置于传输通道近端的4：1并串转换后将内部低速并行数据转换为高速串行数据输出。

2、然而，由于测试数据采用集中式生成，导致芯片中央区域的布线及逻辑资源较为紧张，制约了测试数据生成逻辑的规模，使得生成的测试数据缺乏多样性，难以满足纠错码（ecc）校验、器件电流（idd）测试等对多组独立测试数据有需求的测试场景。

技术实现思路

1、本公开实施例提供一种测试电路，通过在各传输电路中独立寄存初始测试数据，可灵活配置多组相互独立的测试数据，有效提升拓扑测试数据的丰富度与多样性；并通过控制器以统一时序基准下发全局同步控制信号，控制各传输电路的数据输出。

2、本公开实施例的技术方案是这样实现的：

3、本公开实施例提供了一种测试电路，所述测试电路包括：m个传输电路和控制器；所述m个传输电路，依次首尾串连，被配置为对串行的n位初始测试数据依次移位寄存；其中，一个所述传输电路寄存对应的至少一位所述初始测试数据；m和n均大于1；所述控制器，与所述m个传输电路分别连接，被配置为生成控制信号，并向所述m个传输电路分别输出对应的所述控制信号，控制所述m个传输电路中寄存的所述初始测试数据的输出；其中，所述初始测试数据用于在内建自测试中对读/写功能进行测试。

4、在本公开的一些实施例中，所述m个传输电路排布为i列传输电路列；其中，一列所述传输电路列中包括沿第一方向间隔排布且依次串联的j个传输电路；i和j均小于m且大于1；所述i列传输电路列沿第二方向间隔排布；其中，所述第一方向和所述第二方向垂直。

5、在本公开的一些实施例中，所述控制器和所述传输电路之间，通过传输信号线连接；所述传输信号线，被配置为向所述传输电路传输所述控制信号；至少部分所述传输信号线，具有增加布线长度的绕行部分；任意两条所述传输信号线之间的布线长度差值小于预设阈值。

6、在本公开的一些实施例中，所述测试电路还包括：多个传输电路组；其中，所述传输电路组包括：相邻两列所述传输电路列中的至少两个所述传输电路；所述传输信号线包括：公共信号线组和至少两根独立信号线；所述公共信号线组的输入端连接所述控制器的输出端，所述公共信号线组的输出端连接所述独立信号线的一端；其中，所述公共信号线组的输出端位于所述传输电路组的中心处；所述独立信号线的另一端连接所述传输电路。

7、在本公开的一些实施例中，相邻两列所述传输电路列沿所述第一方向相互错位。

8、在本公开的一些实施例中，m个所述传输电路中的至少一个作为冗余电路，用于替换故障的所述传输电路；所述冗余电路，位于两个所述传输电路之间，且与两个所述传输电路分别连接。

9、在本公开的一些实施例中，所述传输电路包括：寄存电路和选择电路；所述寄存电路被配置为对串行的多位所述初始测试数据依次移位寄存；所述选择电路的输入端与所述寄存电路的输出端连接；其中，所述选择电路被配置为在所述寄存电路寄存的所述初始测试数据中选择多位，输出为并行的第一测试数据。

10、在本公开的一些实施例中，所述寄存电路包括：多个首尾串连的寄存器；其中，多个所述寄存器的时钟输入端连接同一时钟信号；多个所述寄存器的输出端与所述选择电路的输入端口对应一一连接。

11、在本公开的一些实施例中，所述选择电路包括：四个多路选择器；所述四个多路选择器被配置为根据所述控制信号同步输出四位并行的所述第一测试数据。

12、在本公开的一些实施例中，所述传输电路还包括：第一转换电路；所述第一转换电路的输入端连接所述选择电路的输出端；所述第一转换电路，被配置为将并行的所述第一测试数据转换为串行的第二测试数据，使所述传输电路内部的数据传输速率匹配输出接口的传输速率。

13、在本公开的一些实施例中，所述测试电路还包括：第二转换电路；所述第二转换电路的输入端连接所述第一转换电路的输出端，所述第二转换电路的输出端连接存储阵列的输入端；所述第二转换电路，被配置为将串行的所述第二测试数据转换为并行的第三测试数据，使输出的所述第三测试数据匹配所述存储阵列的并行访问方式。

14、在本公开的一些实施例中，所述传输电路还包括：异或门；所述异或门的第一输入端连接所述选择电路的输出端，接收所述第一测试数据；所述异或门的第二输入端连接读缓存器，接收读取数据；其中，所述读缓存器用于缓存由所述存储阵列读出的所述读取数据；所述异或门的输出结果表征写入所述存储阵列的所述第一测试数据和所述读取数据是否一致。

15、本公开实施例具有以下有益效果：本公开通过在各传输电路中寄存多个独立的初始测试数据，可灵活配置多组相互独立的测试数据，有效提升拓扑测试数据的丰富度与多样性；并通过控制器以统一时序基准下发全局同步控制信号，控制各传输电路的数据输出，以保障整体测试时序的协同性与一致性。在同等芯片布局面积条件下，可使高带宽存储器实现多组测试数据完全独立输出，能够精准适配存储器各类功能模块所需的高速测试向量使用需求，满足芯片全场景自动化测试需求，同时可稳定支持idd7（全存储体交织读取工作电流）等严苛动态电流测试项目，充分适配高端高带宽存储器的量产测试与可靠性验证要求。同时，还精准满足ecc逻辑各类错误组合注入验证需求，有效提升整体测试覆盖率与故障检测精度。

1.一种测试电路，其特征在于，所述测试电路包括：m个传输电路和控制器；

2.根据权利要求1所述的测试电路，其特征在于，

3.根据权利要求2所述的测试电路，其特征在于，

4.根据权利要求3所述的测试电路，其特征在于，

5.根据权利要求2所述的测试电路，其特征在于，

6.根据权利要求2所述的测试电路，其特征在于，

7.根据权利要求1所述的测试电路，其特征在于，所述传输电路包括：寄存电路和选择电路；

8.根据权利要求7所述的测试电路，其特征在于，

9.根据权利要求7所述的测试电路，其特征在于，所述选择电路包括：四个多路选择器；

10.根据权利要求7所述的测试电路，其特征在于，所述传输电路还包括：第一转换电路；

11.根据权利要求10所述的测试电路，其特征在于，所述测试电路还包括：第二转换电路；

12.根据权利要求11所述的测试电路，其特征在于，所述传输电路还包括：异或门；