存储器和电子设备的制作方法
本公开涉及存储器，尤其涉及一种存储器和电子设备。
背景技术：
1、在高速、大容量的存储器中，为验证数据在多个芯片之间传输的准确性，通常可以对读取或写入的数据进行错误检测。例如，通常可以在存储器内部引入奇偶校验（parity）机制，通过对传输的数据进行逻辑运算来判断数据在链路中是否发生翻转或丢失。然而，用于进行奇偶校验的逻辑运算的电路容易引入传输延迟，导致读写路径的频率受限。
技术实现思路
1、本公开实施例提供一种存储器和电子设备。
2、第一方面，本公开实施例提供一种存储器，包括：逻辑芯片和至少一个堆叠于所述逻辑芯片上的存储芯片；所述存储芯片和所述逻辑芯片通过多个互联结构电连接并实现信号传输；
3、所述逻辑芯片包括基底逻辑区和端口阵列区，所述端口阵列区中的布线密度高于所述基底逻辑区，所述逻辑芯片包括：设置于所述基底逻辑区的第一校验电路，和设置于所述端口阵列区的一个校验端口电路以及多个输入输出端口电路；
4、所述多个输入输出端口电路与所述互联结构电连接，所述多个输入输出端口电路用于通过所述互联结构读取所述存储芯片中的多个第一数据；
5、所述第一校验电路与所述互联结构电连接，所述第一校验电路用于接收所述互联结构中的多个所述第一数据，并对多个所述第一数据进行多级逻辑运算得到第一校验结果；
6、所述校验端口电路与所述第一校验电路电连接，所述校验端口电路用于输出所述第一校验结果。
7、在一些实施例中，所述第一校验电路包括多级第一校验子电路，所述多级第一校验子电路中的每一级均包括至少一个所述第一校验子电路；
8、每个所述第一校验子电路与对应的两个上一级所述第一校验子电路电连接，第一级的所述第一校验子电路与对应的两个所述互联结构电连接，所述第一校验子电路用于对接收到的数据进行逻辑运算输出第二数据，末级的所述第一校验子电路输出的所述第二数据为所述第一校验结果，其中，所述第一校验子电路接收到的数据为所述第一数据或上一级所述第二数据。
9、在一些实施例中，所述第一校验子电路为第二校验子电路和第三校验子电路中的一种，对应于同一字节数据的多个所述输入输出端口电路为一组；
10、多个所述第二校验子电路用于对从所述互联结构中获取与一组所述输入输出端口电路对应的第一数据，并对获取的所述第一数据进行多级逻辑运算，输出所述字节数据对应的第二数据；
11、多个所述第三校验子电路用于对多个所述字节数据对应的所述第二数据进行多级逻辑运算，输出所述第一校验结果。
12、在一些实施例中，所述第一校验子电路为异或门，所述逻辑运算为异或运算。
13、在一些实施例中，所述逻辑芯片还包括数据暂存单元，所述数据暂存单元与所述多个输入输出端口电路电连接，以及与所述校验端口电路连接，所述数据暂存单元用于缓存所述第一数据和所述第一校验结果，并向外部电路串行输出所述第一数据和所述第一校验结果。
14、在一些实施例中，所述逻辑芯片还包括设置于所述基底逻辑区的第二校验电路和设置于所述端口阵列区的报错端口电路；
15、所述输入输出端口电路还用于接收外部电路的多个第三数据，将所述第三数据传输至所述第二校验电路，以及将所述第三数据通过所述互联结构传输至所述存储芯片；
16、所述校验端口电路还用于接收外部电路的校验码，并将所述校验码传输至所述第二校验电路；
17、所述第二校验电路的第一端分别与所述多个输入输出端口电路电连接，所述第二校验电路的第二端与所述校验端口电路连接，所述第二校验电路的第三端与所述报错端口电路连接，所述第二校验电路用于接收所述多个输入输出端口电路中的多个所述第三数据和所述校验端口电路中的所述校验码，并对多个所述第三数据执行多级逻辑运算得到第二校验结果，比较所述第二校验结果与所述校验码生成比较结果；
18、所述报错端口电路用于将所述比较结果传输至所述外部电路。
19、在一些实施例中，所述第二校验电路包括多级第四校验子电路，所述多级第四校验子电路中的每一级均包括至少一个所述第四校验子电路；
20、每个所述第四校验子电路与对应的两个上一级所述第四校验子电路电连接，第一级的所述第四校验子电路与对应的两个所述输入输出端口电路电连接，所述第四校验子电路用于对接收到的数据进行逻辑运算输出第四数据，末级的所述第四校验子电路输出的所述第四数据为所述第二校验结果，其中，所述第四校验子电路接收到的数据为所述第三数据或上一级所述第四数据。
21、在一些实施例中，所述第四校验子电路为第五校验子电路和第六校验子电路中的一种，对应于同一字节数据的多个所述输入输出端口电路为一组；
22、多个所述第五校验子电路用于对一组所述输入输出端口电路的所述第三数据进行多级逻辑运算，输出所述字节数据对应的第四数据；
23、多个所述第六校验子电路用于对多个所述字节数据对应的所述第四数据进行多级逻辑运算，输出所述第二校验结果。
24、在一些实施例中，所述第二校验电路还包括延迟电路和比较电路；
25、所述延迟电路的第一端与所述校验端口电路连接，所述延迟电路的第二端与所述比较电路的第一端连接，所述延迟电路用于根据第一时钟同步信号将所述校验码传输至所述比较电路；
26、所述比较电路与所述报错端口电路电连接，所述比较电路用于根据所述校验码和所述第二校验结果生成比较结果，并根据第二时钟同步信号将所述比较结果传输至所述报错端口电路。
27、在一些实施例中，所述比较电路还用于在所述校验码和所述第二校验结果一致时，生成表示所述第三数据正确的第一比较结果，以及在所述校验码和所述第二校验结果不一致时，生成表示所述第三数据错误的第二比较结果。
28、第二方面，本公开实施例提供了一种电子设备，该电子设备包括如第一方面中的存储器，以及控制器，与所述存储器连接。
29、本公开实施例提供了一种存储器和电子设备，通过把用于多级逻辑运算的第一校验电路设置在布线密度较低的基底逻辑区并电连接互联结构，使得数据经由互联结构到达逻辑芯片后，在基底逻辑区完成逻辑运算，相较于将校验电路按照输入输出端口电路所在的物理位置在不同端口之间进行长距离走线以进行数据汇聚的方式，本公开实施例的校验电路减小了奇偶校验计算导致的版图布线拥堵情况，降低了布线难度，并且还缩短了数据的物理传输路径，减少了走线延迟，使得存储器能够适应更高的工作频率。
1.一种存储器，其特征在于，包括：逻辑芯片和至少一个堆叠于所述逻辑芯片上的存储芯片；所述存储芯片和所述逻辑芯片通过多个互联结构电连接并实现信号传输；
2.根据权利要求1所述的存储器，其特征在于，所述第一校验电路包括多级第一校验子电路，所述多级第一校验子电路中的每一级均包括至少一个所述第一校验子电路；
3.根据权利要求2所述的存储器，其特征在于，所述第一校验子电路为第二校验子电路和第三校验子电路中的一种，对应于同一字节数据的多个所述输入输出端口电路为一组；
4.根据权利要求2所述的存储器，其特征在于，所述第一校验子电路为异或门，所述逻辑运算为异或运算。
5.根据权利要求1所述的存储器，其特征在于，所述逻辑芯片还包括数据暂存单元，所述数据暂存单元与所述多个输入输出端口电路电连接，以及与所述校验端口电路连接，所述数据暂存单元用于缓存所述第一数据和所述第一校验结果，并向外部电路串行输出所述第一数据和所述第一校验结果。
6.根据权利要求1所述的存储器，其特征在于，所述逻辑芯片还包括设置于所述基底逻辑区的第二校验电路和设置于所述端口阵列区的报错端口电路；
7.根据权利要求6所述的存储器，其特征在于，所述第二校验电路包括多级第四校验子电路，所述多级第四校验子电路中的每一级均包括至少一个所述第四校验子电路；
8.根据权利要求7所述的存储器，其特征在于，所述第四校验子电路为第五校验子电路和第六校验子电路中的一种，对应于同一字节数据的多个所述输入输出端口电路为一组；
9.根据权利要求8所述的存储器，其特征在于，所述第二校验电路还包括延迟电路和比较电路；
10.根据权利要求9所述的存储器，其特征在于，所述比较电路还用于在所述校验码和所述第二校验结果一致时，生成表示所述第三数据正确的第一比较结果，以及在所述校验码和所述第二校验结果不一致时，生成表示所述第三数据错误的第二比较结果。
11.一种电子设备，其特征在于，包括权利要求1至10中任一项所述的存储器；