半导体结构及其形成方法与流程

1.本发明涉及半导体制造技术领域，尤其涉及一种半导体结构及其形成方法。


背景技术：

2.随着半导体工艺的进一步发展，晶体管的特征尺寸缩小到纳米尺度后，等比例缩小技术面临着越来越严峻的挑战，如：迁移率退化、源漏穿通漏电、热载流子效应等。其中迁移率退化是影响集成电路速度提升的主要难点。通过提高沟道内载流子的迁移率，可以弥补由于沟道高掺杂引起的库仑相互作用、栅介质变薄导致的有效电场强度提高以及界面散射增强等因素引发的迁移率退化。
3.应变硅技术是通过在器件结构和材料的设计方面对沟道区引入应变，即应力变化，以改变沟道区衬底的晶格结构，从而提高沟道区载流子的迁移率，达到改善器件性能的目的。沟道区直接外延带有应力的沟道材料因应力提高明显成为发展趋势。锗硅材料因其具有较高的载流子迁移率、更高的器件可靠性以及与现有硅基工艺兼容等特性，成为了新型沟道材料研究的热点。
4.但是锗硅沟道器件的技术仍需不断完善。


技术实现要素：

5.本发明解决的技术问题是提供一种半导体结构及其形成方法，以提高形成的半导体结构的性能。
6.为解决上述技术问题，本发明技术方案提供一种半导体结构，包括：衬底，所述衬底包括基底、位于所述基底表面的若干鳍部，所述鳍部包括位于所述基底表面的底部结构层，以及位于所述底部结构层上的沟道层，所述沟道层包括沿所述鳍部延伸方向排布的第一区和第二区，所述第一区两侧分别与所述第二区相邻；横跨所述鳍部的栅极层，所述栅极层位于所述第二区上；位于所述衬底上的层间介质层，所述层间介质层还位于所述栅极层侧壁；位于所述层间介质层内且位于所述第一区上的沟槽；位于所述第一区的第一隔离区。
7.可选的，还包括：位于所述栅极层两侧的所述鳍部内的源漏区。
8.可选的，所述层间介质层位于所述第二区上，所述沟槽位于相邻的栅极层之间，且所述沟槽底部未暴露出所述鳍部表面。
9.可选的，还包括：位于所述第一区上，且位于所述沟槽底部的阻挡层，所述阻挡层的厚度小于100埃。
10.可选的，所述阻挡层的厚度范围为5埃至25埃。
11.可选的，包括：位于相邻的栅极层之间的第一区上的开口，所述开口暴露出所述鳍部顶部表面；位于所述开口内的第二隔离层。
12.可选的，所述第二隔离层的材料包括氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅和碳氮氧化硅中的一种或多种。
13.可选的，所述沟槽位于所述层间介质层内，且所述沟槽侧壁暴露出所述层间介质
层，所述沟槽底部暴露出部分所述第一区表面。
14.可选的，位于所述沟槽内的第三隔离层。
15.可选的，所述第三隔离层的材料包括氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅和碳氮氧化硅中的一种或多种。
16.可选的，所述沟道层的材料包括锗硅。
17.可选的，所述底部结构层的材料包括硅。
18.可选的，所述第一隔离区的材料包括氧化硅。
19.可选的，还包括：位于所述基底表面且位于所述第一隔离区下方的改性区。
20.相应的，本发明的技术方案还提供一种半导体结构的形成方法，包括：提供衬底，所述衬底包括基底、位于所述基底表面的若干鳍部，所述鳍部包括位于所述基底表面的底部结构层，以及位于所述底部结构层上的沟道层，所述沟道层包括沿所述鳍部延伸方向排布的第一区和第二区，所述第一区两侧分别与所述第二区相邻；形成横跨所述鳍部的若干栅极层，若干所述栅极层位于所述第二区上；在所述衬底上形成层间介质层，且所述层间介质层还位于所述栅极层侧壁；在所述层间介质层内形成沟槽，所述沟槽位于所述第一区上；向所述沟槽底部注入改性离子，使所述第一区形成掺杂区；在形成所述掺杂区之后，对所述掺杂区进行退火处理，使所述掺杂区形成第一隔离区。
21.可选的，所述改性离子注入的工艺参数包括：离子能量范围为3千电子伏至10千电子伏，所述衬底温度范围为80摄氏度至150摄氏度，离子注入的方向与所述衬底法线方向之间的夹角范围为0.1度至10度。
22.可选的，向所述沟槽底部注入改性离子的方法包括：先注入第一离子，完成第一离子注入后注入第二离子，完成第二离子注入后注入第三离子，所述第二离子注入能量为第一离子注入能量的40％至70％，所述第三离子注入能量为所述第一离子注入能量的50％至20％。
23.可选的，所述退火处理的温度范围为300摄氏度至500摄氏度。
24.可选的，形成横跨所述鳍部的栅极层后，形成所述层间介质层前，还包括：在所述栅极层两侧的所述鳍部内形成源漏区。
25.可选的，所述层间介质层位于所述第一区和所述第二区上，所述沟槽的形成方法包括：在所述层间介质层和所述栅极层表面形成图形化层，所述图形化层暴露出所述第一区上的层间介质层；以所述图形化层为掩膜，刻蚀所述第一区上的层间介质层，在相邻的栅极层之间形成所述沟槽，所述沟槽底部保留部分层间介质层，所述沟槽侧壁暴露出所述栅极层。
26.可选的，包括：所述沟槽底部的层间介质层形成阻挡层，所述阻挡层的厚度小于100埃。
27.可选的，所述阻挡层的厚度范围为5埃至25埃。
28.可选的，在形成所述第一隔离区后，还包括：去除所述阻挡层，在相邻的栅极层之间的第一区上形成开口；在所述开口内形成第二隔离层。
29.可选的，所述第二隔离层的材料包括氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅和碳氮氧化硅中的一种或多种。
30.可选的，若干所述栅极层还横跨于所述第一区上；所述沟槽的形成方法包括：去除
所述第一区上的栅极层，在所述层间介质层内形成所述沟槽，所述沟槽底部暴露出部分所述第一区表面。
31.可选的，在形成所述第一隔离区后，还包括：在所述沟槽内形成第三隔离层。
32.可选的，所述第三隔离层的材料包括氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅和碳氮氧化硅中的一种或多种。
33.可选的，所述沟道层的材料包括锗硅。
34.可选的，所述底部结构层的材料包括硅。
35.可选的，所述改性离子包括氧离子。
36.可选的，所述第一隔离区的材料包括氧化硅。
37.可选的，对所述掺杂区进行退火处理，还包括：使位于所述第一隔离区下方的所述底部结构层形成改性区。
38.与现有技术相比，本发明实施例的技术方案具有以下有益效果：
39.本发明技术方案提供的半导体结构的形成方法中，向所述第一区注入改性离子，形成掺杂区，对所述掺杂区进行退火处理，使所述掺杂区形成第一隔离区，使位于所述第一隔离区下方的所述底部结构层形成改性区，所述第一隔离区的形成不需要采用对鳍部先进行刻蚀形成隔断沟槽，而后在隔断沟槽内填充绝缘介质形成第一隔离区的方式，因此难以因刻蚀导致所述沟道层产生部分应力释放的情况，维持了所述沟道层的应力，不影响对沟道区载流子的迁移率的提高，改善了器件的性能。
40.进一步，所述沟道层的材料包括锗硅；所述底部结构层的材料包括硅。由于锗、硅晶格失配，会使所述沟道层内产生压应力，所述压应力可以减小沟道方向的空穴的电导有效质量，提高pmos器件的速度。
41.进一步，向所述第一区注入改性离子前还包括：刻蚀所述第一区上的层间介质层，使所述第一区上的层间介质层减薄形成阻挡层。所述阻挡层用于作为改性离子注入时的保护层，避免第一区表面因离子注入变的粗糙，从而提高了后续形成的第一隔离区表面的平整度，同时由于所述阻挡层为氧化层，在改性离子注入的工艺和退火处理工艺中，可以阻挡鳍部材料中的锗离子向鳍部顶部方向扩散，而使锗离子向鳍部底部方向扩散。
附图说明
42.图1至图3是一种半导体结构形成过程的剖面示意图；
43.图4至图12是本发明一实施例中的半导体结构的形成方法各步骤的结构示意图。
具体实施方式
44.需要注意的是，本说明书中的“表面”、“上”，用于描述空间的相对位置关系，并不限定于是否直接接触。
45.如背景技术所述，采用现有的锗硅沟道器件技术形成的半导体结构，性能亟需提升。现结合一种半导体结构进行说明分析。
46.图1至图3是一种半导体结构形成过程的剖面示意图。
47.请参考图1，提供衬底100，所述衬底100包括：基底101、以及位于所述基底表面的鳍部102，所述鳍部102包括位于所述基底101表面的底部结构层103，以及位于所述底部结
构层103上的沟道层104；横跨所述鳍部102形成栅极层105；在所述栅极层105两侧的所述鳍部102形成源漏区106；在所述衬底100表面形成层间介质层107，所述层间介质层107还位于所述栅极层105侧壁。
48.请参考图2，在层间介质层107和所述栅极层105表面形成图形化的硬掩膜层108，所述硬掩膜层108暴露出部分栅极层105；以所述硬掩膜层108为掩膜刻蚀所述栅极层105，所述鳍部102，在所述层间介质层107和所述鳍部102内形成隔断沟槽109。
49.请参考图3，在所述隔断沟槽109内填满氧化硅、氮化硅等绝缘介质，以形成隔离结构106。
50.上述方法中，所述沟道层104用于形成锗硅沟道器件的沟道，所述沟道层104位于所述底部结构层103上，所述沟道层104的材料为锗硅材料，所述底部结构层103的材料为硅，由于锗、硅晶格失配，会对沟道层104产生压应力，所述压应力可以减小沟道方向的空穴的电导有效质量，提高pmos器件的速度。然而，在形成隔离结构106的过程中，会使所述沟道层104因所述隔断沟槽109产生的切断而导致部分应力释放，另外，邻近所述隔断沟槽109的器件区(如所述层间介质层107)对所述沟道层104产生的应力也会因隔断沟道109发生改变，使最终形成的沟道区得到的应力大打折扣，从而限制了沟道区载流子的迁移率的提高，影响了器件的性能。
51.为解决上述技术问题，本发明技术方案提供一种半导体结的构形成方法，向所述第一区注入改性离子，形成掺杂区，对所述掺杂区进行退火处理，使所述掺杂区形成第一隔离区，使位于所述第一隔离区下方的所述底部结构层形成改性区，所述第一隔离区的形成不需要采用对鳍部先进行刻蚀形成隔断沟槽，而后在隔断沟槽内填充绝缘介质的方式，因此不会产生因刻蚀导致的所述沟道层产生部分应力释放的情况，维持了所述沟道层的应力，不影响对沟道载流子的迁移率的提高，改善了器件的性能。
52.为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
53.图4至图12是本发明一实施例中的半导体结构的形成方法各步骤的结构示意图。
54.请参考图4和图5，图5为俯视图，图4是图5沿ab切线方向的截面示意图，提供衬底200，所述衬底200包括基底201、位于所述基底201表面的若干鳍部202，所述鳍部202包括位于所述基底201表面的底部结构层203，以及位于所述底部结构层203上的沟道层204，所述沟道层204包括沿所述鳍部延伸方向排布的第一区ⅰ和第二区ⅱ，所述第一区ⅰ两侧分别与所述第二区ⅱ相邻。
55.所述基底200的材料可以是单晶硅，多晶硅或非晶硅，也可以是硅、锗、锗化硅、砷化镓等半导体材料，还可以为绝缘体上半导体结构。本实施例中，所述基底200的材料为单晶硅。
56.所述底部结构203的材料包括硅。本实施例中，所述底部结构203的材料为单晶硅。
57.所述沟道层204的材料包括锗硅。所述沟道层204用于后续形成器件的沟道。由于锗、硅晶格失配，会使所述沟道层204内产生压应力，所述压应力可以减小沟道方向的空穴的电导有效质量，提高pmos器件的速度。
58.所述第一区ⅰ用于后续形成第一隔离区；所述第二区ⅱ用于后续形成mos器件。
59.本实施例中，所述衬底200还包括位于所述基底201表面，且覆盖所述鳍部202部分
侧壁的隔离结构(图中未标出)，所述隔离结构的顶部表面低于所述鳍部202的顶部表面。后续形成横跨所述鳍部202的若干栅极层，所述栅极层位于所述隔离结构上。所述隔离结构用于实现半导体不同器件之间的电绝缘。
60.所述隔离结构的材料包括氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅和碳氮氧化硅中的一种或多种。本实施例中，所述隔离结构的材料为氧化硅。
61.请参考图6和图7，图6和图4的视图方向相同，图7和图5的视图方向相同，形成横跨所述鳍部202的若干栅极层205，若干所述栅极层205位于所述第二区ⅱ上；在所述衬底200上形成层间介质层206，且所述层间介质层206还位于所述栅极层205侧壁。
62.所述栅极层205的材料包括硅。本实施例中，所述栅极层205的材料为多晶硅，其他实施例中，所述栅极层205的材料还可以为单晶硅、无定型硅、碳化硅等。
63.所述层间介质层206的材料包括氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅和碳氮氧化硅中的一种或多种。本实施例中，所述层间介质层206的材料为氧化硅。所述层间介质层206用于后续器件制造工艺中隔离金属互连线与器件，降低金属与衬底之间的寄生电容，改善金属横跨不同的区域而形成寄生的场效应晶体管。
64.所述层间介质层206的形成工艺包括化学气相淀积工艺。本实施例中，所述层间介质层206的形成工艺为流体气相化学淀积工艺。所述层间介质层206的形成工艺为hdp cvd(high density plasma chemical vapor deposition，高密度等离子体化学气相沉积)工艺。所述hdp cvd工艺具有较好的台阶覆盖率，有利于降低形成的所述层间介质层206内的空洞等缺陷。
65.本实施例中，形成横跨所述鳍部202的栅极层205后，形成所述层间介质层206前，还在所述栅极层205两侧的所述鳍部202内形成源漏区207。具体的，在所述栅极层205两侧的第二区ⅱ上的所述鳍部202内形成源漏区207。
66.本实施例中，所述层间介质层206位于所述第一区ⅰ和所述第二区ⅱ上。其他实施例中，若干所述栅极层205还横跨于所述第一区ⅰ上。
67.为简单化，后续的参考图的视图方向均和图4的视图方向相同。
68.后续，在所述层间介质层206内形成沟槽，所述沟槽位于所述第一区ⅰ上。所述沟槽的形成方法请参考图8至图9。
69.请参考图8，在所述层间介质层206和所述栅极层205表面形成图形化层208，所述图形化层208暴露出所述第一区ⅰ上的层间介质层206。
70.本实施例中，所述图形化层208包括位于所述层间介质层206和所述栅极层205表面的第一光刻层(图中未标出)，位于所述第一光刻层表面的第二光刻层(图中未标出)，以及位于所述第二光刻层表面的第三光刻层(图中未标出)。所述第一光刻层的材料为光刻胶；所述第二光刻层的材料为硅基抗反射材料；所述第三光刻层的材料为含碳的聚合物。所述图形化层208包含三层光刻材料，有利于提高图形的解析度，以及工艺过程中的保真度。
71.请参考图9，以所述图形化层208为掩膜，刻蚀所述第一区ⅰ上的层间介质层206，在相邻的栅极层205之间形成所述沟槽209，所述沟槽209底部保留部分层间介质层206，所述沟槽209侧壁暴露出所述栅极层205。
72.在本实施例中，还在所述沟槽209底部的层间介质层206形成阻挡层210，所述阻挡层210的厚度小于100埃。
73.本实施例中，所述阻挡层210的厚度范围为5埃至25埃。后续，向所述沟槽209底部注入改性离子，使所述第一区ⅰ形成掺杂区，在形成所述掺杂区之后，对所述掺杂区进行退火处理，使所述掺杂区形成第一隔离区。所述阻挡层210用于作为改性离子注入时的保护层，避免第一区ⅰ表面因离子注入变的粗糙，从而提高了后续形成的第一隔离区表面的平整度，同时由于所述阻挡层210为氧化层，在后续的改性离子注入的工艺和退火处理工艺中，可以阻挡所述鳍部202材料中的锗离子向所述鳍部202顶部方向扩散，而使锗离子扩散向所述鳍部202底部方向扩散。
74.其他实施例中，若干所述栅极层205还横跨于所述第一区ⅰ上，所述沟槽209的形成方法包括：去除所述第一区ⅰ上的栅极层205，在所述层间介质层206内形成所述沟槽209，所述沟槽209底部暴露出部分所述第一区ⅰ表面。
75.请参考图10，向所述沟槽209底部注入改性离子211，使所述第一区ⅰ形成掺杂区212。
76.所述改性离子211注入的工艺参数包括：离子能量范围为3千电子伏至10千电子伏，所述衬底温度范围为80摄氏度至150摄氏度，离子注入的方向与所述衬底法线方向之间的夹角范围为0.1度至10度。由于所述离子注入的方向与所述衬底法线方向之间的夹角范围较小，减少向所述沟槽209侧壁注入离子的几率，避免对所述沟槽209侧壁暴露出的栅极层205或层间介质层206造成的损伤。
77.向所述沟槽209底部注入改性离子211的方法包括：先注入第一离子，完成第一离子注入后注入第二离子，完成第二离子注入后注入第三离子，所述第二离子注入能量为第一离子注入能量的40％至70％，所述第三离子注入能量为所述第一离子注入能量的50％至20％。注入改性离子211分三次完成，且注入离子的能量不断降低，利于实现第一区ⅰ内不同深度的离子的注入，实现注入的离子在第一区ⅰ内均匀的分布。
78.所述改性离子211包括氧离子。所述第一区ⅰ的材料为锗硅，由于si-o键结合能力强于ge-o键，所述改性离子211的注入使得所述第一区ⅰ改性为具有高氧、低锗含量的区域，即第一区ⅰ中的锗含量范围由20％至30％下降至10％以下，形成所述掺杂区212。
79.请参考图11，在形成所述掺杂区212(如图10所示)之后，对所述掺杂区212进行退火处理，使所述掺杂区212形成第一隔离区213。
80.对所述掺杂区212进行退火处理前，还去除所述图形化层208。
81.去除所述图形化层208的工艺包括干法工艺和湿法工艺中的一者或两者的结合。本实施例中，去除所述图形化层208的工艺为干法工艺，具体的，去除所述图形化层208的工艺为灰化工艺。所述灰化工艺可以提高所述图形化层208的去除率，减少去除所述图形层208的过程对所述栅极层205和所述层间介质层206产生的损伤，具有较高的可靠性。
82.对所述掺杂区212进行退火处理，还使位于所述第一隔离区213下方的所述底部结构层203形成改性区214。
83.所述退火处理的温度范围为300摄氏度至500摄氏度。
84.所述第一隔离区213的材料包括氧化硅。
85.所述退火处理工艺条件下，锗易于扩散，加上si-o键结合能力强于ge-o键，使所述掺杂区212的材料反应形成氧化硅，形成所述第一隔离区213。由于所述阻挡层210的作用，所述掺杂区212内的锗沿垂直于衬底方向向下或沿平行与衬底的方向扩散，由于锗在硅晶
体中的扩散具有各向异性的特点，锗沿垂直于衬底方向扩散的几率远大于沿平行于衬底方向的几率，使位于所述第一隔离区213下方的所述底部结构层203形成具有高锗含量的材料层，即所述改性区214。
86.所述第一隔离区213的形成不需要采用对鳍部先进行刻蚀形成隔断沟槽，而后在隔断沟槽内填充绝缘介质形成第一隔离区的方式，因此难以因刻蚀导致所述沟道层产生部分应力释放的情况，维持了所述沟道层的应力，不影响对沟道区载流子的迁移率的提高，改善了器件的性能。
87.请参考图12，在形成所述第一隔离区213后，去除所述阻挡层210(如图11所示)，在相邻的栅极层205之间的第一区ⅰ上形成开口(图中未标出)；在所述开口内形成第二隔离层215。
88.所述第二隔离层215的形成工艺包括化学气相淀积工艺。本实施例中，所述第二隔离层215的形成工艺为流体气相化学淀积工艺。所述第二隔离层215的形成工艺为hdp cvd(high density plasma chemical vapor deposition，高密度等离子体化学气相沉积)工艺。所述hdp cvd工艺具有较好的台阶覆盖率，有利于降低形成的第二隔离层215内的空洞等缺陷。
89.所述第二隔离层215的材料包括氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅和碳氮氧化硅中的一种或多种。所述第二隔离层215和所述第一隔离区213共同形成单扩散隔离结构，用于实现不同器件之间的电绝缘。
90.其他实施例中，所述沟槽209底部暴露出部分所述第一区ⅰ表面，在形成所述第一隔离区213后，还在所述沟槽209内形成第三隔离层。
91.所述第三隔离层的形成工艺同所述第二隔离层215；所述第三隔离层的材料同所述第二隔离层215，此处不再赘述。所述第三隔离层和所述第一隔离区213共同形成双扩散隔离结构，用于实现不同器件之间的电绝缘。
92.相应的，本发明技术方案还提供一种上述形成方法所形成的半导体结构的实施例，请继续参考图12，包括：衬底200，所述衬底200包括基底201、位于所述基底201表面的若干鳍部202，所述鳍部202包括位于所述基底201表面的底部结构层203，以及位于所述底部结构层203上的沟道层204，所述沟道层204包括沿所述鳍部202延伸方向排布的第一区ⅰ和第二区ⅱ，所述第一区ⅰ两侧分别与所述第二区ⅱ相邻；横跨所述鳍部202的栅极层205，所述栅极层205位于所述第二区ⅱ上；位于所述衬底200上的层间介质层206，所述层间介质层215还位于所述栅极层205侧壁；位于所述层间介质层206内且位于所述第一区ⅰ上的沟槽209(如图11所示)；位于所述第一区ⅰ的第一隔离区213。
93.所述半导体结构，还包括：位于在所述栅极层205两侧的所述鳍部202内的源漏区。
94.所述层间介质层206位于所述第二区ⅱ上，所述沟槽209位于相邻的栅极层205之间，且所述沟槽209底部未暴露出所述鳍部209表面。
95.所述半导体结构，还包括：位于所述第一区ⅰ上，且位于所述沟槽209底部的阻挡层210(如图11所示)，所述阻挡层210的厚度小于100埃。
96.所述阻挡层210的厚度范围为5埃至25埃。所述阻挡层210用于作为改性离子注入时的保护层，避免第一区ⅰ表面因离子注入变的粗糙，从而提高了后续形成的第一隔离区表面的平整度，同时由于所述阻挡层210为氧化层，在改性离子注入的工艺和退火处理工艺
中，可以阻挡所述鳍部202材料中的锗离子向所述鳍部202顶部方向扩散，而使锗离子向所述鳍部202底部方向扩散。
97.所述半导体结构，包括：位于相邻的栅极层205之间的第一区ⅰ上的开口(图中未标出)，所述开口暴露出所述鳍部202顶部表面；位于所述开口内的第二隔离层215。
98.所述第二隔离层215的材料包括氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅和碳氮氧化硅中的一种或多种。
99.所述沟槽(图中未标出)位于所述层间介质层206内，且所述沟槽侧壁暴露出所述层间介质层206，所述沟槽209底部暴露出部分所述第一区ⅰ表面。
100.位于所述沟槽内的第三隔离层(图中未标出)。
101.所述第三隔离层的材料包括氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅和碳氮氧化硅中的一种或多种。
102.所述沟道层204的材料包括锗硅。
103.所述底部结构层203的材料包括硅。
104.所述第一隔离区215的材料包括氧化硅。
105.所述半导体结构，还包括：位于所述基底201表面且位于所述第一隔离213区下方的改性区214。
106.虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。